專利名稱：半導(dǎo)體存儲單元及其制造方法以及半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備由用鐵電體膜(ferroelectric film)構(gòu)成柵極絕緣膜的場效應(yīng)晶體管形成的存儲器元件的半導(dǎo)體存儲單元、以及將半導(dǎo)體存儲單元排列為陣列狀的半導(dǎo)體存儲裝置。
背景技術(shù)：
對于采用了鐵電體的非易失性存儲器，大體上分為電容型、和用鐵電體膜構(gòu)成柵極絕緣膜的場效應(yīng)晶體管(Field Effect Transistor :FET)型這兩種。電容型具有與動態(tài)隨機(jī)存取存儲器(Dynamic Random Access Memory :DRAM)相類似的構(gòu)造，在鐵電體電容器中保持電荷，通過鐵電體的極化方向來區(qū)別信息的0、1。鐵電體電容器中所累積的極化，與在其上下配置的電極所誘發(fā)的電荷相耦合，在切斷電壓的狀態(tài)下不消失。但是，在讀出信息時，破壞曾存儲的極化而丟失信息，所以在該方式中需要進(jìn)行信息的再寫入動作。因此，伴隨在每一讀出動作時所進(jìn)行的再寫入，反復(fù)極化反轉(zhuǎn)，極化的疲勞惡化將成為問題。此外，在該構(gòu)造中，為了用讀出放大器讀出極化電荷，需要讀出放大器的檢測界限以上的電荷量(典型的是IOOfC)。鐵電體每單位面積的極化電荷為材料固有，即使在使存儲單元小型化的情況下，只要是使用相同的材料，電極面積就需要一定的大小。因此，難以與工藝規(guī)則(process rule)的小型化呈比例縮小來減小電容器尺寸，不適于大容量化。與此相對，F(xiàn)ET型的鐵電體存儲器通過檢測基于鐵電體膜的極化的朝向而變化的溝道(channel)的導(dǎo)通狀態(tài)來讀出信息，所以能夠在不破壞極化的情況下讀出信息。此外， 通過FET的放大作用能夠增大輸出電壓振幅，能夠進(jìn)行依據(jù)縮放規(guī)則的小型化。以往，提出了在成為溝道的硅基板上形成了成為柵極絕緣膜的鐵電體膜的FET型晶體管。該構(gòu)造被稱為 Metal-Ferroelectridemiconductor (MFS，金屬-鐵電體-半導(dǎo)體)型 FET。但是，在將FET型的鐵電體存儲器矩陣配置為行列狀的存儲單元陣列中，通過在所選擇的存儲單元的連接于字線的柵極電極與連接于源極線的源極電極間施加電壓脈沖， 來進(jìn)行向鐵電體存儲器的2值數(shù)據(jù)的寫入。但是，此時，由于對與所選擇的存儲單元的字線以及源極線連接的非存取對象的存儲單元也施加電壓，所以發(fā)生數(shù)據(jù)的誤寫入。因此，通常，通過在字線與柵極電極之間以及/或者源極線與源極電極之間，插入諸如由MISFET(Me tal-Insulator-Semiconductor FET)形成的選擇開關(guān)，來實現(xiàn)防止誤寫入(例如，參照專利文獻(xiàn)1)。另一方面，在專利文獻(xiàn)2中提出了如下的NAND型的非易失性存儲器用在半導(dǎo)體膜的兩面設(shè)置柵極電極并在一方的柵極部分連接了鐵電體膜的雙柵極晶體管來構(gòu)成存儲單元，將該存儲單元與閃存同樣地串聯(lián)連接。圖27是表示專利文獻(xiàn)2中所記載的存儲單元的結(jié)構(gòu)的剖視圖。構(gòu)成存儲單元的雙柵極晶體管100，在半導(dǎo)體膜(多晶硅膜)101的一個面上經(jīng)由絕緣膜102和鐵電體膜103 設(shè)置第1柵極電極105，在半導(dǎo)體膜101的另一面上經(jīng)由絕緣膜104與第1柵極電極相對置地設(shè)置第2柵極電極106。并且，在第2柵極電極106的兩端，形成與半導(dǎo)體膜101的溝道區(qū)(P型硅)101a為相反導(dǎo)電型的源極/漏極區(qū)(η型硅)。專利文獻(xiàn)1 JP特開平5-20Μ87號公報專利文獻(xiàn)2 JP特開2000-340759號公報在專利文獻(xiàn)2中所記載的構(gòu)成存儲單元的雙柵極晶體管中，通過使施加給第2柵極電極的電壓發(fā)生變化，來使雙柵極晶體管通斷，但是因為使用硅膜作為半導(dǎo)體膜，所以， 晶體管的導(dǎo)通通過在半導(dǎo)體膜中形成反轉(zhuǎn)層來進(jìn)行。因此，在半導(dǎo)體膜的膜厚較薄時，耗盡層(depletion layer)擴(kuò)展到半導(dǎo)體膜的整個膜厚方向，所以，晶體管的溝道電阻與鐵電體膜的極化狀態(tài)無關(guān)地，僅由施加給第2柵極電極的電壓來控制。換言之，晶體管的溝道電阻不能通過施加給第2柵極電極的電壓(對存儲器元件的寫入電壓或者讀出電壓)與鐵電體膜的極化狀態(tài)(寫入存儲器元件的數(shù)據(jù))獨立地進(jìn)行控制。因此，具有如下問題在寫入時、或者讀出時，寫入非選擇存儲單元的數(shù)據(jù)受到影響。與此相對，雖然使半導(dǎo)體膜的膜厚比耗盡層的厚度厚，則也能夠獨立地控制溝道電阻，但在該情況下，通過使半導(dǎo)體層的膜厚變厚，半導(dǎo)體膜的膜質(zhì)降低，所以產(chǎn)生如下新問題可靠性降低，或者通過離子注入形成源極/漏極區(qū)變得困難。此外，因為用硅膜形成半導(dǎo)體膜，所以，為了防止半導(dǎo)體膜和鐵電體膜之間的反應(yīng)，需要在半導(dǎo)體膜和鐵電體膜之間形成硅氧化膜等絕緣膜(反應(yīng)抑制層)。但是，若存在該反應(yīng)抑制層，則在數(shù)據(jù)保持時產(chǎn)生削弱鐵電體膜的極化的電場，鐵電體膜中所存儲的數(shù)據(jù)的保持特性有可能惡化。而且，因為用硅膜形成半導(dǎo)體膜，所以需要將源極/漏極區(qū)形成為與溝道區(qū)成為 P/N結(jié)，為此，需要離子注入等多余的工序。

發(fā)明內(nèi)容
本發(fā)明鑒于相關(guān)問題而作，其主要目的在于提供由能夠通過寫入存儲器元件的數(shù)據(jù)和選擇開關(guān)元件的動作電壓來獨立地控制溝道電阻的雙柵極晶體管形成的半導(dǎo)體存儲單元。本發(fā)明的半導(dǎo)體存儲單元的特征在于，具備由第1場效應(yīng)晶體管構(gòu)成的存儲器元件和由第2場效應(yīng)晶體管構(gòu)成的選擇開關(guān)元件，第1場效應(yīng)晶體管用鐵電體膜構(gòu)成柵極絕緣膜，第2場效應(yīng)晶體管用順電體膜構(gòu)成柵極絕緣膜，其中，鐵電體膜和順電體膜隔著由化合物半導(dǎo)體構(gòu)成的半導(dǎo)體膜而層疊，在鐵電體膜側(cè)形成第1場效應(yīng)晶體管的第1柵極電極， 在順電體膜側(cè)且與第1柵極電極相對置地形成第2場效應(yīng)晶體管的第2柵極電極，半導(dǎo)體膜構(gòu)成第1場效應(yīng)晶體管以及第2場效應(yīng)晶體管的公共的溝道層。根據(jù)這種結(jié)構(gòu)，形成第1以及第2場效應(yīng)晶體管的公共溝道層的半導(dǎo)體膜的電阻能夠通過鐵電體膜的極化狀態(tài)(寫入存儲器元件的數(shù)據(jù))和施加給第2柵極電極的電壓 (選擇開關(guān)元件的動作電壓)來獨立地進(jìn)行控制。據(jù)此，串聯(lián)連接本實施方式中的半導(dǎo)體存儲單元而構(gòu)成的NAND型的半導(dǎo)體存儲裝置，能夠用簡單的控制進(jìn)行數(shù)據(jù)的寫入以及讀出動作。此外，用化合物半導(dǎo)體膜形成半導(dǎo)體膜，所以通過形成累積層來產(chǎn)生半導(dǎo)體膜中的載流子。因此，不需要以不同的導(dǎo)電型來形成溝道區(qū)和源極/漏極區(qū)，所以能夠使半導(dǎo)體膜為同一導(dǎo)電型。據(jù)此，能夠容易地制造半導(dǎo)體存儲單元。而且，能夠使半導(dǎo)體膜中的載流子僅為電子或者空穴，所以能夠擴(kuò)大晶體管成為截止?fàn)顟B(tài)的電壓范圍。據(jù)此，能夠根據(jù)鐵電體的極化方向來使晶體管為導(dǎo)通(on)/截止 (off)狀態(tài)。而且，化合物半導(dǎo)體膜與鐵電體膜的反應(yīng)性低，所以不需要在半導(dǎo)體膜和鐵電體膜之間形成硅氧化膜等絕緣膜，所以能夠在鐵電體膜上直接形成半導(dǎo)體膜。據(jù)此，能夠抑制鐵電體膜中所存儲的數(shù)據(jù)的保持特性惡化。(發(fā)明效果)根據(jù)本發(fā)明，通過第1場效應(yīng)晶體管的鐵電體膜的極化狀態(tài)和施加給第2場效應(yīng)晶體管的第2柵極電極的電壓，能夠獨立地控制構(gòu)成半導(dǎo)體存儲單元的雙柵極晶體管的溝道電阻。據(jù)此，在串聯(lián)連接了半導(dǎo)體存儲單元的NAND型的半導(dǎo)體存儲裝置中，能夠用簡單的控制進(jìn)行數(shù)據(jù)的寫入以及讀出動作。


圖1(a)是表示本發(fā)明的第1實施方式中的半導(dǎo)體存儲單元的結(jié)構(gòu)的圖，(b)是其等效電路圖。圖2是表示本發(fā)明的第1實施方式中的半導(dǎo)體存儲單元的讀出電流的圖。圖3是表示本發(fā)明的第1實施方式中的鐵電體膜的極化特性的圖。圖4(a)是表示本發(fā)明的第1實施方式中的MFSFET的結(jié)構(gòu)的剖視圖，(b)是用于說明MFSFET的開關(guān)特性的測量方法的圖，(c)是表示MFSFET的開關(guān)特性的圖。圖5(a)是表示本發(fā)明的第1實施方式中的MISFET的結(jié)構(gòu)的剖視圖，(b)是用于說明MISFET的開關(guān)特性的測量方法的圖，(c)是表示MISFET的開關(guān)特性的圖。圖6(a)是說明本發(fā)明的第1實施方式中的存儲單元的寫入動作的圖，(b)是說明存儲單元的讀出動作的圖，(c)是表示存儲單元的讀出電流的圖。圖7(a) (d)是表示本發(fā)明的第1實施方式中的存儲單元的各狀態(tài)的圖。圖8(a)是表示本發(fā)明的第1實施方式中的存儲塊(memory block)的結(jié)構(gòu)的圖， (b)是其剖視圖。圖9是表示本發(fā)明的第1實施方式中的半導(dǎo)體存儲裝置的結(jié)構(gòu)的圖。圖10(a)是表示本發(fā)明的第1實施方式中的存儲塊的寫入方法的圖，(b)以及(c) 是表示存儲塊的讀出方法的圖。圖11是表示第1實施方式的變形例中的半導(dǎo)體存儲裝置的結(jié)構(gòu)的圖。圖12(a) (d)是表示本發(fā)明的第1實施方式中的半導(dǎo)體存儲單元的制造方法的圖。圖13(a)是表示本發(fā)明的第2實施方式中的半導(dǎo)體存儲單元的結(jié)構(gòu)的圖，(b)是其等效電路圖。圖14(a)是表示本發(fā)明的第2實施方式中的MISFET的結(jié)構(gòu)的剖視圖，(b)是用于說明MISFET的開關(guān)特性的測量方法的圖，(c)是表示MISFET的開關(guān)特性的圖。圖15(a)是表示常導(dǎo)通型的MISFET的結(jié)構(gòu)的剖視圖，(b)是表示MISFET的開關(guān)特性的圖。
圖16(a)是表示本發(fā)明的第2實施方式中的半導(dǎo)體存儲裝置的結(jié)構(gòu)的圖，(b)是其剖視圖。圖17是表示第2實施方式的變形例中的半導(dǎo)體存儲裝置的結(jié)構(gòu)的圖。圖18(a) (e)是表示本發(fā)明的第2實施方式中的半導(dǎo)體存儲單元的制造方法的圖。圖19(a)是表示本發(fā)明的第3實施方式中的半導(dǎo)體存儲單元的布局(layout)的電路圖，(b)是表示復(fù)位(reset)動作的定時(timing)的時序圖。圖20(a)是表示本發(fā)明的第3實施方式中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示寫入動作的定時的時序圖。圖21 (a)是表示本發(fā)明的第3實施方式中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示寫入動作的定時的時序圖。圖22(a)是表示本發(fā)明的第3實施方式中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示寫入動作的定時的時序圖。圖23(a)是表示第3實施方式的變形例中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示復(fù)位動作的定時的時序圖。圖24表示第3實施方式的變形例中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示寫入動作的定時的時序圖。圖25(a)是表示第3實施方式的變形例中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示寫入動作的定時的時序圖。圖26⑷是表示第3實施方式的變形例中的半導(dǎo)體存儲單元的布局的電路圖，(b) 是表示寫入動作的定時的時序圖。圖27是表示現(xiàn)有半導(dǎo)體存儲單元的結(jié)構(gòu)的圖。
具體實施例方式以下，參照附圖來說明本發(fā)明的實施方式。另外，本發(fā)明不限定于以下的實施方式。此外，在不脫離發(fā)揮本發(fā)明的效果的范圍的范圍內(nèi)，能夠進(jìn)行適當(dāng)變更。而且，也能夠與其他實施方式進(jìn)行組合。(第1實施方式)圖1是示意性表示本發(fā)明的第1實施方式中的半導(dǎo)體存儲單元的結(jié)構(gòu)的圖，(a)是其剖視圖，(b)是其等效電路圖。如圖1(a)所示，在基板11上，隔著半導(dǎo)體膜14層疊形成鐵電體膜13和順電體膜 16，在鐵電體膜13側(cè)形成第1場效應(yīng)晶體管的第1柵極電極12，在順電體膜16側(cè)與第1柵極電極12相對置地形成第2場效應(yīng)晶體管的第2柵極電極17。此外，半導(dǎo)體膜14由對第 1場效應(yīng)晶體管以及第2場效應(yīng)晶體管構(gòu)成公共溝道層的化合物半導(dǎo)體形成，在半導(dǎo)體膜 14上，對第1場效應(yīng)晶體管以及第2場效應(yīng)晶體管形成公共的源極電極15s以及漏極電極 15d。即，本實施方式中的半導(dǎo)體存儲單元，如圖1(a)所示，構(gòu)成層疊了底柵極型的 MFSFET(存儲器元件)和頂柵極型的MISFET(選擇開關(guān)元件)的構(gòu)造，等效電路為如圖1 (b) 所示，成為并列連接了 MFSFET21和MISFET22的結(jié)構(gòu)。
通過在第1柵極電極12與源極電極15s以及漏極電極15d之間施加給定電壓，從而使鐵電體膜13產(chǎn)生電場，據(jù)此，使鐵電體膜13的極化狀態(tài)變化，由此來進(jìn)行向存儲器元件的數(shù)據(jù)寫入。通過在源極電極1 與漏極電極15d之間施加給定電壓來檢測流過溝道層(半導(dǎo)體膜14)的電流，來進(jìn)行存儲器元件中所寫入的數(shù)據(jù)的讀出。這里，存儲器元件(MFSFET)21 和選擇開關(guān)元件(MISFET) 22構(gòu)成并聯(lián)電路，所以被讀出的電流根據(jù)寫入存儲器元件21 的數(shù)據(jù)和選擇開關(guān)元件22的導(dǎo)通(ON)/截止(OFF)狀態(tài)，如圖2所示地變化。S卩，若 MFSFET21或者M(jìn)ISFET22的哪一方為導(dǎo)通狀態(tài)，則得到高(HIGH)的電流值。因此，通過測量使MISFET22為截止?fàn)顟B(tài)時的電流值，能夠判斷寫入存儲器元件的數(shù)據(jù)。根據(jù)這樣的結(jié)構(gòu)，構(gòu)成MFSFET21和MISFET22的公共溝道層的半導(dǎo)體膜14的電阻，其能夠通過鐵電體膜13的極化狀態(tài)(寫入存儲器元件的數(shù)據(jù))和施加給第2柵極電極 17的電壓來獨立地進(jìn)行控制。據(jù)此，在將本實施方式中的半導(dǎo)體存儲單元應(yīng)用于串聯(lián)連接的NAND型的半導(dǎo)體存儲裝置時，能夠通過簡單的控制來進(jìn)行數(shù)據(jù)的寫入以及讀出動作。此外，因為用化合物半導(dǎo)體膜來形成半導(dǎo)體膜14，所以能夠通過形成累積層來產(chǎn)生半導(dǎo)體膜14中的載流子(carrier)，因此，不需要以不同的導(dǎo)電型來形成溝道區(qū)和源極/ 漏極區(qū)，能夠使半導(dǎo)體膜14為同一導(dǎo)電型。據(jù)此，能夠容易地制造半導(dǎo)體存儲單元。而且，能夠使半導(dǎo)體膜14中的載流子僅為電子或者空穴，所以能夠擴(kuò)大晶體管成為截止?fàn)顟B(tài)的電壓范圍。據(jù)此，能夠根據(jù)鐵電體的極化方向來使晶體管為導(dǎo)通/截止?fàn)顟B(tài)。S卩，在載流子同時存在電子和空穴的情況下，根據(jù)鐵電體的極化軸來分別誘發(fā)電子、空穴。也就是說，在極化軸朝向半導(dǎo)體膜14側(cè)時，在界面誘發(fā)電子，在朝向相反側(cè)時誘發(fā)空穴。由此，無論極化軸朝向哪方，半導(dǎo)體膜14都為低電阻狀態(tài)。因此，為了使該狀態(tài)為晶體管的截止?fàn)顟B(tài)，需要使源極/漏極區(qū)與溝道區(qū)為P/N結(jié)構(gòu)造，或者造成極化為0的狀態(tài)。但是，在前者的情況下構(gòu)造變得復(fù)雜，在后者的情況下難以穩(wěn)定地造成極化0的狀態(tài)。 因此，為了僅通過極化軸的朝向來使晶體管成為導(dǎo)通/截止?fàn)顟B(tài)，采用任意一方的載流子是有用的。另外，因為化合物半導(dǎo)體膜14和鐵電體膜13的反應(yīng)性較低，不需要在半導(dǎo)體膜14 和鐵電體膜13之間形成硅氧化膜等的絕緣膜，所以能夠在鐵電體膜13上直接形成半導(dǎo)體膜14。據(jù)此，能夠抑制鐵電體膜13中所存儲的數(shù)據(jù)的保持特性的惡化。作為本實施方式中的半導(dǎo)體存儲單元的具體結(jié)構(gòu)，例如，作為基板11，能夠采用鈦酸鍶(SrTiO3、以下記作ST0)；作為鐵電體膜13，能夠采用鋯酸鈦酸鉛( (Zr)、Ti) O3、以下記作PZT)；作為半導(dǎo)體膜14，能夠采用氧化鋅(SiO)；作為順電體膜16，能夠采用氮化硅 (SiN)等。ZnO膜的帶隙(bandgap)寬，一般表示載流子僅存在電子的η型傳導(dǎo)性。由于該性質(zhì)，在導(dǎo)通時，誘發(fā)電子，成為載流子，成為低電阻狀態(tài)；在截止時，在電子被排斥后也難以誘發(fā)空穴，所以能夠穩(wěn)定地實現(xiàn)高電阻狀態(tài)。圖3是示出PZT膜的極化特性的曲線圖，在PZT膜(厚度300nm)的兩面分別形成由釕酸鍶(SrRuO3、以下記作SR0)、以及鈦(Ti)形成的上下電極，相對于施加給PZT膜的電場Ef，描畫所得到的余留極化密度2Pr。施加給上下電極間的電場為100kV/cm(相當(dāng)于圖3中的Ec 矯頑電場、3V)以下時，2Pr大致為零，超過Ec時急劇地發(fā)生極化反轉(zhuǎn)從而2ft·增加，在200kV/cm(相當(dāng)于圖4中的h、6V)以上的電場，2ft·飽和。在本實施方式中，將用于使鐵電體膜13的極化反轉(zhuǎn)而施加的電場設(shè)定為士333kV/cm(相當(dāng)于士 10V)，以得到充分飽和的2Pr。由該電場得到的 2Pr 是 59μ C/cm2。接著，在PZT膜上形成作為半導(dǎo)體膜14的ZnO膜(厚度30nm)，通過空穴測量來計算SiO膜的載流子濃度時，為8X io17cnT3。由SiO膜的厚度進(jìn)行換算，則每單位面積的載流子密度為2. 4X1012cm_2。對此乘以元電荷量1.6\10_1!3(而求出的電荷密度是0.4 4 0/0112， 比上述PZT的極化電荷密度小。因此，在對MFSFET的第1柵極電極12施加負(fù)電壓時，鐵電體膜13的極化朝下，反抗極化而載流子被驅(qū)逐，處于第1柵極電極12上的半導(dǎo)體膜14 (溝道層)整體被耗盡。另一方面，對第1柵極電極12施加正電壓時，鐵電體膜13的極化朝上， 在界面誘發(fā)與極化密度對應(yīng)的密度的載流子。如以上那樣，通過施加給第1柵極電極的電壓，能夠?qū)崿F(xiàn)在鐵電體膜13和半導(dǎo)體膜14(溝道層)的界面形成有/無電荷這兩個狀態(tài)。 由于這兩個狀態(tài)，界面的導(dǎo)電率較大地發(fā)生變化。為了確認(rèn)這種情況，制作圖4(a)所示的構(gòu)造的MFSFET，如圖4(b)所示，使源極電極1 接地，對漏極電極15d施加0. IV的電壓，在該狀態(tài)下，掃描(sweep)柵極電極12的電壓，來調(diào)查了開關(guān)特性。圖4(c)是描畫了對柵極電壓Vgs掃描了-IOV到+IOV時的漏極電流Ids (圖中的31)、以及對柵極電壓Vgs掃描了 +IOV到-IOV時的漏極電流Ids (圖中的 32)的曲線圖。在漏極電流Ids中觀測到滯后現(xiàn)象，對柵極電極12從負(fù)電壓起掃描時由柵極電壓 OV流過的漏極電流較小，為IOOpA以下，從正電壓掃描時在柵極電壓OV下流過的漏極電流較大，為10 μ A以上。這是因為，如上所述，由于負(fù)電壓的施加，溝道層14被耗盡而成為高電阻，而由于正電壓的施加，成為電荷累積狀態(tài)而成為低電阻。通過使在柵極電壓OV下漏極電流變大的狀態(tài)42、以及漏極電流變小的狀態(tài)41分別對應(yīng)于2值數(shù)據(jù)的“1”、“0”，從而MFSFET作為存儲器元件而發(fā)揮功能。而且，即使在切斷了電壓的狀態(tài)下，鐵電體膜13的余留極化也被保存，所以電荷累積狀態(tài)被維持。實際上， 將本實施方式中的MFSFET在室溫下放置M小時后測量漏極電流時，能夠確認(rèn)維持了 5位的漏極電流比。接著，為了確認(rèn)MISFET的動作，制作圖5(a)所示的構(gòu)造的MISFET，如圖5 (b)所示，使源極電極1 接地，對漏極電極15d施加0. IV的電壓，在該狀態(tài)下，掃描柵極電極17 的電壓，調(diào)查了開關(guān)特性。圖5(c)是描畫了對柵極電壓Vgs掃描-IOV到+IOV時的漏極電流Ids的曲線圖。在施加了正電壓的狀態(tài)下為低電阻，在沒有施加電壓的狀態(tài)下為高電阻。接著，確認(rèn)了由圖1(a)所示的結(jié)構(gòu)的雙柵極晶體管形成的半導(dǎo)體存儲單元的寫入、讀出動作。在寫入時，如圖6(a)所示，通過使第2柵極電極17、源極電極15s、漏極電極15d 接地，并對第1柵極電極12施加電壓來進(jìn)行。通過施加電壓，對鐵電體膜13所施加的電場發(fā)生變化，半導(dǎo)體膜14的電阻發(fā)生變化。施加正電壓時，鐵電體13中的極化朝上，通過在半導(dǎo)體膜14和鐵電體膜13的界面累積電子而成為低電阻。相反，在施加負(fù)電壓時，半導(dǎo)體膜14中的極化朝下，由于電子被排斥從而成為高電阻狀態(tài)。這里，對導(dǎo)通寫入采用了+10V， 對截止寫入采用了-10V。在讀出時，如圖6(b)所示，使第1柵極電極12以及源極電極1 接地，對第2柵極電極17施加電壓的同時，對漏極電極15d施加0. IV的電壓，測量了在源極電極15s、漏極電極15d間流過的電流。在圖6 (c)中示出讀出電流的結(jié)果。在MFSFET為導(dǎo)通狀態(tài)時，與MISFET的狀態(tài)無關(guān)地流過ΙΟ—Α左右的電流。同樣地，在MISFET為導(dǎo)通狀態(tài)時，與MFSFET的狀態(tài)無關(guān)地流過ΚΤΛ左右的電流。此外，僅在MFSFET和MISFET都為截止?fàn)顟B(tài)時，電流變?yōu)镵T9A以下， 可知沒有流過電流。根據(jù)該結(jié)果，可以考慮本實施方式中的半導(dǎo)體存儲單元根據(jù)MFSFET以及MISFET 的導(dǎo)通/截止?fàn)顟B(tài)，成為圖7 (a) (d)所示那樣的4個狀態(tài)。在MFSFET和MISFET都為導(dǎo)通狀態(tài)時，如圖7(a)所示，半導(dǎo)體膜14的上表面、下表面都變得電阻較低，電流在半導(dǎo)體膜14的上表面以及下表面?zhèn)鲗?dǎo)，所以流過大的電流。在 MFSFET為導(dǎo)通狀態(tài)、MISFET為截止?fàn)顟B(tài)時，如圖7 (b)所示，僅半導(dǎo)體膜14的下表面變得電阻較低，電流在下表面?zhèn)鲗?dǎo)，所以流過電流。在MFSFET為截止?fàn)顟B(tài)、MISFET為導(dǎo)通狀態(tài)時， 如圖7(c)所示，僅半導(dǎo)體膜14的上表面變得電阻較低，電流在上表面?zhèn)鲗?dǎo)，所以流過大的電流。在MFSFET為截止?fàn)顟B(tài)、MISFET為截止?fàn)顟B(tài)時，如圖7 (d)所示，半導(dǎo)體膜14的上表面、下表面的電阻都高，所以不流過電流。如此，根據(jù)MFSFET以及MISFET的導(dǎo)通、截止?fàn)顟B(tài)，流過半導(dǎo)體膜14(溝道層)的電流發(fā)生變化，僅在MFSFET以及MISFET都為截止?fàn)顟B(tài)時不流過電流，所以可以說實現(xiàn)了圖 2所示的半導(dǎo)體存儲單元的動作。下面，說明配置多個本實施方式中的半導(dǎo)體存儲單元50來構(gòu)成半導(dǎo)體存儲裝置的例。圖8(a)是表示串聯(lián)連接多個半導(dǎo)體存儲單元50并在其兩端設(shè)置了選擇晶體管 51、52的半導(dǎo)體存儲裝置的存儲塊61的結(jié)構(gòu)的圖，圖8(b)是其剖視圖。此外，圖9是表示配置多個存儲塊61并在各存儲塊61的一端設(shè)置字線，在另一端設(shè)置源極線62從而為存儲器陣列的結(jié)構(gòu)的半導(dǎo)體存儲裝置的結(jié)構(gòu)的圖。參照圖10來說明本實施方式中的存儲塊61的動作。對于數(shù)據(jù)的寫入動作，首先使全部MISFET為導(dǎo)通狀態(tài)。之后，根據(jù)想要寫入的數(shù)據(jù)，對第1柵極電極施加給定電壓，向各存儲單元寫入數(shù)據(jù)。例如，在寫入2值數(shù)據(jù)中的“0” 時，在第1柵極電極與源極/漏極電極之間施加負(fù)電壓，使存儲單元內(nèi)的鐵電體膜的極化朝下從而通過驅(qū)逐電子來使MFSFET為高電阻狀態(tài)。另一方面，在寫入數(shù)據(jù)“1”時，在第1柵極電極與源極/漏極電極之間施加正電壓，使存儲單元內(nèi)的鐵電體膜的極化朝上從而通過累積電子來使MFSFET為低電阻狀態(tài)。另外，在上述寫入動作中，使全部MISFET為導(dǎo)通狀態(tài)，但是若使塊兩端的電位相等，則在截止?fàn)顟B(tài)下也能夠?qū)崿F(xiàn)同樣的寫入。對于所寫入的數(shù)據(jù)的讀出動作，僅使要讀出的存儲單元的MISFET為截止?fàn)顟B(tài)，使其他存儲單元的MISFET為導(dǎo)通狀態(tài)。在該狀態(tài)下，使源極線接地，對字線施加給定電壓，讀出在存儲塊61內(nèi)流動的電流。此時，不要讀出的存儲單元的溝道電阻，因為MISFET為導(dǎo)通狀態(tài)，所以與MFSFET的狀態(tài)無關(guān)地為低電阻。另一方面，因為要讀出的存儲單元的MISFET 為截止?fàn)顟B(tài)，所以存儲單元的溝道電阻根據(jù)寫入MFSFET的數(shù)據(jù)(MFSFET的鐵電體膜的極化狀態(tài))而發(fā)生變化。
S卩，在串聯(lián)連接存儲單元的存儲塊61中，根據(jù)要讀出的存儲單元的數(shù)據(jù)，存儲塊 61內(nèi)流動的電流值發(fā)生變化。例如，如圖10(b)所示，在要讀出的存儲單元71中寫入了數(shù)據(jù)“1”的情況下，存儲單元71的溝道電阻為低電阻，所以存儲塊61內(nèi)流動的電流變大。另一方面，如圖10(c)所示，在要讀出的存儲單元72中寫入了數(shù)據(jù)“0”的情況下，存儲單元72 的溝道電阻為高電阻，所以存儲塊61內(nèi)流動的電流變小。因此，根據(jù)存儲塊61內(nèi)流動的電流值(或者存儲塊61的電阻值)的大小，能夠判斷存儲單元中所寫入的數(shù)據(jù)。在本實施方式中的半導(dǎo)體存儲單元中，半導(dǎo)體膜的溝道電阻能夠通過鐵電體膜的極化狀態(tài)(寫入MFSFET的數(shù)據(jù))和施加給第2柵極電極的電壓(MISFET的導(dǎo)通、截止?fàn)顟B(tài))來獨立地進(jìn)行控制。因此，在讀出存儲塊內(nèi)的各存儲單元中所寫入的數(shù)據(jù)時，通過僅使要讀出的存儲單元的MISFET為截止?fàn)顟B(tài)(其他存儲單元的MISFET為導(dǎo)通狀態(tài))，能夠容易地讀出該存儲單元中所寫入的數(shù)據(jù)。據(jù)此，在將本實施方式中的半導(dǎo)體存儲單元應(yīng)用于 NAND型的半導(dǎo)體存儲裝置時，能夠通過簡單的控制來進(jìn)行數(shù)據(jù)的寫入以及讀出動作。此外，如上所述，根據(jù)存儲塊61內(nèi)流動的電流值的大小來判斷寫入存儲單元的數(shù)據(jù)，但是存儲塊61內(nèi)流動的電流值，由導(dǎo)通狀態(tài)的MISFET、以及寫入了數(shù)據(jù)“1”的MFSFET 中流動的電流值中的高的一方的電流值來拘束。因此，為了提高寫入存儲單元的數(shù)據(jù)的讀出精度，優(yōu)選使流過導(dǎo)通狀態(tài)的MISFET的電流值和流過寫入了數(shù)據(jù)“1”的MFSFET的電流值為大致相同的大小。換言之，優(yōu)選使鐵電體膜的容量和順電體膜的容量為大致相同的大小。 這里，所謂鐵電體膜的容量，是指與對鐵電體膜施加OV時所誘發(fā)的電荷相當(dāng)?shù)娜萘?。這種容量例如能夠通過鐵電體的極化量測量來進(jìn)行測量。本實施方式中的半導(dǎo)體存儲單元，除了能夠應(yīng)用于NAND型半導(dǎo)體存儲裝置之外， 還能夠應(yīng)用于圖11所示那樣的矩陣型半導(dǎo)體存儲裝置。參照圖11說明存儲單元50中寫入數(shù)據(jù)“1”的情況。使源極線(未圖示)接地，對字線Wdl施加負(fù)電壓，從而使存儲單元50的MISFET為截止?fàn)顟B(tài)。接著，使位線Bl接地后， 對字線Wfl施加正電壓脈沖(例如10V、100ns)。據(jù)此，對于存儲單元50的MFSFET，鐵電體膜的極化為半導(dǎo)體膜方向，溝道層成為低電阻的累積狀態(tài)。此時，非選擇的其他位線他被施加正電壓，其極化狀態(tài)不發(fā)生變化。連接于選擇位線Bl的其他存儲單元的字線Wl、Wfl 也接地，成為僅對任意的存儲單元50寫入數(shù)據(jù)“1”。據(jù)此，存儲單元50的隨機(jī)存取成為可能。下面，參照圖12(a) (d)來說明本實施方式中的半導(dǎo)體存儲單元的制造方法。首先，如圖12(a)所示，在由單結(jié)晶鈦酸鍶(SrTiO3、以下記作ST0)形成的基板11 上，通過脈沖激光沉積(PLD)法，在使基板溫度為700°C的狀態(tài)下，形成厚度30nm的SRO膜。 在其上，涂敷抗蝕劑并進(jìn)行圖形化(patterning)后，通過離子銑削(ion milling)法對SRO 膜進(jìn)行蝕刻，由此形成第1柵極電極12。接著，以700°C的基板溫度，在基板11上形成厚度450nm的由PZT的鐵電體膜形成的柵極絕緣膜13，以覆蓋柵極電極12。這里，用于靶標(biāo)(target)的燒結(jié)體的組成是 Pb Zr Ti = 1 0. 52 0.48。在該組成中，STO基板11以及SRO膜與PZT膜之間的晶格失配(lattice mismatch)在3 %以內(nèi)，在上述生長條件下，SRO膜以及PZT膜能夠在 STO基板11上外延生長。用原子力顯微鏡(AFM)觀察以該方法形成的PZT膜的表面時，均方粗糙度為3nm以下，極為平滑。接著，在PLD裝置的同一腔室(chamber)內(nèi)，在使基板溫度為400°C的狀態(tài)下，形成厚度30nm的由ZnO形成的半導(dǎo)體膜14。接著，如圖12(c)所示，在半導(dǎo)體膜14上形成圖形化了的抗蝕劑膜(未圖示)后， 用電子束蒸鍍法形成厚度20nm的Ti膜以及厚度30nm的Pt膜，利用回蝕(etch back)法， 在給定位置形成源極/漏極電極15s、15d。接著，如圖12(d)所示，利用濺射法，形成由SiN的順電體膜形成的柵極絕緣膜16。 在其上，形成圖形化了的抗蝕劑膜(未圖示)后，通過電子束蒸鍍法形成厚度20nm的Ti膜和厚度50nm的Pt膜，利用回蝕法，在給定位置形成第2柵極電極17。據(jù)此，制造了圖1 (a) 所示的半導(dǎo)體存儲單元。(第2實施方式)在專利文獻(xiàn)2所記載的NAND型非易失性存儲器中，通過僅使該存儲單元的MISFET 為截止?fàn)顟B(tài)，使其他MISFET為導(dǎo)通狀態(tài)，來測量流過串聯(lián)連接了存儲單元的存儲塊的電流，來進(jìn)行所選擇的存儲單元中所寫入的數(shù)據(jù)的讀出。上述存儲單元的MISFET利用由順電體的柵極絕緣膜形成的場效應(yīng)晶體管構(gòu)成， 所以也被用于存儲塊的選擇晶體管。因此，通常成為常閉(normal off)型的晶體管。因此，在使用了常截止型晶體管時，在上述非易失性存儲器的讀出時，為了使非選擇存儲單元的MISFET為導(dǎo)通狀態(tài)，對柵極電極施加電壓。其結(jié)果，非選擇存儲單元的鐵電體膜的極化狀態(tài)反轉(zhuǎn)，該存儲單元中所寫入的數(shù)據(jù)有可能被干擾(disturb)。此外，在上述非易失性存儲器的讀出時，為了使全部非選擇存儲單元的第2場效應(yīng)晶體管為導(dǎo)通狀態(tài)，需要對各柵極電極施加給定電壓，其結(jié)果，還有耗電變高的問題。因此，在本發(fā)明的第2實施方式中，對干擾少、耗電低的半導(dǎo)體存儲裝置進(jìn)行說明。圖13是示意性表示本發(fā)明的第2實施方式中的半導(dǎo)體存儲裝置中所用的半導(dǎo)體存儲單元的結(jié)構(gòu)的圖，(a)是其剖視圖，(b)是其等效電路圖。如圖13(a)所示，在基板11上層疊形成鐵電體膜13和順電體膜16，層疊形成的鐵電體膜13和順電體膜16之間隔著半導(dǎo)體膜14，在鐵電體膜13側(cè)形成第1場效應(yīng)晶體管的第1柵極電極12，在順電體膜16側(cè)與第1柵極電極12相對置地形成第2場效應(yīng)晶體管的第2柵極電極17。此外，半導(dǎo)體膜14由構(gòu)成第1場效應(yīng)晶體管以及第2場效應(yīng)晶體管的公共溝道層的化合物半導(dǎo)體形成，在半導(dǎo)體膜14上形成第1場效應(yīng)晶體管以及第2場效應(yīng)晶體管的公共源極電極15s以及漏極電極15d。另外，在本實施方式中，基板11采用了在表面形成了硅氧化膜2的硅基板1，第1 柵極電極12采用了 Ti膜3、Pt膜4、以及SrRuO3 (以下記作SR0)膜5的層疊膜。本實施方式中的半導(dǎo)體存儲單元，如圖13(a)所示，構(gòu)成層疊了底柵極型 MFSFET (存儲器元件)和頂柵極型MISFET (選擇開關(guān)元件)的構(gòu)造，在等效電路中，如圖 13 (b)所示，構(gòu)成并聯(lián)連接MFSFET21和MISFET22的結(jié)構(gòu)。接著，為了確認(rèn)MISFET的動作，作成圖14(a)所示的構(gòu)造的MISFET，如圖14(b) 所示，使源極電極15s接地，對漏極電極15d施加0. IV的電壓，在該狀態(tài)下，掃描柵極電極 17的電壓，調(diào)查了開關(guān)特性。圖14(c)是描畫了對柵極電壓掃描-5V到+5V時的漏極電流的曲線圖。在施加了負(fù)電壓的狀態(tài)下成為高電阻，在未施加電壓的狀態(tài)下成為低電阻。艮口， MISFET成為常開(normal on)型場效應(yīng)晶體管。
與此相對，圖5(a)所示的MISFET，如圖5(c)所示，在施加了正電壓的狀態(tài)下為低電阻，在未施加電壓的狀態(tài)下為高電阻。即，MISFET成為常截止型的場效應(yīng)晶體管。如此，MISFET成為常導(dǎo)通型或者常截止型的理由如下。S卩，圖14(a)所示的MISFET由Ti膜3/Pt膜4/SR0膜5的層疊膜構(gòu)成第1柵極電極12 (參照圖13 (a))。因此，作為半導(dǎo)體膜的ZnO膜14隔著PZT膜13和SRO膜5形成在 Pt膜4上。與此相對，圖5 (a)所示的MISFET的ZnO膜14隔著PZT膜13形成在STO基板 11上。形成在Pt膜上的ZnO膜定向為(0001)定向。這是因為在(111)定向的Pt膜上隔著SRO膜而形成的PZT膜容易(111)定向，在其上形成的ZnO膜容易定向為(0001)。與此相對，在STO基板11上形成的ZnO膜定向為(11-20)。這是因為在(001)定向的STO膜上隔著SRO膜而形成的PZT膜容易(001)定向，在其上形成的ZnO膜容易定向為(11-20)。因此，因為ZnO膜是在<0001〉方向具有自發(fā)極化的材料，所以形成在SRO膜上的 ZnO膜在<0001〉方向自發(fā)極化，由此在與柵極絕緣膜16的界面誘發(fā)電荷。因此，在采用了 Ti膜/Pt膜/SRO膜的層疊膜作為第1柵極電極12的MISFET中，在ZnO膜14和柵極絕緣膜16的界面總是誘發(fā)電荷，所以成為常導(dǎo)通型的場效應(yīng)晶體管。與此相對，在采用了 STO 基板的MISFET中，ZnO膜14不引起自發(fā)極化，所以在ZnO膜14和柵極絕緣膜16的界面電荷不被誘發(fā)，成為常截止型的場效應(yīng)晶體管。接著，在常導(dǎo)通型的場效應(yīng)晶體管中，如圖15(a)所示，形成從第2柵極電極17的端部離開距離L而配置了漏極電極15d的場效應(yīng)晶體管，利用與圖14(b)所示的方法同樣的方法調(diào)查了開關(guān)特性。圖15(b)是描畫了對柵極電壓掃描-IOV到+IOV時的漏極電流的曲線圖。在施加了負(fù)電壓的狀態(tài)下成為高電阻，在未施加電壓的狀態(tài)下成為低電阻。即，在第2柵極電極17下方以外的ZnO膜14也誘發(fā)電荷，MISFET成為常導(dǎo)通型的場效應(yīng)晶體管。圖16(a)是表示串聯(lián)連接多個半導(dǎo)體存儲單元50，并在其兩端設(shè)置了選擇晶體管 51、52的半導(dǎo)體存儲裝置的存儲塊61的結(jié)構(gòu)的圖，圖16(b)是其剖視圖。另外，存儲塊61 的動作與在第1實施方式中參照圖10(a) (c)而說明的動作相同。S卩，向被選擇的半導(dǎo)體存儲單元50的數(shù)據(jù)寫入，是通過對該半導(dǎo)體存儲單元50的第1柵極電極施加給定電壓從而使鐵電體膜的極化狀態(tài)發(fā)生變化來進(jìn)行的。此外，寫入被選擇的半導(dǎo)體存儲單元50的數(shù)據(jù)的讀出，是通過對該半導(dǎo)體存儲單元50的第2柵極電極施加給定電壓從而使選擇開關(guān)元件為截止?fàn)顟B(tài)，并檢測根據(jù)鐵電體膜的極化狀態(tài)而流過溝道層的電流來進(jìn)行的。這里，在讀出存儲塊內(nèi)的各存儲單元中所寫入的數(shù)據(jù)時，將全部非選擇存儲單元的MISFET控制為導(dǎo)通狀態(tài)。因此，若用常導(dǎo)通型晶體管構(gòu)成MISFET，則因為對非選擇存儲單元的MISFET的第2柵極電極不施加電壓，所以寫入非選擇存儲單元的數(shù)據(jù)不受干擾。此外，在讀出時，只要僅使選擇存儲單元的MISFET為截止?fàn)顟B(tài)即可，所以還能夠降低耗電。本實施方式中的半導(dǎo)體存儲裝置(或者、其存儲塊)串聯(lián)連接圖13所示結(jié)構(gòu)的半導(dǎo)體存儲單元，從而構(gòu)成為圖16(b)所示的結(jié)構(gòu)。即，在各半導(dǎo)體存儲單元中夾著第2柵極電極17分別配置源極/漏極電極15s、15d。但是，若使半導(dǎo)體存儲單元的MISFET (選擇開關(guān)元件)為常導(dǎo)通型場效應(yīng)晶體管， 則如圖15(a)、(b)所示，在第2柵極電極17下方的半導(dǎo)體膜14也誘發(fā)電荷，成為常導(dǎo)通
14型。因此，如圖17所示，在各半導(dǎo)體存儲單元中，即使不設(shè)置源極、漏極電極，也能夠構(gòu)成串聯(lián)連接了常導(dǎo)通型MISFET的半導(dǎo)體存儲裝置。據(jù)此，能夠?qū)崿F(xiàn)單元尺寸小的半導(dǎo)體存儲裝置。如圖16(b)所示，第1柵極電極12按每個半導(dǎo)體存儲單元而分離形成，所以在SiO 膜(半導(dǎo)體膜)14下方，沒有全面形成控制ZnO膜14的(0001)定向的Pt膜等。因此，下方有Pt膜的部分的ZnO膜14的定向被控制，但是下方?jīng)]有Pt電極的部分的ZnO膜14的定向不被控制。但是，未控制定向的ZnO膜14，由于脫氧等的理由而容易成為低電阻狀態(tài)。 因此，通常設(shè)置源極、漏極電極的部分的ZnO膜14為低電阻狀態(tài)，所以即使不設(shè)置源極、漏極電極，也能夠構(gòu)成串聯(lián)連接了常導(dǎo)通型MISFET的半導(dǎo)體存儲裝置。下面，參照圖18(a) (e)來說明本實施方式中的半導(dǎo)體存儲裝置的制造方法。另外，在串聯(lián)連接圖13所示的半導(dǎo)體存儲單元來構(gòu)成半導(dǎo)體存儲裝置(或者、其存儲塊)時， 典型的是跨存儲塊的整體而連續(xù)地形成鐵電體膜13、半導(dǎo)體膜14、順電體膜16，所以這里說明半導(dǎo)體存儲單元的制造方法。首先，如圖18(a)所示，在Si基板1的表面通過熱氧化形成厚度200nm的SiO2膜 2。之后，在SiA膜2上采用濺射法形成厚度5nm的Ti膜3、和厚度30nm的Pt膜4。進(jìn)而， 采用脈沖激光沉積(PLD)法，在使基板溫度為700°C的狀態(tài)下，在其上形成厚度15nm的SRO 膜5。接著，如圖18 (b)所示，在SRO膜5上形成了圖形化了的抗蝕劑膜(未圖示)之后， 通過采用離子銑削法來蝕刻SRO膜5、Pt膜4、以及Ti膜3來形成第1柵極電極12。接著，如圖18 (c)所示，用700°C的基板溫度，在基板11上形成厚度450nm的由PZT 的鐵電體膜形成的柵極絕緣膜13，以覆蓋柵極電極12。這里，用于靶標(biāo)的燒結(jié)體的組成是 Pb Zr Ti = 1 0. 3 0. 7。在該組成中，Pt膜3與SRO膜5以及PZT膜13的晶格失配在3%以內(nèi)，在上述生長條件下，SRO膜以及PZT膜能夠在Pt膜3上外延生長。接著， 在PLD裝置的同一腔室內(nèi)，在使基板溫度為400°C的狀態(tài)下，形成厚度30nm的由ZnO形成的半導(dǎo)體膜14。接著，如圖18(d)所示，在半導(dǎo)體膜14上，形成了圖形化了的抗蝕劑膜(未圖示) 后，采用電子束蒸鍍法，形成厚度20nm的Ti膜以及厚度30nm的Pt膜，采用回蝕法，在給定位置形成源極/漏極電極15sl、15d。接著，如圖18(e)所示，采用原子層沉積(ALD)法，形成由Al2O3的順電體膜形成的柵極絕緣膜16。在其上形成圖形化了的抗蝕劑膜(未圖示)后，采用濺射法形成厚度200nm 的Ir膜，采用回蝕法在給定位置形成第2柵極電極17。據(jù)此，制造圖13(a)所示的半導(dǎo)體存儲單元。(第3實施方式)在第2實施方式中，在半導(dǎo)體存儲單元的讀出時，對于沒有發(fā)生干擾的半導(dǎo)體存儲裝置進(jìn)行了說明，但是在本發(fā)明的第3實施方式中，在向半導(dǎo)體存儲單元的寫入時，對沒有發(fā)生干擾的半導(dǎo)體存儲裝置進(jìn)行說明。參照圖19 圖22來說明向排列為陣列狀的半導(dǎo)體存儲單元(以下簡單地稱為 “存儲單元”)的數(shù)據(jù)寫入動作。這里，以存儲單元20A 20F排列為3行、2列的情況為例進(jìn)行說明。此外，構(gòu)成存儲單元的選擇開關(guān)元件的MISFET是常導(dǎo)通型。首先，參照圖19(a)、(b)來說明進(jìn)行寫入動作之前的復(fù)位動作。圖19(a)是表示存儲單元的布局的電路圖，圖19(b)是表示復(fù)位動作的定時的時序圖。如圖19(a)所示，在列方向上連接的存儲單元20A、20C、20E、以及20B、20D、20F中的處于各自的一端的存儲單元20A、20B連接于接地電位的源極線SL，處于另一端的存儲單元20E、20F連接于施加寫入電壓的位線BL1、BL2。如圖19(b)所示，施加脈沖信號sell，從而使選擇晶體管SBL1、SBL2導(dǎo)通。但是， 若選擇晶體管SBL1、SBL2也與MISFET同樣地是常導(dǎo)通型，則不需要施加脈沖信號sell。然后，對全部存儲單元的選擇開關(guān)元件(MISFET)的第2柵極電極TGl 3施加5V的電壓，從而使全部存儲單元的MISFET為導(dǎo)通狀態(tài)。此外，對全部存儲單元的存儲器元件(MFSFET) 的第1柵極電極BGl 3施加OV的電壓。然后，若對位線BL1、BL2施加5V的電壓，則全部存儲單元的MISFET為導(dǎo)通狀態(tài)，所以施加給位線BL1、BL2的電壓沒有電壓下降地到達(dá)全部存儲單元。據(jù)此，在全部存儲單元的MFSFET中，對漏極電極施加了 5V的電壓、對第1柵極電極BGl 3施加了 OV的電壓，所以全部MFSFET被復(fù)位為截止?fàn)顟B(tài)。即，進(jìn)行了使全部存儲單元中的存儲器元件的鐵電體膜的極化為同一方向的復(fù)位動作。接著，在進(jìn)行了上述復(fù)位動作后，從離源極線SL近的行開始依次向離位線近的行，進(jìn)行向在行方向上連接的多個存儲單元的數(shù)據(jù)寫入。以下按順序進(jìn)行說明。圖20 (a)、(b)是說明向排列在離源極線SL最近的行的存儲單元20A、20B寫入數(shù)據(jù)的動作的圖，圖20(a)是表示存儲單元的布局的電路圖，圖20(b)是表示寫入動作的定時的時序圖。如圖20(b)所示，施加脈沖信號sell，從而使選擇晶體管SBL1、SBL2導(dǎo)通。此夕卜， 施加脈沖信號sel2，使選擇晶體管SSLl、SSL2導(dǎo)通。而且，對處于非選擇行的存儲單元20C、 20D、20E、20F的MISFET的第2柵極電極TG2、TG3施加5V的電壓，對處于選擇行的存儲單元 20A、20B的MISFET的第2柵極電極TGl施加OV的電壓。然后，對位線BLl以及BL2分別施加OV以及5V的寫入電壓。接著，對處于非選擇行的存儲單元20C、20D、20E、20F的MFSFET 的第1柵極電極BG2、BG3施加OV的電壓，對處于選擇行的存儲單元20A、20B的MFSFET的第1柵極電極BGl施加5V的電壓。此時，因為存儲單元20C、20E的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20A的MFSFET的漏極電極，直接施加位線BLl的OV的電壓。因此，因為對存儲單元20A 的MFSFET的第1柵極電極BGl施加了 5V的電壓，所以MFSFET的鐵電體膜的極化被反轉(zhuǎn)而成為導(dǎo)通狀態(tài)。另一方面，因為存儲單元20D、20F的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20B的MFSFET的漏極電極，直接施加位線BL2的5V的電壓，因為對存儲單元20B的 MFSFET的第1柵極電極BGl也施加了 5V的電壓，所以不引起MFSFET的鐵電體膜的極化反轉(zhuǎn)，維持截止?fàn)顟B(tài)。S卩，通過上述寫入動作，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20A中寫入了數(shù)據(jù)“1” (MFSFET是導(dǎo)通狀態(tài))的數(shù)據(jù)，此外，連接于位線BL2的存儲單元20B中寫入了數(shù)據(jù)“0” (MFSFET是截止?fàn)顟B(tài))的數(shù)據(jù)。另外，因為對寫入前的處于非選擇行的存儲單元中的連接于位線BLl的存儲單元20C、20E的MFSFET的漏極電極以及第1柵極電極BG2、BG3施加OV的電壓，所以不引起MFSFET的鐵電體膜的極化反轉(zhuǎn)。此外，因為對連接于位線BL2的存儲單元20D、20F的 MFSFET的漏極電極以及第1柵極電極BG2、BG3施加5V的電壓，所以不引起MFSFET的鐵電體膜的極化反轉(zhuǎn)。因此，在處于選擇行的存儲單元中寫入數(shù)據(jù)時，處于非選擇行的存儲單元維持復(fù)位狀態(tài)。下面，利用圖21(a)、(b)來說明向排列在離源極線SL第二近的行的存儲單元20C、 20D寫入數(shù)據(jù)的動作。如圖21(b)所示，施加脈沖信號sell，使選擇晶體管SBLU SBL2導(dǎo)通。此外，施加脈沖信號sel2，使選擇晶體管SSL1、SSL2導(dǎo)通。而且，對處于非選擇行的存儲單元20A、 20B、20E、20F的MISFET的第2柵極電極TG1、TG3施加5V的電壓，對處于選擇行的存儲單元 20C、20D的MISFET的第2柵極電極TG2施加OV的電壓。然后，對位線BLl以及BL2分別施加5V以及OV的寫入電壓。接著，對處于非選擇行的存儲單元20A、20B、20E、20F的MFSFET 的第1柵極電極BGl、BG3施加OV的電壓，對處于選擇行的存儲單元20C、20D的MFSFET的第1柵極電極BG2施加5V的電壓。此時，因為存儲單元20E的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20C 的MFSFET的漏極電極中直接施加位線BLl的5V的電壓，但是因為對存儲單元20C的MFSFET 的第1柵極電極BG2也施加了 5V的電壓，所以MFSFET的鐵電體膜不被極化反轉(zhuǎn)，維持截止?fàn)顟B(tài)。另一方面，因為存儲單元20F的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20D的MFSFET的漏極電極中直接施加位線BL2的OV的電壓。因此，因為對存儲單元20D 的MFSFET的第1柵極電極BG2施加了 5V的電壓，所以MFSFET的鐵電體膜的極化發(fā)生反轉(zhuǎn)從而成為導(dǎo)通狀態(tài)。S卩，通過上述寫入動作，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20C中寫入了數(shù)據(jù)“0” (MFSFET是截止?fàn)顟B(tài))的數(shù)據(jù)，此外，在連接于位線BL2的存儲單元20D中寫入了數(shù)據(jù)“1” (MFSFET是導(dǎo)通狀態(tài))的數(shù)據(jù)。配置在被選擇的行的存儲單元中的連接于位線BLl的存儲單元20C的MISFET，因為第2柵極電極TG2中施加了 OV的電壓且漏極電極中施加了 5V的電壓，所以成為截止?fàn)顟B(tài)。因此，位線BLl的5V的電壓不到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20A中，在MFSFET 的漏極電極中施加與源極線SL相同的OV電壓。因此，即使對MFSFET的第1柵極電極BGl 施加OV的電壓，在MFSFET的鐵電體膜中也不施加電場。也就是說，存儲單元20A中已經(jīng)寫入的數(shù)據(jù)“1”不受干擾。假設(shè)存儲單元20C的MISFET是導(dǎo)通狀態(tài)，則因為存儲單元20A的 MFSFET的漏極電極中施加5V的電壓、而第1柵極電極BGl中施加OV的電壓，所以存儲單元 20A的MFSFET成為截止?fàn)顟B(tài)，已經(jīng)寫入的數(shù)據(jù)“ 1 ”變?yōu)椤?”。另一方面，配置在被選擇的行的存儲單元中的連接于位線BL2的存儲單元20D的 MISFET，因為對第2柵極電極TG2以及漏極電極施加了 OV的電壓，所以成為導(dǎo)通狀態(tài)。但是，因為位線BL2中施加了 OV的電壓，所以即使位線BL2的電壓到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20B，因為MFSFET的漏極電極以及第1柵極電極BGl中施加OV的電壓，所以 MFSFET的鐵電體膜中也不施加電場。也就是說，存儲單元20B中已寫入的數(shù)據(jù)“0”不受干擾。
下面，利用圖22(a)、(b)來說明向排列在離位線BL1、BL2最近的行的存儲單元 20E、20F寫入數(shù)據(jù)的動作。如圖13(b)所示，施加脈沖信號sell，使選擇晶體管SBLU SBL2導(dǎo)通。此外，施加脈沖信號sel2，使選擇晶體管SSL1、SSL2導(dǎo)通。而且，對處于非選擇行的存儲單元20A、 20B、20C、20D的MISFET的第2柵極電極TG1、TG2施加5V的電壓，對處于選擇行的存儲單元 20E、20F的MISFET的第2柵極電極TG3施加OV的電壓。而且，對位線BLl以及BL2分別施加OV以及5V的寫入電壓。接著，對處于非選擇行的存儲單元20A、20B、20C、20D的MFSFET 的第1柵極電極BG1、BG2施加OV的電壓，對處于選擇行的存儲單元20E、20F的MFSFET的第1柵極電極BG3施加5V的電壓。此時，在處于選擇行的存儲單元20E的MFSFET的漏極電極中直接施加位線BLl的 OV的電壓。因此，因為在存儲單元20E的MFSFET的第1柵極電極BG3中施加了 5V的電壓， 所以MFSFET的鐵電體膜的極化發(fā)生反轉(zhuǎn)從而成為導(dǎo)通狀態(tài)。另一方面，在處于選擇行的存儲單元20F的MFSFET的漏極電極中直接施加位線 BL2的5V的電壓，但是在存儲單元20F的MFSFET的第1柵極電極BG3中也施加了 5V的電壓，所以MFSFET的鐵電體膜不發(fā)生極化反轉(zhuǎn)，維持截止?fàn)顟B(tài)。S卩，通過上述寫入動作，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20CE被寫入了數(shù)據(jù)“1”(MFSFET是導(dǎo)通狀態(tài))的數(shù)據(jù)，此外，連接于位線BL2的存儲單元20F中寫入了數(shù)據(jù)“0” (MFSFET是截止?fàn)顟B(tài))的數(shù)據(jù)。此外，與上述同樣地，配置在所選擇的行的存儲單元中的連接于位線BL2的存儲單元20F的MISFET，因為第2柵極電極TG2中施加了 OV的電壓而漏極電極中施加了 5V的電壓，所以成為截止?fàn)顟B(tài)。因此，位線BL2的5V的電壓不到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20B、20D中，對MFSFET的漏極電極施加與源極線SL相同的OV的電壓。因此，即使對 MFSFET的第1柵極電極BGl、BG2施加OV的電壓，在MFSFET的鐵電體膜中也不施加電場。 也就是說，寫入了存儲單元20B、20D的數(shù)據(jù)不受干擾。另一方面，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20E的 MISFET，因為第2柵極電極TG3以及漏極電極中施加了 OV的電壓，所以成為導(dǎo)通狀態(tài)。但是，因為在位線BL2中施加了 OV的電壓，所以即使位線BL2的電壓到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20A、20C，因為MFSFET的漏極電極以及第1柵極電極BG1、BG2中施加OV的電壓，所以在MFSFET的鐵電體膜中也不施加電場。也就是說，寫入了存儲單元20A、20C的數(shù)據(jù)不受干擾。如以上說明的那樣，在進(jìn)行了復(fù)位動作后，從離源極線近的行開始向離位線近的行，依次進(jìn)行向在行方向上連接的多個半導(dǎo)體存儲單元的數(shù)據(jù)寫入。此時，向所選擇的行的各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，對于MFSFET (存儲器元件)的鐵電體膜的極化狀態(tài)，在進(jìn)行使MFSFET為截止?fàn)顟B(tài)的寫入時，使MISFET (選擇開關(guān)元件)為截止?fàn)顟B(tài)。據(jù)此，在已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元的MFSFET中，對鐵電體膜不施加電場，所以已寫入的數(shù)據(jù)不受干擾。另外，在本實施方式中，進(jìn)行了使全部半導(dǎo)體存儲單元的MFSFET為截止?fàn)顟B(tài)的復(fù)位動作。在該情況下，若對“使MFSFET為截止?fàn)顟B(tài)的寫入”換一種表達(dá)方法，則可以說“不使復(fù)位動作時的MFSFET的極化狀態(tài)發(fā)生反轉(zhuǎn)的寫入”。
此外，在進(jìn)行了使全部半導(dǎo)體存儲單元的MFSFET為截止?fàn)顟B(tài)的復(fù)位動作的情況下，在向所選擇的行的各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，優(yōu)選使寫入前的全部半導(dǎo)體存儲單元、即，與所選擇的行相比處于離位線近的一側(cè)的全部行的半導(dǎo)體存儲單元的MISFET(選擇開關(guān)元件)為導(dǎo)通狀態(tài)。據(jù)此，能夠使施加給位線的寫入電壓到達(dá)處于所選擇的行的半導(dǎo)體存儲單元，能夠進(jìn)行給定寫入動作。此外，在向所選擇的行的各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，優(yōu)選對處于比所選擇的行靠近位線一側(cè)的全部行的半導(dǎo)體存儲單元的第1柵極電極，施加復(fù)位時所施加的電壓。 據(jù)此，在寫入前的半導(dǎo)體存儲單元的MFSFET中，不對鐵電體膜施加電場，所以能夠維持復(fù)位動作時的狀態(tài)。在上述實施方式中，使半導(dǎo)體存儲單元的MISFET (選擇開關(guān)元件)為常導(dǎo)通型，但是在該情況下，僅使施加給MISFET以及位線的電壓為OV以及5V(電壓的大小是任意的) 這兩種就能夠進(jìn)行寫入動作，所以控制所需要的電位的數(shù)量被削減，能夠簡化電路結(jié)構(gòu)。當(dāng)然，即使使MISFET為常截止型，通過對MISFET以及位線施加給定電壓，也能夠控制上述寫入動作。此外，通過使MFSFET的驅(qū)動電壓和MISFET的驅(qū)動電壓相等，也能夠削減控制所需要的電位的數(shù)量，簡化電路結(jié)構(gòu)。(第3實施方式的變形例)在第3實施方式中，進(jìn)行了使全部半導(dǎo)體存儲單元的MFSFET為截止?fàn)顟B(tài)的復(fù)位動作。在本變形例中，說明進(jìn)行了使全部半導(dǎo)體存儲單元的MFSFET為導(dǎo)通狀態(tài)的復(fù)位動作的情況下的寫入動作。另外，半導(dǎo)體存儲單元的布局與第3實施方式的情況相同。此外，對于與第3實施方式公共的動作，省略詳細(xì)的說明。首先，參照圖23(a)、(b)來說明進(jìn)行向半導(dǎo)體存儲單元(以下簡單地稱為“存儲單元”)的寫入動作之前的復(fù)位動作。圖23(a)是表示存儲單元的布局的電路圖，圖23(b) 是表示復(fù)位動作的定時的時序圖。如圖23(b)所示，施加脈沖信號sell，使選擇晶體管SBL1、SBL2導(dǎo)通。但是，若選擇晶體管SBL1、SBL2也與MISFET同樣地是常導(dǎo)通型，則不需要施加脈沖信號sell。然后， 對全部存儲單元的MISFET的第2柵極電極TGl TG3、以及位線BL1、BL2施加OV的電壓。 據(jù)此，全部存儲單元的MISFET (MISFET是常導(dǎo)通型)成為導(dǎo)通狀態(tài)。因此，在全部存儲單元的MFSFET的漏極電極中施加位線BL1、BL2的OV的電壓。另一方面，在全部存儲單元的 MFSFET的第1柵極電極BGl BG3中施加5V的電壓。據(jù)此，全部MFSFET被復(fù)位為導(dǎo)通狀態(tài)。下面，利用圖M(a)、(b)來說明向排列在離源極線SL最近的行的存儲單元20A、 20B寫入數(shù)據(jù)的動作。如圖24(b)所示，施加脈沖信號sell，使選擇晶體管SBLU SBL2導(dǎo)通。此外，施加脈沖信號sel2，使選擇晶體管SSL1、SSL2導(dǎo)通。而且，對處于非選擇行的存儲單元20C、 20D、20E、20F的MISFET的第2柵極電極TG2、TG3施加5V的電壓，對處于選擇行的存儲單元 20A、20B的MISFET的第2柵極電極TGl施加OV的電壓。而且，對位線BLl以及BL2分別施加OV以及5V的寫入電壓。接著，對處于非選擇行的存儲單元20C、20D、20E、20F的MFSFET 的第1柵極電極BG2、BG3施加5V的電壓，對處于選擇行的存儲單元20A、20B的MFSFET的第1柵極電極BGl施加OV的電壓。此時，因為存儲單元20D、20F的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20A的MFSFET的漏極電極中直接施加位線BLl的OV的電壓，但是因為存儲單元20A的 MFSFET的第1柵極電極BGl中也施加了 OV的電壓，所以不引起MFSFET的鐵電體膜的極化反轉(zhuǎn)，維持導(dǎo)通狀態(tài)。另一方面，因為存儲單元20C、20E的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20B的MFSFET的漏極電極中直接施加位線BL2的5V的電壓。因此，因為在存儲單元20B的MFSFET的第1柵極電極BGl中施加了 OV的電壓，所以MFSFET的鐵電體膜的極化發(fā)生反轉(zhuǎn)從而成為截止?fàn)顟B(tài)。S卩，通過上述寫入動作，在配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20A中寫入了數(shù)據(jù)“1” (MFSFET是導(dǎo)通狀態(tài))的數(shù)據(jù)，此外，在連接于位線BL2的存儲單元20B中寫入了數(shù)據(jù)“0”(MFSFET是截止?fàn)顟B(tài))的數(shù)據(jù)。另外，在寫入前的處于非選擇行的存儲單元中的連接于位線BLl的存儲單元20C、 20E的MFSFET的漏極電極以及第1柵極電極BG2、BG3中施加5V的電壓，所以不引起MFSFET 的鐵電體膜的極化反轉(zhuǎn)。此外，連接于位線BL2的存儲單元20D、20F的MFSFET的漏極電極以及第1柵極電極BG2、BG3中施加5V的電壓，所以不引起MFSFET的鐵電體膜的極化反轉(zhuǎn)。因此，在向處于選擇行的存儲單元寫入數(shù)據(jù)時，處于非選擇行的存儲單元的復(fù)位狀態(tài)被維持。下面，利用圖25 (a)、(b)來說明向排列在離源極線SL第二近的行的存儲單元20C、 20D寫入數(shù)據(jù)的動作。如圖25(b)所示，施加脈沖信號sell時選擇晶體管SBL1、SBL2導(dǎo)通。此外，施加脈沖信號sel2，使選擇晶體管SSL1、SSL2導(dǎo)通。而且，對處于非選擇行的存儲單元20A、20B、 20E、20F的MISFET的第2柵極電極TG1、TG3施加5V的電壓，對處于選擇行的存儲單元20C、 20D的MISFET的第2柵極電極TG2施加OV的電壓。而且，對位線BLl以及BL2分別施加 5V以及OV的寫入電壓。接著，對處于非選擇行的存儲單元中的已經(jīng)結(jié)束了寫入的存儲單元 20A、20B的MFSFET的第1柵極電極BGl施加OV的電壓，對寫入前的存儲單元20E、20F的 MFSFET的第1柵極電極BG3施加5V的電壓。另一方面，對處于選擇行的存儲單元20C、20D 的MFSFET的第1柵極電極BG2施加OV的電壓。此時，因為存儲單元20E的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20C 的MFSFET的漏極電極中直接施加位線BLl的5V的電壓。因此，因為對存儲單元20C的 MFSFET的第1柵極電極BG2施加了 OV的電壓，所以MFSFET的鐵電體膜發(fā)生反轉(zhuǎn)從而成為截止?fàn)顟B(tài)。另一方面，因為存儲單元20F的MISFET是導(dǎo)通狀態(tài)，所以在處于選擇行的存儲單元20D的MFSFET的漏極電極中，直接施加位線BL2的OV的電壓，但是因為在存儲單元20D 的MFSFET的第1柵極電極BG2中也施加了 OV的電壓，所以MFSFET的鐵電體膜不發(fā)生極化反轉(zhuǎn)，維持導(dǎo)通狀態(tài)。S卩，通過上述寫入動作，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20C中寫入了數(shù)據(jù)“0” (MFSFET是截止?fàn)顟B(tài))的數(shù)據(jù)，此外，在連接于位線BL2的存儲單元20D中寫入了數(shù)據(jù)“1” (MFSFET是導(dǎo)通狀態(tài))的數(shù)據(jù)。
配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20C的MISFET，因為第2柵極電極TG2中施加了 OV的電壓而漏極電極中施加了 5V的電壓，所以成為截止?fàn)顟B(tài)。因此，位線BLl的5V的電壓不到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20A中，在MFSFET 的漏極電極中施加與源極線SL相同的OV的電壓。因此，即使對MFSFET的第1柵極電極BGl 施加OV的電壓，在MFSFET的鐵電體膜中也不施加電場。也就是說，寫入了存儲單元20A的數(shù)據(jù)“1”不受干擾。另一方面，配置在所選擇的行的存儲單元中的連接于位線BL2的存儲單元20D的 MISFET，因為第2柵極電極TG2以及漏極電極中施加了 OV的電壓，所以成為導(dǎo)通狀態(tài)。但是，因為在位線BL2中施加了 OV的電壓，所以即使位線BL2的電壓到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20B中，因為MFSFET的漏極電極以及第1柵極電極BGl中施加OV的電壓，所以在MFSFET的鐵電體膜中也不施加電場。也就是說，寫入了存儲單元20B的數(shù)據(jù)“0”不受干擾。下面，利用圖^5(a)、(b)來說明向排列在離位線BL1、BL2最近的行的存儲單元 20E、20F寫入數(shù)據(jù)的動作。如圖^(b)所示，施加脈沖信號sell，使選擇晶體管SBL1、SBL2導(dǎo)通。此外，施加脈沖信號sel2，使選擇晶體管SSL1、SSL2導(dǎo)通。而且，對處于非選擇行的存儲單元20A、20B、 20C、20D的MISFET的第2柵極電極TG1、2施加5V的電壓，對處于選擇行的存儲單元20E、 20F的MISFET的第2柵極電極TG3施加OV的電壓。而且，對位線BLl以及BL2分別施加 OV以及5V的寫入電壓。接著，對處于非選擇行的存儲單元20A、20B、20C、20D的MFSFET的第1柵極電極BG1、BG2施加OV的電壓，對處于選擇行的存儲單元20E、20F的MFSFET的第 1柵極電極BG3施加OV的電壓。此時，在處于選擇行的存儲單元20E的MFSFET的漏極電極中直接施加位線BL2的 OV的電壓，但是因為在存儲單元20E的MFSFET的第1柵極電極BG3中也施加了 OV的電壓， 所以MFSFET的鐵電體膜不發(fā)生極化反轉(zhuǎn)，維持導(dǎo)通狀態(tài)。另一方面，在處于選擇行的存儲單元20F的MFSFET的漏極電極中直接施加位線 BLl的5V的電壓。因此，因為在存儲單元20F的MFSFET的第1柵極電極BG3中施加了 OV 的電壓，所以MFSFET的鐵電體膜的極化發(fā)生反轉(zhuǎn)，從而成為截止?fàn)顟B(tài)。S卩，通過上述寫入動作，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20E被寫入了數(shù)據(jù)“1”(MFSFET是導(dǎo)通狀態(tài))的數(shù)據(jù)，此外，在連接于位線BL2的存儲單元20F中寫入了數(shù)據(jù)“0”(MFSFET是截止?fàn)顟B(tài))的數(shù)據(jù)。此外，配置在所選擇的行的存儲單元中的連接于位線BL2的存儲單元20F的 MISFET,因為第2柵極電極TG3中施加了 OV的電壓而漏極電極中施加了 5V的電壓，所以成為截止?fàn)顟B(tài)。因此，位線BL2的5V的電壓不到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20B、20D 中，在MFSFET的漏極電極中施加與源極線SL相同的OV的電壓。因此，即使對MFSFET的第 1柵極電極BG1、BG2施加了 OV的電壓，在MFSFET的鐵電體膜中也不施加電場。也就是說， 寫入了存儲單元20B、20D的數(shù)據(jù)不受干擾。另一方面，配置在所選擇的行的存儲單元中的連接于位線BLl的存儲單元20E的 MISFET，因為第2柵極電極TG3以及漏極電極中施加了 OV的電壓，所以成為導(dǎo)通狀態(tài)。但是，因為對位線BLl施加了 OV的電壓，所以即使位線BLl的電壓到達(dá)已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元20A、20C，因為對MFSFET的漏極電極以及第1柵極電極BGl、BG2施加了 OV的電壓，所以在MFSFET的鐵電體膜中也不施加電場。也就是說，寫入了存儲單元20A、20C的數(shù)據(jù)不受干擾。如以上說明的那樣，在進(jìn)行了復(fù)位動作后，從離源極線SL近的行開始向離位線近的行，依次進(jìn)行向在行方向上連接的多個存儲單元的數(shù)據(jù)寫入。此時，向所選擇的行的各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，對于MFSFET(存儲器元件)的鐵電體膜的極化狀態(tài)，在進(jìn)行使 MFSFET為截止?fàn)顟B(tài)的寫入時，使MISFET(選擇開關(guān)元件)為截止?fàn)顟B(tài)。據(jù)此，在已經(jīng)結(jié)束了數(shù)據(jù)寫入的存儲單元的MFSFET中，因為不對鐵電體膜施加電場，所以已寫入的數(shù)據(jù)不受干擾。另外，在本實施方式中，進(jìn)行了使全部半導(dǎo)體存儲單元的MFSFET為導(dǎo)通狀態(tài)的復(fù)位動作。在該情況下，若對“使MFSFET為截止?fàn)顟B(tài)的寫入”換一種表達(dá)方法，則可以說“使復(fù)位動作時的MFSFET的極化狀態(tài)發(fā)生反轉(zhuǎn)的寫入”。此外，在進(jìn)行了使全部半導(dǎo)體存儲單元的MFSFET為導(dǎo)通狀態(tài)的復(fù)位動作的情況下，也與進(jìn)行了使MFSFET為截止?fàn)顟B(tài)的復(fù)位動作的情況同樣地，在向所選擇的行的各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，優(yōu)選使寫入前的全部半導(dǎo)體存儲單元、即，處于比所選擇的行離位線近的一側(cè)的全部行的半導(dǎo)體存儲單元的MISFET(選擇開關(guān)元件)為導(dǎo)通狀態(tài)。據(jù)此，能夠使施加給位線的寫入電壓到達(dá)處于所選擇的行的半導(dǎo)體存儲單元，能夠進(jìn)行給定寫入動作。此外，在向所選擇的行的各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，優(yōu)選對處于比所選擇的行靠近位線一側(cè)的全部行的半導(dǎo)體存儲單元的第1柵極電極施加復(fù)位時所施加的電壓。據(jù)此，在寫入前的半導(dǎo)體存儲單元的MFSFET中不對鐵電體膜施加電場，所以能夠維持復(fù)位動作時的狀態(tài)。另外，在本實施方式中，即使在采用負(fù)電壓或者這里所列舉的電壓以外的電壓的情況下，通過在進(jìn)行了使全部存儲器元件的鐵電體膜的極化為同一方向的復(fù)位動作后，從離源極線近的行開始依次進(jìn)行，對存儲器元件的鐵電體膜的極化狀態(tài)，在進(jìn)行使MFSFET為截止?fàn)顟B(tài)的寫入時，使MISFET為截止?fàn)顟B(tài)，由此能夠獲得同樣的效果。以上，通過優(yōu)選實施方式說明了本發(fā)明，但是這樣的表述不是限定事項，當(dāng)然能夠進(jìn)行各種改變。例如，在上述實施方式中，將源極、漏極電極Ks、15d配置在了半導(dǎo)體膜14 與順電體膜16之間，但是也可以配置在半導(dǎo)體膜14與鐵電體膜13之間。此外，在上述實施方式中，采用了 STO基板、Si基板作為基板11，但是例如也可以采用在硅基板上形成了絕緣膜的基板、藍(lán)寶石基板、由鑭鋁氧化物(LaAW3)形成的基板。此外，采用了 PZT膜作為鐵電體膜13，但是也可以采用例如SrBi2T￡i209、Bi4^xLaxTi3O12等。此外，對成為溝道層的半導(dǎo)體膜14采用了 ZnO膜，但是也可以采用例如W03、ITO(InO-SnO)、 IGZO(InGaO3(ZnO) 5)、ST0、LSC0(La2^xSrxCuO4) ,LCMO(La1^xCaxMnO3)、PCM0(Pr1^xCaxMnO3)等的、 包括透明的物質(zhì)、表示超導(dǎo)性的物質(zhì)、表示莫脫躍遷(Mott transition)的物質(zhì)的氧化物半導(dǎo)體、或者氮化銦αηΝ)、氮化鎵(GaN)等氮化物半導(dǎo)體等。此外，采用了 SiN膜作為順電體膜16，但是也可以采用例如氧化鎂膜(MgO)、添加了鎂的SiO膜(MgxSvxO)、氮化鋁(AlN) 膜、氧化鋁(Al2O3)膜等。此外，對于各電極，還可以使用IT0、ZiTO(Zn-h-Sn-0)等。此外，在上述第2實施方式中，通過用SRO膜/Pt膜/Ti膜的層疊膜構(gòu)成第1柵極電極12，從而使MISFET為常導(dǎo)通型場效應(yīng)晶體管，但是不局限于此，例如，能夠通過向 MISFET的柵極絕緣膜16導(dǎo)入缺陷，或者用包含電荷捕獲層的層(例如，SONOS ；silicon oxide nitride oxide semiconductor)構(gòu)成柵極絕緣膜16，或者控制第2柵極電極17的工作函數(shù)(work function)，來使MISFET為常導(dǎo)通型。此外，在上述第3實施方式中，施加給MISFET、MFSFET、位線的電壓，設(shè)為了 OV或者5V，但是不局限于此，在進(jìn)行上述說明的動作的范圍內(nèi)，也可以是其他電壓(也包括負(fù)電壓)。產(chǎn)業(yè)上的可利用性本發(fā)明對單元尺寸小、數(shù)據(jù)寫入、讀出動作的控制性優(yōu)異的半導(dǎo)體存儲單元、或者不發(fā)生驅(qū)動時的干擾的低耗電的半導(dǎo)體存儲裝置是有用的。(符號說明)11 基板12第1柵極電極13柵極絕緣膜(鐵電體膜)14半導(dǎo)體膜(溝道層)15s、15d源極/漏極電極16柵極絕緣膜(順電體膜)17第2柵極電極20半導(dǎo)體存儲單元21第1場效應(yīng)晶體管(存儲器元件)22第2場效應(yīng)晶體管(選擇開關(guān)元件)50半導(dǎo)體存儲單元51、52選擇晶體管61 存儲塊62源極線71、72半導(dǎo)體存儲單元
2權(quán)利要求
1.一種半導(dǎo)體存儲單元，具備由第1場效應(yīng)晶體管構(gòu)成的存儲器元件和由第2場效應(yīng)晶體管構(gòu)成的選擇開關(guān)元件，所述第1場效應(yīng)晶體管用鐵電體膜構(gòu)成柵極絕緣膜，所述第2 場效應(yīng)晶體管用順電體膜構(gòu)成柵極絕緣膜，其中，所述鐵電體膜和所述順電體膜隔著由化合物半導(dǎo)體構(gòu)成的半導(dǎo)體膜而層疊， 在所述鐵電體膜側(cè)形成所述第1場效應(yīng)晶體管的第1柵極電極， 在所述順電體膜側(cè)與所述第1柵極電極相對置地形成所述第2場效應(yīng)晶體管的第2柵極電極，所述半導(dǎo)體膜構(gòu)成所述第1場效應(yīng)晶體管以及所述第2場效應(yīng)晶體管的公共的溝道層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于，通過所述鐵電體膜的極化狀態(tài)和施加給所述第2柵極電極的電壓，來獨立地控制所述半導(dǎo)體膜的溝道電阻。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于， 所述半導(dǎo)體膜由同一導(dǎo)電型的化合物半導(dǎo)體構(gòu)成。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于， 所述半導(dǎo)體膜由氧化物半導(dǎo)體或者氮化物半導(dǎo)體構(gòu)成。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于， 所述半導(dǎo)體膜中的載流子僅是電子或者空穴。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于， 所述鐵電體膜的容量和所述順電體膜的容量為大致相同的大小。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于，通過對所述第2柵極電極施加給定電壓從而使所述選擇開關(guān)元件為截止?fàn)顟B(tài)，并且檢測根據(jù)所述鐵電體膜的極化狀態(tài)而流過所述溝道層的電流，從而進(jìn)行已寫入所述存儲器元件的數(shù)據(jù)的讀出。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲單元，其特征在于，夾著所述第1柵極電極以及所述第2柵極電極，在所述半導(dǎo)體膜上形成所述第1場效應(yīng)晶體管以及所述第2場效應(yīng)晶體管的公共的源極/漏極電極。
9.一種半導(dǎo)體存儲單元的制造方法，是權(quán)利要求1所述的半導(dǎo)體存儲單元的制造方法，其特征在于，包括在基板上形成第1柵極電極的工序；在所述基板上連續(xù)形成鐵電體膜以及由化合物半導(dǎo)體構(gòu)成的半導(dǎo)體膜，以覆蓋所述第 1柵極電極的工序；在所述半導(dǎo)體膜上形成順電體膜的工序；和在所述順電體膜上且在與所述第1柵極電極相對置的位置形成第2柵極電極的工序。
10.一種半導(dǎo)體存儲裝置，其串聯(lián)連接了多個權(quán)利要求1所述的半導(dǎo)體存儲單元。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲裝置，其特征在于， 所述第2場效應(yīng)晶體管是常導(dǎo)通型。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲裝置，其特征在于，通過對該半導(dǎo)體存儲單元的第1柵極電極施加給定電壓從而使鐵電體膜的極化狀態(tài)發(fā)生變化，由此進(jìn)行向所選擇的半導(dǎo)體存儲單元的數(shù)據(jù)寫入。
13.一種半導(dǎo)體存儲裝置，陣列狀地排列了多個半導(dǎo)體存儲單元，其特征在于， 所述半導(dǎo)體存儲單元構(gòu)成為并聯(lián)連接由第1場效應(yīng)晶體管構(gòu)成的存儲器元件和由第2場效應(yīng)晶體管構(gòu)成的選擇開關(guān)元件，所述第1場效應(yīng)晶體管用鐵電體膜構(gòu)成柵極絕緣膜， 所述第2場效應(yīng)晶體管用順電體膜構(gòu)成柵極絕緣膜，處于在列方向上連接的所述多個半導(dǎo)體存儲單元的一端的半導(dǎo)體存儲單元連接于接地電位的源極線，處于另一端的半導(dǎo)體存儲單元連接于施加寫入電壓的位線，在進(jìn)行了使全部所述半導(dǎo)體存儲單元中的所述存儲器元件的鐵電體膜的極化為同一方向的復(fù)位動作后，從離所述源極線近的行開始向離所述位線近的行依次進(jìn)行向在行方向上連接的所述多個半導(dǎo)體存儲單元的數(shù)據(jù)寫入，在向所選擇的行的所述各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，對于所述存儲器元件的鐵電體膜的極化狀態(tài)，在進(jìn)行使所述第1場效應(yīng)晶體管為截止?fàn)顟B(tài)的寫入時，使所述選擇開關(guān)元件為截止?fàn)顟B(tài)。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置，其特征在于，所述鐵電體膜和所述順電體膜隔著由化合物半導(dǎo)體構(gòu)成的半導(dǎo)體膜而層疊， 在所述鐵電體膜側(cè)形成所述第1場效應(yīng)晶體管的第1柵極電極，在所述順電體膜側(cè)且與所述第1柵極電極相對置地形成所述第2場效應(yīng)晶體管的第2柵極電極，所述半導(dǎo)體膜構(gòu)成所述第1場效應(yīng)晶體管以及所述第2場效應(yīng)晶體管的公共的溝道層。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置，其特征在于，在所述復(fù)位動作中，使全部所述半導(dǎo)體存儲單元中的所述第1場效應(yīng)晶體管為截止?fàn)顟B(tài)。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，在向所選擇的行的所述各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，使比所選擇的行靠近位線一側(cè)的全部行的半導(dǎo)體存儲單元的選擇開關(guān)元件為導(dǎo)通狀態(tài)。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲裝置，其特征在于，在向所選擇的行的所述各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，使比所選擇的行靠近源極線一側(cè)的全部行的半導(dǎo)體存儲單元的選擇開關(guān)元件為導(dǎo)通狀態(tài)。
18.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置，其特征在于，在向所選擇的行的所述各半導(dǎo)體存儲單元寫入數(shù)據(jù)時，對與所選擇的行相比靠近位線一側(cè)的全部行的半導(dǎo)體存儲單元的第1柵極電極，施加復(fù)位時所施加的電壓。
19.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置，其特征在于， 所述第2場效應(yīng)晶體管是常導(dǎo)通型。
20.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲裝置，其特征在于，通過施加給所述第1柵極電極的電壓和施加給所述第2柵極電極的電壓，來獨立地控制所述半導(dǎo)體膜的溝道電阻。
21.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置，其特征在于，通過使全部所述半導(dǎo)體存儲單元的所述選擇開關(guān)元件為導(dǎo)通狀態(tài)，并且對全部所述位線施加第1電壓，對全部半導(dǎo)體存儲單元的所述第1柵極電極施加第2電壓，來進(jìn)行所述復(fù)3位動作。
22.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲裝置，其特征在于，所述第1場效應(yīng)晶體管的驅(qū)動電壓和所述第2場效應(yīng)晶體管的驅(qū)動電壓相等。
全文摘要
本發(fā)明的半導(dǎo)體存儲單元具備由第1場效應(yīng)晶體管構(gòu)成的存儲器元件(21)和由的第2場效應(yīng)晶體管構(gòu)成的選擇開關(guān)元件(22)，第1場效應(yīng)晶體管用鐵電體膜構(gòu)成柵極絕緣膜(13)，第2場效應(yīng)晶體管用順電體膜構(gòu)成柵極絕緣膜(16)，鐵電體膜和順電體膜隔著由化合物半導(dǎo)體構(gòu)成的半導(dǎo)體膜(14)而層疊。在鐵電體膜側(cè)形成第1場效應(yīng)晶體管的第1柵極電極(12)，在順電體膜側(cè)與第1柵極電極(12)相對置地形成第2場效應(yīng)晶體管的第2柵極電極(17)，半導(dǎo)體膜(14)構(gòu)成第1以及第2場效應(yīng)晶體管的公共的溝道層。
文檔編號H01L27/105GK102265392SQ20098015206
公開日2011年11月30日 申請日期2009年10月23日 優(yōu)先權(quán)日2009年2月24日
發(fā)明者加藤剛久, 田中浩之, 金子幸?guī)?申請人:松下電器產(chǎn)業(yè)株式會社