專利名稱：半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制作，且特別是涉及一種半導(dǎo)體裝置的制造方法，以改善于制造半導(dǎo)體裝置時對于阻劑殘留(resist residue)以及高介電常數(shù)柵極輪廓(high_k gate profile)的控制能力。
背景技術(shù)：
半導(dǎo)體集成電路工業(yè)已經(jīng)歷了快速的成長。隨著集成電路材料與設(shè)計方面的演進 則已制作出了數(shù)個世代的集成電路，其中每一世代的集成電路較前一世代的集成電路具有 更小且更為復(fù)雜的電路。然而，這些演進亦增加了集成電路的程序與制造的困難度，因此 隨著這些演進的產(chǎn)生，便需要進一步針對集成電路的工藝與制造進行發(fā)展以實現(xiàn)技術(shù)的演 進。于集成電路進化的過程中，隨著幾何尺寸(geometry size，即工藝所能形成的最 小構(gòu)件或線路的尺寸)逐漸減少的同時，功能密度(即每一芯片區(qū)域內(nèi)的內(nèi)連裝置的數(shù)量) 則逐漸增加。如此的縮減程序提供了增加制造效率與降低相關(guān)成本等優(yōu)點。如此的縮減亦 產(chǎn)生了相對高的能量消耗(power dissipation)情形，其可通過采用如互補金屬氧化物半 導(dǎo)體(complementarymetal-oxide-semiconductor，CMOS)裝置的低能量消耗裝置而解決 上述高能量消耗情形。CMOS裝置通常具有一柵氧化物與一多晶硅柵極。當(dāng)構(gòu)件的尺寸持續(xù) 縮減時，為了改善裝置表現(xiàn)便需要將CMOS裝置內(nèi)的柵氧化物與多晶硅柵極替代為高介電 常數(shù)介電材料與金屬柵極。然而，于CMOS工藝中整合高介電常數(shù)材料/金屬柵極時則遭遇 了如何圖案化以形成用于N型金屬氧化物半導(dǎo)體裝置(N-type M0S)以及P型金屬氧化物 半導(dǎo)體(P-type M0S)裝置的雙重柵結(jié)構(gòu)(dual gate structure)的問題。如此，便需要適用于圖案化采用高介電常數(shù)金屬柵極的CMOS裝置的一種新穎且 改進的制造方法。

發(fā)明內(nèi)容
為了解決上述問題，依據(jù)一實施例，本發(fā)明提供了一種半導(dǎo)體裝置的制造方法，包 括提供具有一第一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底；形成一高介電常數(shù)介電層于 該半導(dǎo)體基底上；形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層 上，其中該第一金屬層具有第一功函數(shù)；形成一掩模層于該第一有源區(qū)內(nèi)的該第一金屬層 上；利用該掩模層以移除該第二有源區(qū)內(nèi)的該第一金屬層與該上蓋層；以及形成一第二金 屬層于該第二有源區(qū)內(nèi)的該高介電常數(shù)介電層上，其中該第二金屬層具有一第二功函數(shù)。依據(jù)另一實施例，本發(fā)明提供了一種半導(dǎo)體裝置的制造方法，包括提供具有一第 一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底；形成一高介電常數(shù)介電層于該半導(dǎo)體基底上； 形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層上，其中該第一金 屬層具有第一功函數(shù)；形成一掩模層于該第一有源區(qū)內(nèi)的該第一金屬層上；利用該掩模層 以移除該第二有源區(qū)內(nèi)的該第一金屬層以及部分移除該上蓋層的一部；以及形成一第二金屬層于該第二有源區(qū)內(nèi)的經(jīng)部分移除的該上蓋層上，其中該第二金屬層具有一第二功函 數(shù)。依據(jù)又一實施例，本發(fā)明提供了一種半導(dǎo)體裝置的制造方法，包括提供具有一第 一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底；形成一高介電常數(shù)介電層于該半導(dǎo)體基底上； 形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層上，其中該第一金 屬層具有第一功函數(shù)；利用該掩模層以移除該第二有源區(qū)內(nèi)的該第一金屬層以及該上蓋層 的至少一部；形成一阻擋層于該第一有源區(qū)內(nèi)的該第一金屬層上以及于該第二有源區(qū)內(nèi)的 該高介電常數(shù)介電層上；形成一多晶層于該阻擋層上；形成一第一柵堆疊物于該第一有源 區(qū)內(nèi)以及一第二柵堆疊物于該第二有源區(qū)內(nèi)；移除于該第一柵堆疊物與該第二柵堆疊物內(nèi) 的該多晶層；以及形成具有一第二功函數(shù)的一第二金屬層，以替代該第一柵堆疊物與該柵 堆疊物內(nèi)的該多晶層。本發(fā)明的半導(dǎo)體裝置的制造方法能夠改善于制造半導(dǎo)體裝置時對于阻劑殘留以 及高介電常數(shù)柵極輪廓的控制能力。為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配 合所附附圖，作詳細(xì)說明如下


圖1A-1B顯示了一半導(dǎo)體裝置于不同制造階段的剖面情形；圖2為一流程圖，顯示了依據(jù)本發(fā)明一實施例的采用柵極先形成程序的半導(dǎo)體裝 置的制造方法；圖3A-3D顯示了如圖2所示的半導(dǎo)體裝置的制造方法中于不同制造階段的剖面情 形；圖4為一流程圖，顯示了依據(jù)本發(fā)明一實施例的采用柵極先形成程序的半導(dǎo)體裝 置的制造方法；圖5A-5D顯示了如圖4所示的半導(dǎo)體裝置的制造方法中于不同制造階段的剖面情 形；圖6A-6D顯示了依據(jù)本發(fā)明又一實施例的半導(dǎo)體裝置的制造方法中的一半導(dǎo)體 于不同制造階段的剖面情形；圖7為一流程圖，顯示了依據(jù)本發(fā)明一實施例的采用柵極先形成程序以及柵極后 形成程序的半導(dǎo)體裝置的制造方法；以及圖8A-8F顯示了如圖7所示的半導(dǎo)體裝置的制造方法中于不同制造階段的剖面情 形。其中，附圖標(biāo)記說明如下100半導(dǎo)體裝置；102 有源區(qū) /W0S 區(qū)；104 有源區(qū)/PM0S 區(qū)；106半導(dǎo)體基底；108高介電常數(shù)介電層；110 上蓋層；
5
112 阻劑層；120橫向蝕刻情形；200半導(dǎo)體裝置的制造方法；210、220、230、240、250、260、270、280 步驟；300半導(dǎo)體裝置；302 有源區(qū) /NMOS 區(qū)；304 有源區(qū)/PMOS 區(qū)；306半導(dǎo)體基底；308高介電常數(shù)介電層；310、3IOn 上蓋層；310p經(jīng)薄化的上蓋層；312、312n 金屬層；314硬掩模層；320 阻劑層；330 金屬層；400半導(dǎo)體裝置的制造方法；410、420、430、440、450、460、470、480 步驟；500半導(dǎo)體裝置；610、620、630、640 硬掩模層；700半導(dǎo)體裝置的制造方法；702、704、706、708、710、712、714、716、718、720 步驟；900半導(dǎo)體裝置；902半導(dǎo)體基底；904 有源區(qū) /NMOS 區(qū)；906 有源區(qū) /PMOS 區(qū)；908 有源區(qū)；910 上蓋層；912 金屬層；914阻擋金屬層/停止金屬層；916,918 金屬層；920多晶硅層/多晶層；921、922 金屬層；931、932 柵堆疊物；951、952 溝槽；960 金屬層。
具體實施例方式可以被理解的是，于下文中來將會提供許多不同的實施例以實施本發(fā)明中不同的特征。各特定實施例中的組成及配置將會在以下作描述以簡化本發(fā)明。這些為實施例并非用于限定本發(fā)明。再者，于如在第二構(gòu)件上或之上形成第一構(gòu)件的描述中除了公開了包括第一構(gòu)件與第二構(gòu)件直接接觸情形的實施例外，亦可包括于第一構(gòu)件與第二構(gòu)件之間增設(shè) 有額外構(gòu)件的實施例，如此使得第一構(gòu)件與第二構(gòu)件之間并沒有直接接觸。基于簡單與明 確的目的，于附圖中不同構(gòu)件可能采用不同比例而夸張地示出。請參照圖IA與圖1B，顯示了一半導(dǎo)體裝置100于不同制造階段的剖面情形?？?以理解的是半導(dǎo)體裝置100可采用標(biāo)準(zhǔn)互補金屬氧化物半導(dǎo)體技術(shù)工藝(normal CMOS technology process)所形成，因此于下文中僅簡單地描述部分工藝內(nèi)容。請參照圖1，半導(dǎo) 體裝置100包括形成于一半導(dǎo)體基底106上用于設(shè)置N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管 裝置(NM0S field effecttransistor device，未顯示)的一有源區(qū) 102 (下稱 NMOS 區(qū))以 及用于設(shè)置一 P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管裝置(PM0S field effect transistor device,未顯示)的另一有源區(qū)104 (下稱PMOS區(qū))。半導(dǎo)體裝置100還可包括形成于半導(dǎo)體基底106上的一中間層(未顯示)。此中 間層可包括具有介于5 10埃的厚度的氧化硅層。半導(dǎo)體裝置100還可包括形成于中間 層上的一高介電常數(shù)介電層108。高介電常數(shù)介電層108可采用如原子層沉積(ALD)方式 或其他適當(dāng)技術(shù)而形成。高介電常數(shù)介電層108的厚度約介于10 30埃。于本實施例中， 高介電常數(shù)介電層108的厚度約為12埃。高介電常數(shù)介電層108可包括氧化鉿(HfO2)材 料?；蛘?，高介電常數(shù)介電層108可選擇性地包括如HfSiO、HfSiON、HfTaO, HfTiO, HfZrO 及其組合物的其他適當(dāng)?shù)母呓殡姵?shù)介電材料。半導(dǎo)體裝置100還可包括一上蓋層(capping layer)，其用于調(diào)整分別作為NMOS 晶體管裝置以及PMOS晶體管裝置內(nèi)作為柵電極用的一金屬層的功函數(shù)(work function) 0 舉例來說，于NMOS區(qū)102內(nèi)可形成材質(zhì)如為氧化鑭的上蓋層110。上蓋層110首先沉積于 高介電常數(shù)介電層108上，且通過公知的光刻程序?qū)⑵鋱D案化。上蓋層110具有約介于3 20埃的厚度。于本實施例中，上蓋層的厚度約為10埃。通過光刻程序的實施于NMOS區(qū)102 內(nèi)形成用于保護上蓋層110的圖案化的阻劑層112。請參照圖1B，接著針對上蓋層110施行一濕蝕刻程序以移除于PMOS區(qū)104內(nèi)的上 蓋層。然而，于上述濕蝕刻程序中，于NMOS區(qū)102內(nèi)的上蓋層110處則發(fā)現(xiàn)有橫向蝕刻情 形120。換句話說，位于圖案化的阻劑層112下方的上蓋層110遭受了不期望的部分蝕刻 情形。因此，便較難控制所形成的裝置的柵輪廓(gate profile)并可能導(dǎo)致較差的元件表 現(xiàn)。再者，于移除圖案化的阻劑層后亦觀察到存在有阻劑殘留的缺陷。請參照圖2，顯示了依據(jù)本發(fā)明一實施例的采用柵極先形成程序的半導(dǎo)體裝置的 制造方法200的流程圖。另外，請參照圖3A-3D，則顯示了如圖2所示的半導(dǎo)體裝置的制造 方法中于不同制造階段的剖面情形?？梢岳斫獾氖前雽?dǎo)體裝置300的部分可采用標(biāo)準(zhǔn)CMOS 技術(shù)制造得到，因此于下文中僅簡單描述部分工藝。再者，圖3A-3D內(nèi)所示出的半導(dǎo)體裝置 300經(jīng)過了簡化，以利較佳地了解本發(fā)明的發(fā)明構(gòu)想。半導(dǎo)體裝置的制造方法200首先進行步驟210。于步驟210中，首先提供具有一 第一有源區(qū)與一第二有源區(qū)的半導(dǎo)體裝置。請參照圖3A，半導(dǎo)體裝置300可包括用于設(shè)置 NMOS裝置的一有源區(qū)302 (下稱NMOS區(qū))以及用于設(shè)置PMOS裝置的一有源區(qū)304 (下稱 PMOS區(qū))。半導(dǎo)體裝置300可包括如硅基底的一半導(dǎo)體基底306。半導(dǎo)體基底306亦可包 括如硅鍺、砷化鎵或其他的適當(dāng)半導(dǎo)體材料。半導(dǎo)體基底306還可包括如多個摻雜區(qū)、埋設(shè)膜層和/或外延膜層的其他構(gòu)件。再者，半導(dǎo)體基底306也可為位于絕緣層上的一半導(dǎo)體， 例如為絕緣層上覆硅(SOI)結(jié)構(gòu)。于其他實施例中，半導(dǎo)體基底306可包括摻雜的外延層、 梯度半導(dǎo)體層(gradient semiconductor layer)，和/或還包括覆蓋于具有不同類型的另 一半導(dǎo)體層上的一半導(dǎo)體層，例如為位硅鍺層上的硅層的結(jié)構(gòu)。于其他實施例中，其可為包 括多重膜層硅結(jié)構(gòu)的化合物基底或為包括多重膜層的化合物半導(dǎo)體結(jié)構(gòu)的硅基底。半導(dǎo)體裝置300還可包括形成于基底306內(nèi)用于隔絕NMOS區(qū)302與PMOS區(qū)304 的一絕緣結(jié) 構(gòu)(未顯示)，例如淺溝槽隔離物(STI)構(gòu)件。上述隔離結(jié)構(gòu)可由氧化硅、氮化 硅、氮氧化硅、氟化物摻雜硅酸鹽(fluoride-dopedsilicate)和/或一公知低介電常數(shù)材 料所形成。接著進行步驟220。于步驟220中，于半導(dǎo)體基底上形成高介電常數(shù)介電層。半導(dǎo) 體裝置300還可包括形成于半導(dǎo)體基底306上的一中間層(未顯示)。上述中間層可包括 具有厚度介于5 10埃的一氧化硅層。半導(dǎo)體裝置300還可包括形成于中間層上的高介 電常數(shù)介電層308。高介電常數(shù)介電層308可通過原子層沉積方式或其他適當(dāng)技術(shù)所形成。 高介電常數(shù)介電層308可具有介于10 30埃的厚度。高介電常數(shù)介電層308可包括氧化 鉿(HfO2)?；蛘撸呓殡姵?shù)介電層308可選擇性地包括如HfSiO、HfSiON、HfTaO, HfTiO, HfZrO及其組合物的其他適當(dāng)?shù)母呓殡姵?shù)介電材料。接著進行步驟230。于步驟230中，于高介電常數(shù)介電層上形成一上蓋層。半導(dǎo) 體裝置300還可包括一上蓋層，其調(diào)整分別作為NMOS區(qū)302以及PMOS區(qū)304內(nèi)作為柵電 極用的一金屬層的功函數(shù)(work function) 0舉例來說，上蓋層310例如為氧化鑭材質(zhì)，且 可通過如沉積或其他適當(dāng)工藝而形成于高介電常數(shù)介電層308上。上蓋層310可具有介于 3 20埃的厚度。或者，上蓋層可選擇地包括LaSiO、氧化錳、氧化鋁或其他的適當(dāng)材料。接著進行步驟240。于步驟240中，于上蓋層上形成具有第一功函數(shù)的一第一金屬 層。半導(dǎo)體裝置300可具有一第一功函數(shù)，例如為N型功函數(shù)金屬(N-金屬)。舉例來說， 金屬層312可包括具有厚度介于10 200埃的TiN材料。如此的TiN金屬層/氧化鑭上 蓋層的堆疊情形可顯現(xiàn)出N金屬的有效功函數(shù)。金屬層312可通過如化學(xué)氣相沉積、物理 氣相沉積、電鍍或其他的適當(dāng)技術(shù)等多種不同的沉積技術(shù)所形成?；蛘?，金屬層312亦可選 擇性地包括TaN、ZrSi2, MoSi2, TaSi2, NiSi2^ffN或其他的適當(dāng)材料。接著進行步驟250。于步驟250中，于第一有源區(qū)內(nèi)的第一金屬層上形成一掩模 層。半導(dǎo)體裝置300還可包括形成于金屬層312上的一硬掩模層314。硬掩模層314可通 過沉積程序或其他適當(dāng)工藝所形成。硬掩模層314可包括氮化硅、氮氧化硅、碳化硅或其他 的適當(dāng)材料。接著通過光刻程序的實施以形成用于N/P圖案化的圖案化的阻劑層320。上 述光刻程序可包括旋轉(zhuǎn)涂布、軟烤、曝光、硬烤、顯影、清洗、干燥以及其他的適當(dāng)程序?；?者，上述光刻程序可通過浸潤型光刻技術(shù)、電子束光刻或其他的適當(dāng)工藝。圖案化的阻劑層 320可保護位于NMOS區(qū)302內(nèi)的多個膜層。接著進行步驟260。于步驟260中，通過掩模層的使用而移除了第二有源區(qū)內(nèi)的第 一金屬層與上蓋層。請參照圖3B，通過實施一蝕刻程序以移除未被硬掩模層314所保護的 區(qū)域內(nèi)的膜層。上述蝕刻程序具有一高選擇性，以使得蝕刻程序可停止于金屬層312。可接 著施行另一蝕刻程序，以移除于PMOS區(qū)304內(nèi)的未受到保護的金屬層312與上蓋層310等 部分。如此，便于NMOS區(qū)302內(nèi)留下了金屬層(如N金屬)312n以及上蓋層310η(調(diào)整金屬層以作為N金屬)。于步驟260中接著移除掩模層。圖案化的阻劑層320以及硬掩模層314可通過剝除法或其他適當(dāng)工藝而移除。值得注意的是于移除上蓋層310時，金屬層312 可作為一第二硬掩模之用。接著進行步驟270。于步驟270中，于第一有源區(qū)內(nèi)的第一金屬層上以及第二有 源區(qū)內(nèi)的高介電常數(shù)介電層上形成具有第二功函數(shù)的第二金屬層。請參照圖3C，可于NMOS 區(qū)302內(nèi)金屬層312η上以及于PMOS區(qū)304內(nèi)的高介電常數(shù)介電層308上沉積具有P型功 函數(shù)金屬(P金屬)的金屬層330。金屬層330可包括TiN與WN，或具有P型功函數(shù)的其他 適當(dāng)金屬。接著進行步驟280。于步驟280中，移除了第一有源區(qū)內(nèi)的第二金屬層。請參照圖 3D，針對金屬層330施行一回蝕刻程序或化學(xué)機械研磨程序，以形成位于NMOS區(qū)302內(nèi)以 及位于PMOS區(qū)304的雙重金屬柵極結(jié)構(gòu)。此半導(dǎo)體裝置300可接著依序施行一標(biāo)準(zhǔn)制造 流程以完成半導(dǎo)體裝置的制作。請參照圖4，顯示了依據(jù)本發(fā)明一實施例的采用柵極先形成程序的半導(dǎo)體裝置的 制造方法400的流程圖。另外，請參照圖5A-5D，則顯示了如圖4所示的半導(dǎo)體裝置的制造 方法中于不同制造階段的剖面情形?？梢岳斫獾氖前雽?dǎo)體裝置500的部分可采用標(biāo)準(zhǔn)CMOS 技術(shù)制造得到，因此于下文中僅簡單描述部分工藝。此外，半導(dǎo)體裝置500相似于如圖3所 示的半導(dǎo)體裝置300，故于下文中僅簡述其相異處。如此，基于簡單且清楚說明的目的，于圖 3與圖5中相同的構(gòu)件采用相同標(biāo)號顯示。半導(dǎo)體裝置的制造方法400首先進行步驟410。于步驟410中，首先提供具有一 第一有源區(qū)與一第二有源區(qū)的半導(dǎo)體裝置。請參照圖5A，半導(dǎo)體裝置400可包括用于設(shè)置 NMOS裝置的一區(qū)域302 (下稱NMOS區(qū))以及用于設(shè)置PMOS裝置的一區(qū)域304 (下稱PMOS 區(qū))。半導(dǎo)體裝置300可包括如硅基底的一半導(dǎo)體基底306。接著進行步驟420。于步驟420中，于半導(dǎo)體基底上形成一高介電常數(shù)介電層。于 步驟420中，于半導(dǎo)體基底上形成高介電常數(shù)介電層。半導(dǎo)體裝置500還可包括形成于半 導(dǎo)體基底306上的一中間層(未顯示)。上述中間層可包括具有厚度介于5 10埃的一氧 化硅層。半導(dǎo)體裝置500還可包括形成于中間層上的高介電常數(shù)介電層308。高介電常數(shù) 介電層308可通過原子層沉積方式或其他適當(dāng)技術(shù)所形成。高介電常數(shù)介電層308可具有 介于10 30埃的厚度。接著進行步驟430。于步驟430中，于高介電常數(shù)介電層上形成一上蓋層。半導(dǎo) 體裝置500還可包括一上蓋層，其調(diào)整分別作為NMOS區(qū)302以及PMOS區(qū)304內(nèi)作為柵電 極用的一金屬層的功函數(shù)(work function) 0舉例來說，上蓋層310例如為氧化鑭材質(zhì)，且 可通過如沉積或其他適當(dāng)工藝而形成于高介電常數(shù)介電層308上。上蓋層310可具有介于 3 20埃的厚度。接著進行步驟440。于步驟440中，于上蓋層上形成具有第一功函數(shù)的一第一金 屬層。半導(dǎo)體裝置500可具有覆蓋于上蓋層310的一金屬層312。金屬層312具有一第一 功函數(shù)，例如為如N型功函數(shù)金屬(N-金屬)。舉例來說，金屬層312可包括具有厚度介于 10 200埃的TiN材料。如此的TiN金屬層/氧化鑭上蓋層的堆疊情形可顯現(xiàn)出N金屬的 有效功函數(shù)。金屬層312可通過如化學(xué)氣相沉積、物理氣相沉積、電鍍或其他的適當(dāng)技術(shù)等 多種不同的沉積技術(shù)所形成。或者，金屬層312亦可選擇性地包括TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其他的適當(dāng)材料。接著進行步驟450。于步驟450中，于第一有源區(qū)內(nèi)的第一金屬層上形成一掩模 層。半導(dǎo)體裝置500還可包括形成于金屬層312上的一硬掩模層314。硬掩模層314可通 過沉積程序或其他適當(dāng)工藝所形成。硬掩模層314可包括氮化硅、氮氧化硅、碳化硅或其他 的適當(dāng)材料。接著通過光刻程序的實施以形成用于N/P圖案化的圖案化的阻劑層320。上 述光刻程序可包括旋轉(zhuǎn)涂布、軟烤、曝光、硬烤、顯影、清洗、干燥以及其他的適當(dāng)程序?；?者，上述光刻程序可通過浸潤型光刻技術(shù)、電子束光刻或其他的適當(dāng)工藝。圖案化的阻劑層 320可保護位于NM0S區(qū)302內(nèi)的多個膜層。接著進行步驟460。于步驟460中，通過掩模層的使用而移除了第二有源區(qū)內(nèi)的 第一金屬層與部分移除了上蓋層的一部。請參照圖5B，通過實施一濕蝕刻程序以移除未被 硬掩模層314所保護的區(qū)域內(nèi)的膜層。上述濕蝕刻程序具有一高選擇性，以使得蝕刻程序 可停止于上蓋層310。可接著施行另一濕蝕刻程序，以部分移除于PM0S區(qū)304內(nèi)的上蓋層 310的一部。如此，便于PM0S區(qū)304內(nèi)留下經(jīng)薄化的上蓋層310p，以及于NM0S區(qū)302內(nèi)留 下了金屬層(如N金屬)312n以及上蓋層310n(調(diào)整金屬層以作為N金屬)。于步驟460 中接著移除掩模層。圖案化的阻劑層320以及硬掩模層314可通過剝除法或其他適當(dāng)工藝 而移除。值得注意的是位于PM0S區(qū)304內(nèi)的經(jīng)薄化的上蓋層310p并不會影響PM0S區(qū)內(nèi) 所形成的PM0S裝置的功函數(shù)。換句話說，形成于此經(jīng)薄化的上蓋層310p上的后續(xù)P金屬 層(柵極)的有效功函數(shù)并不會受到調(diào)整而可適當(dāng)?shù)赜糜赑M0S裝置。接著進行步驟470。于步驟470中，于第一有源區(qū)內(nèi)的第一金屬層上以及第二有源 區(qū)內(nèi)的經(jīng)部分移除的上蓋層上形成具有第二功函數(shù)的第二金屬層。請參照圖5C，可于NM0S 區(qū)302內(nèi)金屬層312n上以及于PM0S區(qū)304內(nèi)的經(jīng)薄化的上蓋層310p上沉積具有P型功 函數(shù)金屬(P金屬)的金屬層330。金屬層330可包括TiN與WN，或具有P型功函數(shù)的其他 適當(dāng)金屬。接著進行步驟480。于步驟480內(nèi)，移除了第一有源區(qū)內(nèi)的第二金屬層。請參照圖 5D，針對金屬層330施行一回蝕刻程序或化學(xué)機械研磨程序，以形成位于NM0S區(qū)302內(nèi)以 及位于PM0S區(qū)304的雙重金屬柵極結(jié)構(gòu)。此半導(dǎo)體裝置500可接著依序施行一標(biāo)準(zhǔn)制造 流程以完成半導(dǎo)體裝置的制作。請參照圖6A 6D，顯示了經(jīng)歷過N/P圖案化工藝后具有不同種類硬掩模的半導(dǎo)體 裝置的剖面情形。在此，于圖6A-6D中所顯示的半導(dǎo)體裝置與圖3內(nèi)所顯示的半導(dǎo)體裝置 300大體相似但具有下述的相異處。因此，基于簡單且清楚的目的，于圖3與圖6所示的相 似構(gòu)件將采用相同標(biāo)號表示。請參照圖6A，硬掩模層610可包括氮化硅。于圖案化一阻劑層后，可通過一干蝕刻 程序而圖案化硬掩模層610并選擇性地停止于金屬層312處。舉例來說，上述干蝕刻程序 可包括CF4、CHF3、CH2F2、SE6或其他適當(dāng)?shù)牟牧??？山又ㄟ^一適當(dāng)程序移除此圖案化的阻 劑層320。PM0S區(qū)304內(nèi)的金屬層312以及上蓋層310可通過采用包括經(jīng)稀釋APM(DAPM) 與去離子水(DI water)以及具有比例為500 1的經(jīng)稀釋鹽酸(DHC1)等化學(xué)品的蝕刻程 序而移除。硬掩模層則可通過包括熱磷酸(hot H3P04)與去離子水等化學(xué)品的蝕刻程序所 去除。接著，可分別于NM0S區(qū)302以及PM0S區(qū)304內(nèi)沉積形成多個金屬層以完成金屬柵 極的制備。
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請參照圖6B，硬掩模層620可包括等離子體加強型氧化物(PEOX)。于圖案化一阻 劑層后，可通過一干蝕刻程序而圖案化硬掩模層620并選擇性地停止于金屬層312處。舉 例來說，上述干蝕刻程序可包括CF4、02、SF6或其他適當(dāng)?shù)牟牧稀？山又ㄟ^一適當(dāng)程序移 除此圖案化的阻劑層320。PMOS區(qū)304內(nèi)的金屬層312以及上蓋層310可通過采用包括經(jīng) 稀釋APM (DAPM)與去離子水(DI water)以及具有比例為500 1的經(jīng)稀釋鹽酸(DHCl)等 化學(xué)品的蝕刻程序而移除。硬掩模層620則可通過包括SOR與去離子水等化學(xué)品的蝕刻程 序所去除。接著，可分別于NMOS區(qū)302以及PMOS區(qū)304內(nèi)沉積形成多個金屬層以完成金 屬柵極的制備。
請參照圖6C，硬掩模層630可包括多晶硅或多晶層。于圖案化一阻劑層后，可通 過一干蝕刻程序而圖案化硬掩模層630并選擇性地停止于金屬層312處。舉例來說，上述 干蝕刻程序可包括CF4、SF6, HBr, Cl2或其他適當(dāng)?shù)牟牧?。可接著通過一適當(dāng)程序移除此圖 案化的阻劑層320。PMOS區(qū)304內(nèi)的金屬層312以及上蓋層310可通過采用包括經(jīng)稀釋 APM(DAPM)與去離子水(DI water)以及具有比例為500 1的經(jīng)稀釋鹽酸(DHCl)等化學(xué) 品的蝕刻程序而移除。硬掩模層630則可通過一濕蝕刻程序所去除。接著，可分別于NMOS 區(qū)302以及PMOS區(qū)304內(nèi)沉積形成多個金屬層以完成金屬柵極的制備。請參照圖6D，硬掩模層640可包括六甲基二硅氮烷(Hexamethyl disilazane, HDMS)。于圖案化一阻劑層后，可通過一干蝕刻程序而圖案化硬掩模層640并選擇性地停止 于金屬層312處。舉例來說，上述干蝕刻程序可包括02、N2、HBr或其他適當(dāng)?shù)牟牧?。可接?通過一適當(dāng)程序移除此圖案化的阻劑層320。PMOS區(qū)304內(nèi)的金屬層312以及上蓋層310 可通過采用包括經(jīng)稀釋APM(DAPM)與去離子水(DI water)以及具有比例為500 1的經(jīng) 稀釋鹽酸(DHCl)等化學(xué)品的蝕刻程序而移除。硬掩模層640則可通過如濕蝕刻程序所移 除或剝除。接著，可分別于NMOS區(qū)302以及PMOS區(qū)304內(nèi)沉積形成多個金屬層以完成金 屬柵極的制備。于圖6A-6D中，于柵極先形成工藝(gate first process)中可采用硬掩模層而完 成NMOS區(qū)302內(nèi)的N金屬與上蓋層的圖案化。于圖案化后，可參照前述圖2-5所示的實施 方式以于PMOS區(qū)304內(nèi)形成P金屬?；蛘撸捎贜MOS區(qū)302內(nèi)的N金屬上以及于PMOS區(qū) 304內(nèi)的高介電常數(shù)介電層上形成如TiN的一金屬停止層，且接著于此金屬停止層上形成 一多晶層。接著可繼續(xù)實施一標(biāo)準(zhǔn)CMOS工藝，以形成多個構(gòu)件(例如柵極堆疊物、輕度摻雜 漏極區(qū)(LDD)、側(cè)壁間隔物、源極/漏極區(qū)等)直到沉積形成一層間介電層。接著可針對此層 間介電層施行一化學(xué)機械研磨程序以露出上述多晶層，并可通過一回蝕刻程序的施行以移 除多晶層并采用下方的金屬停止層作為一蝕刻停止層，因而于柵堆疊物內(nèi)形成溝槽。接著， 可于上述溝槽內(nèi)沉積P金屬以作為填充金屬用，進而完成具有NMOS裝置與PMOS裝置的雙 重金屬柵極結(jié)構(gòu)。如此，NMOS裝置的N金屬可通過柵極先形成工藝(gate first process) 所形成，而PMOS裝置的P金屬則可通過柵極后形成工藝(gate last process)所完成。相 較于PMOS裝置的P金屬，NMOS裝置內(nèi)的N金屬與上蓋層可忍受高溫工藝而不會有嚴(yán)重的 效能劣化情形，且因此適用于采用柵極先形成工藝所形成。請參照圖7，顯示了依據(jù)本發(fā)明一實施例的采用包括柵極先形成程序以及柵極后 形成程序的混合工藝的半導(dǎo)體裝置的制造方法700的流程圖。于上述柵極先形成程序，可 先形成一真正的金屬柵結(jié)構(gòu)且接著通過標(biāo)準(zhǔn)CMOS工藝的實施以形成最終裝置A (可參照圖2-6所示情形)。而于柵極后形成程序中，則可先形成一假的多晶柵極結(jié)構(gòu)且接著采用標(biāo)準(zhǔn) CMOS工藝直到沉積形成一層間介電層后，接著移除上述假的多晶柵極結(jié)構(gòu)并將其替換為真 正的金屬柵及結(jié)構(gòu)。于上述混合工藝中，可先形成NM0S裝置的金屬柵極而PM0S裝置的金 屬柵極則最后形成?；蛘撸琍M0S裝置的金屬柵極可先形成而NM0S裝置的金屬柵極則最后 形成。請參照圖8A-8F，顯示了依據(jù)圖7所示半導(dǎo)體裝置的制造方法700所制備得到的半 導(dǎo)體裝置900于不同制造階段中的剖面情形?？梢岳斫獾氖前雽?dǎo)體裝置900的部分可采用 標(biāo)準(zhǔn)CMOS技術(shù)制造得到，因此于下文中僅簡單描述部分工藝。再者，圖8A-8F內(nèi)所示出的 半導(dǎo)體裝置900經(jīng)過簡化，以利較佳地了解本發(fā)明的發(fā)明構(gòu)想。半導(dǎo)體裝置的制造方法700首先進行步驟702。于步驟702中，首先提供具有第一 有源區(qū)與第二有源區(qū)的半導(dǎo)體基底。請參照圖8A，半導(dǎo)體裝置900可包括如硅基底的一半 導(dǎo)體基底902。半導(dǎo)體基底902亦可包括如硅鍺、砷化鎵或其他的適當(dāng)半導(dǎo)體材料。半導(dǎo)體 基底902還可包括如多個摻雜區(qū)、埋設(shè)膜層和/或外延膜層的其他構(gòu)件。再者，半導(dǎo)體基底 902亦可為位于絕緣層上的一半導(dǎo)體，例如為絕緣層上覆硅(S0I)結(jié)構(gòu)。于其他實施例中， 半導(dǎo)體基底902可包括摻雜的外延層、梯度半導(dǎo)體層(gradient semiconductor layer), 和/或還包括覆蓋于具有不同類型的另一半導(dǎo)體層上的一半導(dǎo)體層，例如為位于硅鍺層上 的硅層的結(jié)構(gòu)。于其他實施例中，其可為包括多重膜層硅結(jié)構(gòu)的化合物基底或為包括多重 膜層的化合物半導(dǎo)體結(jié)構(gòu)的硅基底。半導(dǎo)體裝置900還可包括形成于半導(dǎo)體基底902內(nèi)用于隔絕NM0S區(qū)904與PM0S 區(qū)906的一絕緣結(jié)構(gòu)(未顯示)，例如淺溝槽隔離物(STI)構(gòu)件。上述隔離結(jié)構(gòu)可由氧化 硅、氮化硅、氮氧化硅、氟化物摻雜硅酸鹽(fluoride-doped silicate)和/或一公知低介 電常數(shù)材料所形成。半導(dǎo)體裝置900可包括用于設(shè)置NM0S裝置的一有源區(qū)904 (下稱NM0S 區(qū))以及用于設(shè)置PM0S裝置的一有源區(qū)906 (下稱PM0S區(qū))。半導(dǎo)體裝置900還可包括形成于半導(dǎo)體基底902上的一中間層(未顯示)。上述 中間層可包括具有厚度介于5 10埃的一氧化硅層。接著進行步驟704。于步驟704中， 于半導(dǎo)體基底上形成一高介電常數(shù)介電層。半導(dǎo)體裝置900還可包括一高介電常數(shù)介電層 908形成于中間層之上。高介電常數(shù)介電層908可通過原子層沉積方式或其他適當(dāng)技術(shù)所 形成。高介電常數(shù)介電層908可具有介于10 30埃的厚度。高介電常數(shù)介電層908可包 括氧化鉿(Hf02)?；蛘?，高介電常數(shù)介電層908可選擇性地包括如HfSiO、HfSiON、HfTaO、 HfTiO.HfZrO及其組合物的其他適當(dāng)?shù)母呓殡姵?shù)介電材料。接著進行步驟706。于步驟706中，于高介電常數(shù)介電層上形成一上蓋層。半導(dǎo) 體裝置900還可包括一上蓋層910，其調(diào)整分別作為NM0S區(qū)904以及PM0S區(qū)906內(nèi)作為 柵電極用的一金屬層的功函數(shù)(work function) 0如圖2與圖3所示情形，上蓋層910例 如為形成于NM0S區(qū)902的氧化鑭材質(zhì)膜層?；蛘撸仙w層可選擇地包括LaSiO、氧化錳、氧 化鋁或其他的適當(dāng)材料?；蛘?，上蓋層910可具有介于3 20埃的厚度?？梢岳斫獾氖怯?PM0S區(qū)906內(nèi)則可形成一相異的上蓋層。接著進行步驟708。于步驟708中，形成具有第一功函數(shù)的一第一金屬層于上蓋 層上。半導(dǎo)體裝置900還可包括形成于高介電常數(shù)介電層908上的一金屬層912。金屬層 912可具有一第一功函數(shù)，例如為N型功函數(shù)金屬(N-金屬)。舉例來說，金屬層912可包括TiN具有一厚度介于10 200埃，較佳地約為50埃。上述TiN金屬層/氧化鑭上蓋層 可具有一 N金屬的有效功函數(shù)。金屬層912可通過多種沉積技術(shù)所形成，例如是化學(xué)氣相 沉積、物理氣相沉積、電鍍或其他適當(dāng)工藝。接著進行步驟710。于步驟710中，移除第二有源區(qū)內(nèi)的第一金屬層與上蓋層。如 圖2與圖5所公開情形，可接著圖案化PMOS區(qū)906內(nèi)金屬層912與上蓋層910。接著進行步驟712。于步驟712中，于第一有源區(qū)內(nèi)的第一金屬層上以及于第二有源區(qū)內(nèi)的高介電常數(shù)介電層上形成一阻擋層。請參照圖8B，半導(dǎo)體裝置900還包括形成于 NMOS區(qū)904內(nèi)的金屬層912上以及于PMOS區(qū)906內(nèi)的高介電常數(shù)介電層908上的一阻擋 金屬層或停止金屬層914。阻擋金屬層914可包括厚度不大于20埃的TiN材料。半導(dǎo)體 裝置900還可包括形成于阻擋金屬層914上的一金屬層916。金屬層916可包括TiN、TaN、 &Si2、MoSi2、TaSi2、NiSi2、WN或其他的適當(dāng)材料。半導(dǎo)體裝置900還可包括形成于金屬層 916上的另一金屬層918。金屬層918可包括WN材質(zhì)。接著進行步驟714。于步驟714中，于阻擋層上形成一多晶層(poly layer)。半 導(dǎo)體裝置900還可包括通過適當(dāng)?shù)某练e程序以于金屬層918上形成一多晶硅(或多晶)層 920。或者，如下文中圖9所視情形，多晶層920可形成于阻擋金屬層914上，而金屬層916 與918可于移除多晶層920后接著形成。于多晶層920上可形成一硬掩模層(未顯示)。硬掩模層可包括氮化硅、氮氧化 硅、碳化硅、Si0C/PE0X、TE0S或其他的適當(dāng)材料。此外，可于硬掩模層上形成一抗反射涂層 或底部抗反射涂層(BARC)。接著形成圖案化的阻劑層，以于NMOS區(qū)904內(nèi)形成一柵圖案 921以及于PMOS區(qū)906內(nèi)形成一柵圖案922。柵圖案921、922可通過光刻、浸潤型光刻或 其他前述的適當(dāng)工藝所形成。接著進行步驟716。于步驟716中，于第一有源區(qū)內(nèi)形成第一柵堆疊物以及于第二 有源區(qū)內(nèi)形成一第二柵堆疊物。請參照圖8C，接著通過干蝕刻或濕蝕刻工藝并采用柵圖案 921與922以圖案化硬掩模層，而經(jīng)圖案化的硬掩模層則可用于圖案化位于NMOS區(qū)904內(nèi) 的柵堆疊物931以及位于PMOS區(qū)906內(nèi)的柵堆疊物932。柵堆疊物931、932可通過干蝕刻 或濕蝕刻工藝所形成?？梢岳斫獾氖前雽?dǎo)體裝置900可繼續(xù)實施一標(biāo)準(zhǔn)CMOS工藝，以形成 多個構(gòu)件(例如柵極堆疊物、輕度摻雜漏極區(qū)(LDD)、側(cè)壁間隔物、源極/漏極區(qū)等)直到于 包括NMOS區(qū)904與PMOS區(qū)906的半導(dǎo)體基底902上沉積形成一層間介電層940。接著可 針對此層間介電層940施行一化學(xué)機械研磨程序以露出柵堆疊物931、932內(nèi)的多晶層920。接著施行步驟718。于步驟718中，接著移除第一柵堆疊物與第二柵堆疊物內(nèi)的多 晶層。請參照圖8D，于柵堆疊物931、932內(nèi)的多晶層920可通過一回蝕刻程序而移除且停 止于金屬層918處。如此，于匪OS區(qū)904內(nèi)便形成了一溝槽951以及于PMOS區(qū)906內(nèi)形 成了 一溝槽952。接著施行步驟720。于步驟720中，于第一柵堆疊物與第二柵堆疊物內(nèi)形成具有第 二功函數(shù)的一第二金屬層。請參照圖8E，可采用化學(xué)氣相沉積法或其他適當(dāng)沉積方式于溝 槽951、952內(nèi)填入一金屬層960。金屬層960可包括鎢、鋁或其他適當(dāng)?shù)牟牧?。接著針對?屬層960施行一化學(xué)機械研磨程序以平坦化位于NMOS裝置904與PMOS裝置906內(nèi)的金屬 柵極以利后續(xù)工藝的進行。舉例來說，半導(dǎo)體裝置900內(nèi)還可形成并設(shè)置用于連結(jié)不同構(gòu) 件或結(jié)構(gòu)間的多個接觸物、介層物以及多層內(nèi)連結(jié)構(gòu)(例如金屬層與層間介電層)。
請參照圖8F，顯示了位于NM0S區(qū)904內(nèi)以及PM0S區(qū)906內(nèi)的高介電常數(shù)介電層 /金屬柵極結(jié)構(gòu) 的詳細(xì)示意圖。在此，于NM0S區(qū)904以及PM0S區(qū)906內(nèi)分別提供具有N功 函數(shù)金屬以及P功函數(shù)金屬的一雙重金屬柵結(jié)構(gòu)。本發(fā)明的上述實施例中具有多個優(yōu)點。舉例來說，本發(fā)明提供適用于CMOS制造流 程中于圖案化高介電常數(shù)介電層/金屬柵極時具有較為簡單與成本較低的半導(dǎo)體裝置的 制造方法。在此所公開的方法與裝置可輕易地整合當(dāng)今的化學(xué)機械研磨工藝，因而適用于 未來以及先進技術(shù)的應(yīng)用。于部分實施例中，所公開的圖案化流程對于起因于阻劑殘留的 缺陷以及對于高介電常數(shù)介電層輪廓具有較佳的控制能力。此外，基于所施行的蝕刻工藝 對于高介電常數(shù)介電材料與上蓋材料具有高選擇性，因此前述用于柵極先形成工藝中N/P 圖案化時的多個硬掩?？奢p易地實施。于其他實施例中，可通過前述混合工藝的實施以形 成用于NM0S裝置與PM0S裝置的雙重柵結(jié)構(gòu)。前述的混合工藝可包括用于形成這些金屬柵 極的一(例如N金屬或P金屬)的柵極先形成工藝(gate first process)以及形成這些 金屬柵極內(nèi)的另一者(例如P金屬或N金屬)的柵極后形成工藝(gate last process) 0雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動與潤飾，因此本發(fā)明的保護范圍 當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種半導(dǎo)體裝置的制造方法，包括提供具有一第一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底；形成一高介電常數(shù)介電層于該半導(dǎo)體基底上；形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層上，其中該第一金屬層具有第一功函數(shù)；形成一掩模層于該第一有源區(qū)內(nèi)的該第一金屬層上；利用該掩模層以移除該第二有源區(qū)內(nèi)的該第一金屬層與該上蓋層；以及形成一第二金屬層于該第二有源區(qū)內(nèi)的該高介電常數(shù)介電層上，其中該第二金屬層具有一第二功函數(shù)。
2.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中形成該掩模層包括形成氮化硅 層、氧化物層、多晶硅層與六甲基二硅氮烷層其中之一。
3.如權(quán)利要求2所述的半導(dǎo)體裝置的制造方法，其中形成該掩模層包括施行具有高選 擇性的一蝕刻程序，以使該蝕刻程序停止于該第一金屬層。
4.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該第一功函數(shù)包括N型功函數(shù)金 屬，其中該第二功函數(shù)包括P型功函數(shù)金屬。
5.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中形成該第二金屬層包括 沉積該第二金屬層于該第一有源區(qū)內(nèi)的該第一金屬層上以及于該第二有源區(qū)內(nèi)的該高介電常數(shù)介電層上；以及針對該第二金屬層施行一回蝕刻程序或一化學(xué)機械研磨程序，以移除于該第一有源區(qū) 內(nèi)的該第二金屬層。
6.如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中該第一有源區(qū)包括一NM0S晶體管 裝置，而該第二有源區(qū)包括一 PM0S晶體管裝置。
7.一種半導(dǎo)體裝置的制造方法，包括提供具有一第一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底； 形成一高介電常數(shù)介電層于該半導(dǎo)體基底上； 形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層上，其中該第一金屬層具有第一功函數(shù)； 形成一掩模層于該第一有源區(qū)內(nèi)的該第一金屬層上；利用該掩模層以移除該第二有源區(qū)內(nèi)的該第一金屬層以及部分移除該上蓋層的一部；以及形成一第二金屬層于該第二有源區(qū)內(nèi)的經(jīng)部分移除的該上蓋層上，其中該第二金屬層 具有一第二功函數(shù)。
8.如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中形成該掩模層包括形成氮化硅 層、氧化物層、多晶硅層與六甲基二硅氮烷層其中之一。
9.如權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其中利用該掩模層以移除該第二有源 區(qū)內(nèi)的該第一金屬層以及部分移除該上蓋層的一部包括施行具有高選擇性的一蝕刻程序， 以使該蝕刻程序停止于該上蓋層。
10.如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中于形成該第二金屬層后還包括 形成一第一柵堆疊物于該第一有源區(qū)內(nèi)以及一第二柵堆疊物于該第二有源區(qū)內(nèi)，其中該第一柵堆疊物包括該第一金屬層、該上蓋層與該高介電常數(shù)介電層，以及該第 二柵堆疊物包括該第二金屬層、經(jīng)部分移除的該上蓋層以及該高介電常數(shù)介電層。
11.一種半導(dǎo)體裝置的制造方法，包括提供具有一第一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底； 形成一高介電常數(shù)介電層于該半導(dǎo)體基底上；形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層上，其中該第一金屬層具有第一功函數(shù)； 利用該掩模層以移除該第二有源區(qū)內(nèi)的該第一金屬層以及該上蓋層的至少一部； 形成一阻擋層于該第一有源區(qū)內(nèi)的該第一金屬層上以及于該第二有源區(qū)內(nèi)的該高介 電常數(shù)介電層上；形成一多晶層于該阻擋層上；形成一第一柵堆疊物于該第一有源區(qū)內(nèi)以及一第二柵堆疊物于該第二有源區(qū)內(nèi)； 移除于該第一柵堆疊物與該第二柵堆疊物內(nèi)的該多晶層；以及 形成具有一第二功函數(shù)的一第二金屬層，以替代該第一柵堆疊物與該柵堆疊物內(nèi)的該多晶層。
12.如權(quán)利要求11所述的半導(dǎo)體裝置的制造方法，其中該第一功函數(shù)包括一N型功函 數(shù)金屬，其中該第二功函數(shù)包括一P型功函數(shù)金屬。
13.如權(quán)利要求11所述的半導(dǎo)體裝置的制造方法，其中移除該多晶層包括施行一回蝕刻程序并停止于該阻擋層，該回蝕刻程序于該第一柵堆疊物內(nèi)形成一第一 溝槽以及于該第二柵堆疊物內(nèi)形成一第二溝槽。
14.如權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其中形成該第二金屬層包括 沉積該第二金屬層以填滿該第一溝槽與該第二溝槽；以及針對該第二金屬層施行一化學(xué)機械研磨程序，以平坦化該第一柵堆疊物與該第二柵堆疊物。
15.如權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其中移除該第一金屬層與該上蓋層 的至少一部包括移除位該第二有源區(qū)內(nèi)的所有該上蓋層。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置的制造方法，包括提供具有一第一有源區(qū)與一第二有源區(qū)的一半導(dǎo)體基底；形成一高介電常數(shù)介電層于該半導(dǎo)體基底上；形成一上蓋層于該高介電常數(shù)介電層上；形成一第一金屬層于該上蓋層上，其中該第一金屬層具有第一功函數(shù)；形成一掩模層于該第一有源區(qū)內(nèi)的該第一金屬層上；利用該掩模層以移除該第二有源區(qū)內(nèi)的該第一金屬層以及部分移除該上蓋層的一部；以及形成一第二金屬層于該第二有源區(qū)內(nèi)的經(jīng)部分移除的該上蓋層上，其中該第二金屬層具有一第二功函數(shù)。本發(fā)明的半導(dǎo)體裝置的制造方法能夠改善于制造半導(dǎo)體裝置時對于阻劑殘留以及高介電常數(shù)柵極輪廓的控制能力。
文檔編號H01L21/28GK101847604SQ20091016734
公開日2010年9月29日 申請日期2009年8月21日 優(yōu)先權(quán)日2008年8月21日
發(fā)明者莊學(xué)理, 林毓超, 沈俊良, 莫亦先, 賴素貞, 鄭光茗, 陳嘉仁, 陳薏新 申請人:臺灣積體電路制造股份有限公司