專利名稱：半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置的制造方法，特別是涉及一種 以具有柱狀半導(dǎo)體層并將該柱狀半導(dǎo)體層的側(cè)壁作為溝道區(qū)域
且柵極電極圍繞溝道區(qū)域的方式形成的縱型MOS晶體管 (vertical mos transistor)的SGT(Surrounding Gate Transistor: 環(huán)
繞柵極晶體管)的構(gòu)造及其制造方法。
背景技術(shù)：
為了實(shí)現(xiàn)半導(dǎo)體裝置的高集成化與高性能化，提出了一種 如下的作為縱型柵極晶體管的SGT(Surrounding Gate Transistor)(例如，專利文獻(xiàn)l:日本特開(kāi)平2-188966):在半導(dǎo) 體基板表面形成柱狀半導(dǎo)體層，并具有以在該柱狀半導(dǎo)體層的 側(cè)壁圍繞柱狀半導(dǎo)體層的方式形成的柵^L。在SGT中，由于漏 極、柵極以及源極配置在垂直方向上，因此與以往的平面型晶 體管(planar transistor)相比，能夠大幅縮小占有面積。
圖22的(a)示出了使用專利文獻(xiàn)l的SGT來(lái)構(gòu)成的CMOS反 相器(inverter)的俯視圖。圖22的(b)示出了圖22的(a)的俯視圖中 的A-A，剖線的截面結(jié)構(gòu)。
在圖22的(a)以及(b)中，在Si基板301上形成N阱(we11)302 以及P阱303，在Si基板表面上形成用于在N阱區(qū)域形成PMOS的 柱狀硅層305、以及用于在P阱區(qū)域形成NMOS的柱狀硅層306, 并以圍繞各個(gè)柱狀硅層的方式形成柵極308。形成在用于形成 PMOS的柱狀半導(dǎo)體下部的P+漏^l擴(kuò)散層310以及形成在用于
出端子Vout上，形成在用于形成PMOS的柱狀硅層上部的源極擴(kuò)散層309被連接在電源電位Vcc上，形成在用于形成NMOS的 柱狀硅層上部的源極擴(kuò)散層31H皮連4矣在4妄地電位Vss上， PMOS與NMOS的共通柵極308被連接在輸入端子Vin上，由此形 成CMOS反相器。
作為SGT制造方法的一例，非專利文獻(xiàn)l示出了一種工序流 程。圖23示出了非專利文獻(xiàn)1的形成SGT的柱狀硅層和柵極電極 的工序流程的概要。以下說(shuō)明該工序流程。使用圖23的(a)所示 的硅基板，如圖23的(b)所示，對(duì)硅基壽反402進(jìn)行蝕刻，由此形 成柱狀硅層403。如圖23的(c)所示，將棚-才及絕緣膜404成膜。如 圖23的(d)所示，將柵極導(dǎo)電膜405成膜。如圖23的(e)所示，通 過(guò)C M P對(duì)柵極導(dǎo)電膜4 0 5以及柱狀石圭層上部的柵-極絕緣膜4 0 4 進(jìn)行研磨。如圖23的(f)所示，回蝕(etch back)柵極導(dǎo)電膜405, 對(duì)圍繞柱狀硅層的柵極導(dǎo)電膜4 0 5進(jìn)行加工使得成為期望的柵 極長(zhǎng)度。如圖23的(g)所示，通過(guò)光刻(lithography)來(lái)形成柵極 配線圖案的抗蝕劑406。如圖23的(h)所示，蝕刻?hào)艠O導(dǎo)電膜405, 形成柵j及電極與斥冊(cè)極配線。
專利文獻(xiàn)l:日本特開(kāi)平2-188966號(hào)7>才艮
非專利文獻(xiàn)1: Ruigang Li et al.，"50nm Vertical Surrounding Gate MOSFET with S-factor of 75mv/dec,，， Device Reserch Conference, 2001年，p.6
發(fā)明內(nèi)容
發(fā)明要解決的問(wèn)題
然而，在圖23示出的SGT的制造方法中，存在以下問(wèn)題。 在上述工序流程中，在棚々及電極的千蝕刻(dry etching)中無(wú)法使 用通過(guò)監(jiān)視等離子體(plasma)發(fā)光強(qiáng)度的變動(dòng)來(lái)檢測(cè)終點(diǎn)的方 法，因此必須使用指定時(shí)間的蝕刻。在這種情況下，柵極長(zhǎng)度會(huì)直接受到作業(yè)時(shí)的每 一 批、每個(gè)晶圓的裝置的蝕刻速率
(etching rate)的變動(dòng)的影響，因此柵極長(zhǎng)度的偏差變得非常大。 如果柵極長(zhǎng)度的偏差變大，則晶體管特性的偏差當(dāng)然也會(huì)變大。
因而，為了減小SGT的特性偏差，必須使用能夠在柵極長(zhǎng) 度的蝕刻中吸收每一批、每個(gè)晶圓的蝕刻速率變動(dòng)的終點(diǎn)4全測(cè)。
本發(fā)明是鑒于上述問(wèn)題而完成的，其目的在于，在用于決 定柵極長(zhǎng)度的干蝕刻中，使用通過(guò)監(jiān)視等離子體發(fā)光來(lái)檢測(cè)終 點(diǎn)的方法，由此穩(wěn)定地制造柵極長(zhǎng)度。
用于解決問(wèn)題的方案
根據(jù)本發(fā)明的一個(gè)特征，提供一種半導(dǎo)體裝置的制造方 法，通過(guò)該制造方法所制造的半導(dǎo)體裝置在基板上沿垂直方向 分層地配置源極擴(kuò)散層、漏極擴(kuò)散層以及柱狀半導(dǎo)體層，在上 述柱狀半導(dǎo)體層的側(cè)壁上配置柵極，該半導(dǎo)體裝置的制造方法 的特征在于，在半導(dǎo)體基板的表面配置柱狀半導(dǎo)體層，在上述
半導(dǎo)體基板以及上述柱狀半導(dǎo)體層的表面配置絕緣膜，該半導(dǎo) 體裝置的制造方法包括以下工序以覆蓋形成在上述柱狀半導(dǎo) 體層上的硬掩模以及上述柱狀半導(dǎo)體層的表面的方式將第 一 柵 極導(dǎo)電膜成膜的工序；使用上述硬掩模作為阻止膜(stopper), 使上述第 一柵極導(dǎo)電膜的上部平坦化的工序；在平坦化后的上 述第一柵極導(dǎo)電膜的表面上將第二柵極導(dǎo)電膜成膜的工序；對(duì) 上述第二柵極導(dǎo)電膜進(jìn)行各向異性蝕刻的工序；在進(jìn)行上述蝕 刻時(shí)監(jiān)視從第二柵極導(dǎo)電膜產(chǎn)生的等離子體發(fā)光強(qiáng)度，根據(jù)上
述等離子體發(fā)光強(qiáng)度的變化來(lái)檢測(cè)上述第二柵極導(dǎo)電膜的蝕刻 終點(diǎn)的工序；以及對(duì)上述第 一 柵極導(dǎo)電膜進(jìn)行各向異性蝕刻的
工序；其中，使用根據(jù)從上述第二柵極導(dǎo)電膜的蝕刻開(kāi)始至結(jié) 束所需的時(shí)間與第二柵極導(dǎo)電膜的膜厚計(jì)算出的第二柵極導(dǎo)電 膜的蝕刻速率、和上述第 一 柵極導(dǎo)電膜與上述笫二柵極導(dǎo)電膜的蝕刻速率的相對(duì)比來(lái)確定上述第 一柵才及導(dǎo)電膜的蝕刻速率， 由此進(jìn)行上述第 一 柵極導(dǎo)電膜的蝕刻的終點(diǎn)檢測(cè)。
在本發(fā)明的優(yōu)選方式中，在上述半導(dǎo)體裝置的制造方法中， 上述第 一 柵極導(dǎo)電膜以及第二柵極導(dǎo)電膜都是多晶硅
(polysilicon)。另外，在本發(fā)明的另 一 個(gè)優(yōu)選方式中，在上述半 導(dǎo)體裝置的制造方法中，上述第一柵極導(dǎo)電膜以及第二柵極導(dǎo) 電膜為相同的金屬膜。另外，在本發(fā)明的又一個(gè)優(yōu)選方式中， 在上述半導(dǎo)體裝置的制造方法中，上述第一柵極導(dǎo)電膜以及第 二柵極導(dǎo)電膜為不同的金屬膜。
根據(jù)本發(fā)明的另一個(gè)特征，提供一種半導(dǎo)體裝置的制造方 法，通過(guò)該制造方法所制造的半導(dǎo)體裝置在基板上沿垂直方向 分層地配置源極擴(kuò)散層、漏極擴(kuò)散層以及柱狀半導(dǎo)體層，在上 述柱狀半導(dǎo)體層的側(cè)壁上配置柵極，該半導(dǎo)體裝置的制造方法 的特征在于，在半導(dǎo)體基板的表面配置柱狀半導(dǎo)體層，該半導(dǎo) 體裝置的制造方法包括以下工序以覆蓋形成在上述柱狀半導(dǎo) 體層上的硬掩模以及上述柱狀半導(dǎo)體層的表面的方式將第一絕 緣膜成膜的工序；使用上述硬掩模作為阻止膜，使上述第一絕 緣膜的上部平坦化的工序；在平坦化后的上述第 一 絕緣膜的表 面上將第二絕緣膜成膜的工序；對(duì)上述第二絕緣膜進(jìn)行各向異 性蝕刻的工序；在進(jìn)行上述蝕刻時(shí)監(jiān)視從第二絕緣膜產(chǎn)生的等 離子體發(fā)光強(qiáng)度，根據(jù)上述等離子體發(fā)光強(qiáng)度的變化來(lái)檢測(cè)上 述第二絕緣膜的蝕刻終點(diǎn)的工序；以及對(duì)上述第一絕緣膜進(jìn)行 各向異性蝕刻的工序；其中，使用根據(jù)從上述第二絕緣膜的蝕 刻開(kāi)始至結(jié)束所需的時(shí)間與第二絕緣膜的膜厚來(lái)計(jì)算出的第二 絕緣膜的蝕刻速率、和上述第 一 絕緣膜與上述第二絕緣膜的蝕 刻速率的相對(duì)比來(lái)確定上述第 一絕緣膜的蝕刻速率，由此進(jìn)行 上述第 一 絕緣膜的蝕刻的終點(diǎn)檢測(cè)。在本發(fā)明的優(yōu)選方式中，在上述半導(dǎo)體裝置的制造方法中，
上述第 一絕緣膜以及第二絕緣膜都是氧化硅膜(silicon oxide film)。


圖l是本發(fā)明的SGT的俯視圖以及截面圖。
圖2是按工序順序表示本發(fā)明的制造方法的工序圖。
圖3是按工序順序表示本發(fā)明的制造方法的工序圖。
圖4是按工序順序表示本發(fā)明的制造方法的工序圖。
圖5是按工序順序表示本發(fā)明的制造方法的工序圖。
圖6是按工序順序表示本發(fā)明的制造方法的工序圖。
圖7是按工序順序表示本發(fā)明的制造方法的工序圖。
圖8是按工序順序表示本發(fā)明的制造方法的工序圖。
圖9是按工序順序表示本發(fā)明的制造方法的工序圖。
圖IO是表示使用本發(fā)明的情況下的等離子體發(fā)光特性的圖。
圖ll是按工序順序表示本發(fā)明的制造方法的工序圖。 圖12是按工序順序表示本發(fā)明的制造方法的工序圖。 圖13是按工序順序表示本發(fā)明的制造方法的工序圖。 圖14是按工序順序表示本發(fā)明的制造方法的工序圖。 圖15是本發(fā)明的SGT的俯視圖以及截面圖。 圖16是按工序順序表示本發(fā)明的制造方法的工序圖。 圖17是按工序順序表示本發(fā)明的制造方法的工序圖。 圖18是按工序順序表示本發(fā)明的制造方法的工序圖。 圖19是按工序順序表示本發(fā)明的制造方法的工序圖。 圖2 0是按工序順序表示本發(fā)明的制造方法的工序圖。 圖21是按工序順序表示本發(fā)明的制造方法的工序圖。
9圖22是以往的SGT的俯視圖以及截面圖。 圖23是表示以往的SGT的制造方法的圖。 附圖標(biāo)記i兌明
101、 201:珪基板；102、 202:柱狀石圭層；103、 203:下 部擴(kuò)散層；104、 204:上部擴(kuò)散層；105、 205:柵極絕緣膜； 106:第一4冊(cè)極導(dǎo)電膜；106a:柵極電極；106b:柵極配線；107、 108、 109:接觸孑L(contact hole); 110、 210:硬掩模；111:第 二柵極導(dǎo)電膜；112、 212:襯墊氧化膜(pad oxide film); 213: 氧化硅膜；301:硅基板；302: N阱；303: P阱；305: PMOS 柱狀硅層；306: NMOS柱狀硅層；308:柵極；309: P+源極擴(kuò) 散層；310: P+漏極擴(kuò)散層；311: N+源極擴(kuò)散層；312: N+漏 極擴(kuò)散層；402:硅基板；403:柱狀硅層；404:柵極絕緣膜； 405:柵極導(dǎo)電膜；406:抗蝕劑。
具體實(shí)施例方式
以下示出在柵極電極的干蝕刻中能夠通過(guò)監(jiān)視等離子體 發(fā)光強(qiáng)度來(lái)檢測(cè)終點(diǎn)的SGT的制造方法。 [實(shí)施例1]
在本發(fā)明的實(shí)施例l中，提供一種如下方法在通過(guò)干蝕 刻形成柵極電極時(shí)，使用通過(guò)監(jiān)視等離子體發(fā)光強(qiáng)度來(lái)檢測(cè)終 點(diǎn)的方法，來(lái)準(zhǔn)確地控制柵極電極的蝕刻量。
圖1示出本發(fā)明中作為對(duì)象的SGT的俯視圖(a)以及A-A，中 的截面圖(b)。下面參照?qǐng)Dl說(shuō)明本實(shí)施例所使用的NMOS SGT。
在硅基板101上形成柱狀硅層102,在柱狀硅層102的周圍形 成柵極絕緣膜105以及柵極電極106a。在柱狀珪層102的下部形 成N+漏極擴(kuò)散層103,在柱狀硅層102的上部形成N+源極擴(kuò)散層 104。在N+漏極擴(kuò)散層103上形成接觸孔107,在N+源極擴(kuò)散層
10104上形成接觸孔108 ，在/人才冊(cè)極電才及106a延伸的4冊(cè)極配線106b 上形成接觸孔109。將N+源極擴(kuò)散層104連4妄在GND電位上，將 N+漏極擴(kuò)散層103連接在Vcc電位上，對(duì)柵極電極106a施加 0 Vcc的電位，由此上述SGT進(jìn)行晶體管動(dòng)作。此外，實(shí)際上有 時(shí)上述源極擴(kuò)散層與漏極擴(kuò)散層在對(duì)調(diào)的狀態(tài)下進(jìn)行動(dòng)作。
圖2至圖14示出了能夠準(zhǔn)確地蝕刻上述柱狀硅層的制造方 法的一例。在各圖中，(a)表示俯視圖，(b)表示A-A，的截面圖。
如圖2所示，在硅基板101上將襯墊氧化膜112成膜以緩和 硅基板與硬掩模的應(yīng)力，接著將作為硬掩模的氮化硅膜110成 膜。
如圖3所示，使用柱狀硅層的掩模，通過(guò)光刻使抗蝕劑圖 案化(patterning),通過(guò)干蝕刻使襯墊氧化膜112以及硬掩模110 圖案化。
如圖4所示，使用硬掩模IIO,蝕刻硅層，形成柱狀硅層102。 如圖5所示，通過(guò)雜質(zhì)注入等在柱狀硅層下部的擴(kuò)散層形 成N+擴(kuò)散層103。
如圖6所示，將柵極絕緣膜105成膜。接著，以埋入柱狀硅 層10 2的方式例如將多晶硅成膜來(lái)作為第 一 柵極導(dǎo)電膜10 6 。
如圖7所示，通過(guò)CMP研磨柱狀石圭層上部的第一柵^及導(dǎo)電 膜106以及柵極絕緣膜105,使第 一柵極導(dǎo)電膜106的上表面平坦 化。通過(guò)CMP4吏第一柵-才及導(dǎo)電膜106的上部平坦化，由此如后 述那樣變得容易控制柵極長(zhǎng)度。在CMP中，使用柱狀硅層上部 的第一石更掩才莫110作為CMP的阻止膜。作為硬j務(wù)才莫，例如通過(guò)佳L 用硅氮化物膜來(lái)加大與柵極導(dǎo)電膜的選擇比，因此能夠再現(xiàn)性 良好地控制CMP研磨量。
如圖8所示，將多晶硅成膜來(lái)作為第二柵極導(dǎo)電膜lll。 如圖9所示，回蝕第二柵極導(dǎo)電膜lll。在圖中示出了露出硬掩沖莫而4僉測(cè)到終點(diǎn)的時(shí)刻的構(gòu)造。
如圖10的(a)的回蝕時(shí)的等離子體發(fā)光特性所示那樣，當(dāng)開(kāi)始蝕刻時(shí)(A1點(diǎn))發(fā)光強(qiáng)度急速地增強(qiáng)。當(dāng)硬掩模開(kāi)始露出時(shí)，由于被蝕刻的多晶硅量減少，因此發(fā)光強(qiáng)度開(kāi)始減少(B1點(diǎn))。通過(guò)監(jiān)視發(fā)光強(qiáng)度的減少，能夠進(jìn)行蝕刻的終點(diǎn)檢測(cè)。
由于根據(jù)成膜量來(lái)決定直到露出硬掩模為止的第二柵極導(dǎo)電膜的膜厚，因此當(dāng)使用從蝕刻開(kāi)始至終點(diǎn)為止的時(shí)間時(shí)，能夠計(jì)算出第二柵極導(dǎo)電膜111的蝕刻速率。這一點(diǎn)，如上述那樣，事先研磨第一柵極導(dǎo)電膜106的上部使其平坦化，由此能夠精確度良好地確定第二柵極導(dǎo)電膜的被蝕刻量與蝕刻時(shí)間，因此能夠精確度良好地計(jì)算出第二柵極導(dǎo)電膜的蝕刻速率。當(dāng)使用該速率時(shí)，能夠計(jì)算出考慮到蝕刻時(shí)的蝕刻速率的與期望膜厚相應(yīng)的過(guò)蝕刻量，因此能夠穩(wěn)定地形成柵極長(zhǎng)度。即，能夠根據(jù)實(shí)際蝕刻第二柵極導(dǎo)電膜時(shí)所計(jì)算出的第二柵極導(dǎo)電膜的蝕刻速率、和第 一柵極導(dǎo)電膜與第二柵極導(dǎo)電膜的蝕刻速率的相對(duì)比，計(jì)算出實(shí)際蝕刻第一柵極導(dǎo)電膜時(shí)的蝕刻速率。并且，能夠根據(jù)第 一 柵極導(dǎo)電膜的蝕刻速率，精確度良好地求出將第一柵極導(dǎo)電膜蝕刻至期望厚度為止的蝕刻時(shí)間。
另夕卜，此時(shí)通過(guò)柱狀硅層上部的第 一 硬掩模110來(lái)保護(hù)柱狀石圭層不祐:蝕刻。
在上述說(shuō)明中，雖然是第一柵極導(dǎo)電膜與第二柵極導(dǎo)電膜都是多晶硅的情況，但是第一柵極導(dǎo)電膜與第二柵極導(dǎo)電膜也可以是相同的金屬膜。另外，第一柵極導(dǎo)電膜與第二柵極導(dǎo)電膜也可以是不同的金屬膜，但是在這種情況下，來(lái)自第二柵極導(dǎo)電膜的等離子體發(fā)光特性成為圖10的(b)所示那樣。開(kāi)始蝕刻時(shí)(A2點(diǎn))發(fā)光強(qiáng)度急速地增強(qiáng)。當(dāng)露出硬掩模時(shí)，由于沒(méi)有第二柵極導(dǎo)電膜，因此發(fā)光強(qiáng)度開(kāi)始減少(B2點(diǎn))。能夠通過(guò)監(jiān)視
12該發(fā)光強(qiáng)度的減少來(lái)進(jìn)行蝕刻的終,泉檢測(cè)。
只要知道第 一 柵極導(dǎo)電膜與第二柵極導(dǎo)電膜的蝕刻速率的 相對(duì)比，不管第 一柵極導(dǎo)電膜與第二柵極導(dǎo)電膜為相同材質(zhì)還
是不同材質(zhì)，都同樣能夠控制第 一柵極導(dǎo)電膜的蝕刻量。
如上所述，通過(guò)根據(jù)精確度良好的第一導(dǎo)電膜的蝕刻速率 來(lái)確定蝕刻時(shí)間，如圖ll所示，在干蝕刻后形成具有期望柵極 長(zhǎng)度的柵極電極。
如圖12所示，通過(guò)干蝕刻或者濕蝕刻(wet etch)來(lái)去除襯墊 氧化膜112以及硬掩模110。接著，使柵極電極圖案化，由此形 成圍繞柱狀硅層的柵極電極106a和形成4妻觸孔等的柵極配線 賜b。
如圖13所示，通過(guò)雜質(zhì)注入等來(lái)形成柱狀硅層上部的擴(kuò)散 層104。
如圖14所示，將層間膜成膜，形成接觸孔(107、 108、 109), 由此形成晶體管。 [實(shí)施例2]
在本發(fā)明的實(shí)施例2中，提供一種如下方法為了減少柵 極電容，當(dāng)通過(guò)干蝕刻形成插入到柱狀硅層下部與柵極電極之 間的氧化硅膜時(shí)，使用監(jiān)視等離子體發(fā)光強(qiáng)度來(lái)檢測(cè)終點(diǎn)的方 法，準(zhǔn)確地控制氧化硅膜的蝕刻量。
圖15示出了本發(fā)明中作為對(duì)象的SGT的俯視圖(a)以及 A-A，中的截面圖(b)。下面參照?qǐng)D15，說(shuō)明本實(shí)施例所使用的 NMOS SGT。
在硅基板201上形成柱狀硅層202,在柱狀硅層202的周圍形 成柵極絕緣膜205以及才冊(cè)極電極206a。在柱狀石圭層202下部形成 N +漏極擴(kuò)散層2 0 3 ，在柱狀硅層2 02的上部形成N +源極擴(kuò)散層 204。在N+漏極擴(kuò)散層203與柵極電極(206a、 206b)之間形成用于降低柵極電容的氧化硅膜213。在N+漏極擴(kuò)散層203上形成接 觸孑L207,在N+源極擴(kuò)散層204上形成接觸孔208,在從柵極電 極206a延伸的柵極配線206b上形成接觸孔209。由于上述氧化硅 膜213為幾十n m的薄膜，因此需要準(zhǔn)確地控制膜厚。將N+源極擴(kuò)散層204連接在GND電位上，將N+漏極擴(kuò)散層 203連接在Vcc電位上，對(duì)柵極電極206a施力口0 Vcc的電位，由 此上述SGT進(jìn)行晶體管動(dòng)作。此外，實(shí)際上有時(shí)上述源極擴(kuò)散 層與漏極擴(kuò)散層在對(duì)調(diào)的狀態(tài)下進(jìn)行動(dòng)作。圖16至圖21示出了上述SGT的制造方法的一例。在各圖中， (a)表示俯視圖，(b)表示A-A，的截面圖。由于直到形成圖5的N+ 擴(kuò)散層為止的工序與實(shí)施例l的情況相同，因此示出在此之后的 工序。如圖16所示，以埋入柱狀硅層202的方式將氧化硅膜213成膜。如圖17所示，通過(guò)CMP研磨柱狀硅層上部的氧化硅膜213， 使氧化硅膜的上表面平坦化。在CMP中，使用柱狀硅層上部的 硬掩模210作為CMP的阻止膜。作為硬掩模，例如通過(guò)使用硅 氮化物膜，來(lái)加大與氧化硅膜的選擇比，因此能夠再現(xiàn)性良好 地控制CMP研磨量。如圖18所示，以埋入柱狀硅層202的方式將氧化硅膜213成膜。如圖19所示，回蝕氧化硅膜。在圖中示出了露出作為硬掩 模的硅氮化物膜而檢測(cè)到終點(diǎn)的時(shí)刻的構(gòu)造。使用于終點(diǎn)檢測(cè) 的算法與實(shí)施例l的情況(圖6)相同。在回蝕氧化硅膜時(shí)，與實(shí)施例l同樣地，計(jì)算出氧化硅膜 213的蝕刻速率，根據(jù)該蝕刻速率來(lái)確定蝕刻至期望厚度為止的 蝕刻時(shí)間。由此，如圖20所示，在千蝕刻后，為了降低柵極電容而在N+擴(kuò)散層203上形成期望厚度的氧化硅膜213。
如圖21所示，將4冊(cè)極絕緣膜205和棚-極導(dǎo)電膜206成膜。以 后的工序與實(shí)施例l相同，因此在此省略"i兌明。
本發(fā)明不僅是上述的實(shí)施例，只要是包括以下工序的制造 方法，就并不限于上述實(shí)施例以埋入柱狀半導(dǎo)體層的方式將 第一絕緣膜或者導(dǎo)電膜成膜的工序；利用形成在柱狀半導(dǎo)體層 上部的阻止層來(lái)進(jìn)行終點(diǎn)檢測(cè)，使上述第一絕緣膜或者導(dǎo)電膜 平坦化的工序；將第二絕緣膜或者導(dǎo)電膜成膜的工序；蝕刻第 二絕緣膜或者導(dǎo)電膜并且計(jì)算出該蝕刻時(shí)的蝕刻速率的工序； 以及使用回蝕上述第二絕緣膜或者導(dǎo)電膜時(shí)的上述第二絕緣膜 或者導(dǎo)電膜的蝕刻速率來(lái)進(jìn)行第一絕緣膜或者導(dǎo)電膜的蝕刻的 終點(diǎn)檢測(cè)由此控制第 一 絕緣膜或者導(dǎo)電膜的蝕刻量的工序。
根據(jù)上述本發(fā)明的制造方法，能夠在用于形成SGT的柵極 電極的干蝕刻中使用終點(diǎn)檢測(cè)來(lái)控制蝕刻量，因此能夠穩(wěn)定地 制造柱狀半導(dǎo)體層的高度以及柵極長(zhǎng)度。其結(jié)果，能夠制造具 有穩(wěn)定特性的SGT。
1權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，通過(guò)該制造方法所制造的半導(dǎo)體裝置在基板上沿垂直方向分層地配置源極擴(kuò)散層、漏極擴(kuò)散層以及柱狀半導(dǎo)體層，在上述柱狀半導(dǎo)體層的側(cè)壁上配置柵極，該半導(dǎo)體裝置的制造方法的特征在于，在半導(dǎo)體基板的表面配置柱狀半導(dǎo)體層，在上述半導(dǎo)體基板以及上述柱狀半導(dǎo)體層的表面配置絕緣膜，該半導(dǎo)體裝置的制造方法包括以下工序以覆蓋形成在上述柱狀半導(dǎo)體層上的硬掩模以及上述柱狀半導(dǎo)體層的表面的方式將第一柵極導(dǎo)電膜成膜的工序；使用上述硬掩模作為阻止膜，使上述第一柵極導(dǎo)電膜的上部平坦化的工序；在平坦化后的上述第一柵極導(dǎo)電膜的表面上將第二柵極導(dǎo)電膜成膜的工序；對(duì)上述第二柵極導(dǎo)電膜進(jìn)行各向異性蝕刻的工序；在進(jìn)行上述蝕刻時(shí)監(jiān)視從第二柵極導(dǎo)電膜產(chǎn)生的等離子體發(fā)光強(qiáng)度，根據(jù)上述等離子體發(fā)光強(qiáng)度的變化來(lái)檢測(cè)上述第二柵極導(dǎo)電膜的蝕刻終點(diǎn)的工序；以及對(duì)上述第一柵極導(dǎo)電膜進(jìn)行各向異性蝕刻的工序；其中，使用根據(jù)從上述第二柵極導(dǎo)電膜的蝕刻開(kāi)始至結(jié)束所需的時(shí)間與第二柵極導(dǎo)電膜的膜厚計(jì)算出的第二柵極導(dǎo)電膜的蝕刻速率、和上述第一柵極導(dǎo)電膜與上述第二柵極導(dǎo)電膜的蝕刻速率的相對(duì)比來(lái)確定上述第一柵極導(dǎo)電膜的蝕刻速率，由此進(jìn)行上述第一柵極導(dǎo)電膜的蝕刻的終點(diǎn)檢測(cè)。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征 在于，上述第 一柵極導(dǎo)電膜以及第二柵極導(dǎo)電膜都是多晶硅。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征在于，上述第 一柵極導(dǎo)電膜以及第二柵極導(dǎo)電膜是相同的金屬膜。
4. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置的制造方法，其特征 在于，上述第 一柵極導(dǎo)電膜以及第二柵極導(dǎo)電膜是不同的金屬膜。
5. —種半導(dǎo)體裝置的制造方法，通過(guò)該制造方法所制造的 半導(dǎo)體裝置在基板上沿垂直方向分層地配置源極擴(kuò)散層、漏極 擴(kuò)散層以及柱狀半導(dǎo)體層，在上述柱狀半導(dǎo)體層的側(cè)壁上配置 柵極，該半導(dǎo)體裝置的制造方法的特征在于，在半導(dǎo)體基板的表面配置柱狀半導(dǎo)體層， 該半導(dǎo)體裝置的制造方法包括以下工序以覆蓋形成在上述柱狀半導(dǎo)體層上的硬掩模以及上述柱狀 半導(dǎo)體層的表面的方式將第 一絕緣膜成膜的工序；使用上述硬掩模作為阻止膜，使上述第一絕緣膜的上部平 坦化的工序；在平坦化后的上述第 一 絕緣膜的表面上將第二絕緣膜成膜 的工序；對(duì)上述第二絕緣膜進(jìn)行各向異性蝕刻的工序；在進(jìn)行上述蝕刻時(shí)監(jiān)視從第二絕緣膜產(chǎn)生的等離子體發(fā)光強(qiáng)度，根據(jù)上述等離子體發(fā)光強(qiáng)度的變化來(lái)檢測(cè)上述第二絕緣膜的蝕刻終點(diǎn)的工序；以及對(duì)上述第一絕緣膜進(jìn)行各向異性蝕刻的工序；其中，使用根據(jù)從上述第二絕緣膜的蝕刻開(kāi)始至結(jié)束所需的時(shí)間與第二絕緣膜的膜厚來(lái)計(jì)算出的第二絕緣膜的蝕刻速率、和上述第一絕緣膜與上述第二絕緣膜的蝕刻速率的相對(duì)比來(lái)確定上述第一絕緣膜的蝕刻速率，由此進(jìn)行上述第一絕緣膜的蝕刻的終點(diǎn);f企測(cè)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置的制造方法，其特征 在于，上述第 一 絕緣膜以及第二絕緣膜都是氧化硅膜。
全文摘要
本發(fā)明提供半導(dǎo)體裝置的制造方法。在用于決定柵極長(zhǎng)度的干蝕刻中通過(guò)使用監(jiān)視等離子體發(fā)光來(lái)檢測(cè)終點(diǎn)的方法，穩(wěn)定地制造半導(dǎo)體裝置的柵極長(zhǎng)度。該半導(dǎo)體裝置在基板沿垂直方向分層配置源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層，在柱狀半導(dǎo)體層的側(cè)壁配置柵極，該方法包括以下工序以埋入柱狀半導(dǎo)體層的方式形成第一絕緣膜或?qū)щ娔?；利用形成在柱狀半?dǎo)體層上部的阻止膜檢測(cè)終點(diǎn)，使第一絕緣膜或?qū)щ娔て教够?；將第二絕緣膜或?qū)щ娔こ赡ぃ晃g刻第二絕緣膜或?qū)щ娔で矣?jì)算蝕刻時(shí)的蝕刻速率；使用回蝕第二絕緣膜或?qū)щ娔r(shí)的第二絕緣膜或?qū)щ娔さ奈g刻速率，進(jìn)行第一絕緣膜或者導(dǎo)電膜的蝕刻的終點(diǎn)檢測(cè)，控制第一絕緣膜或?qū)щ娔さ奈g刻量。
文檔編號(hào)H01L21/8238GK101667558SQ20091016729
公開(kāi)日2010年3月10日 申請(qǐng)日期2009年9月2日 優(yōu)先權(quán)日2008年9月2日
發(fā)明者新井紳太郎, 舛岡富士雄 申請(qǐng)人:日本優(yōu)尼山帝斯電子股份有限公司