專利名稱：：半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明關(guān)于MOS元件及其形成方法，且特別關(guān)于利用DTE程序來改善MOS元件的性能。
背景技術(shù)：
：淺溝槽隔離區(qū)(以下簡稱STI)及擴散區(qū)(源/漏極區(qū))的輪廓會強烈影響MOS元件的性能，例如，結(jié)電容、柵極氧化漏電流、次臨界漏電流、結(jié)漏電流等。目前已有人提出具有圓角的擴散區(qū)來解決上述問題。但隨著減少淺溝槽隔離區(qū)及擴散區(qū)的尺寸愈來愈小?？刂戚喞呀?jīng)變得愈來愈具有挑戰(zhàn)性。傳統(tǒng)MOS元件的制造方法有許多缺點。例如，在形成STI的過程中，會在STI及擴散區(qū)上形成不良的凹陷(divot)。凹陷會造成寄生邊緣晶體管(parasiticcornertransistor)并使電場聚集在STI的邊緣，因而產(chǎn)生逆短溝道效應(yīng)(RNCE),導(dǎo)致柵極邊角漏電流(comergateleakage)、多晶硅柵極橋接(polygatestringer)并對柵極關(guān)鍵尺寸的控制產(chǎn)生問題。此外，在寬度較小的元件中進(jìn)行填充后熱循環(huán)(post-gapfillthermalcycle)時，沿著STI側(cè)壁進(jìn)行的氧化程序也可能會導(dǎo)致不佳的STI壓應(yīng)力，而降低元件性能。目前己有利用地形程序的例子。例如，在源/漏極區(qū)形成凹陷以改進(jìn)擴散區(qū)的輪廓，再結(jié)合高應(yīng)力接觸蝕刻停止層(high-stresscontactetchstoplayer)技術(shù)，以在溝道區(qū)內(nèi)產(chǎn)生更佳的應(yīng)力，增進(jìn)MOS元件的性能。具有凹槽的源/漏極區(qū)與應(yīng)力接觸蝕刻停止層可在溝道區(qū)中產(chǎn)生更佳的應(yīng)變效應(yīng)(stmineffects),然而凹槽會破壞源/漏極電阻與結(jié)深度的平衡并可能造成硅化物突穿(punchthrough)導(dǎo)致源/漏極至基板的漏電流。因此業(yè)界亟需能增進(jìn)MOS元件性能，卻不會產(chǎn)生上述缺點的方法。
發(fā)明內(nèi)容本發(fā)明優(yōu)選實施例為提供一種改進(jìn)擴散區(qū)的半導(dǎo)體元件，及利用DTE程序來形成MOS元件的方法。本發(fā)明的一個方案為半導(dǎo)體結(jié)構(gòu)，包括基板，該基板包括第一擴散區(qū)及第二擴散區(qū)，該第一擴散區(qū)有大抵圓弧的第一表面，該第二擴散區(qū)有大抵圓弧的第二表面；第一MOS元件在該第一擴散區(qū)上；第二MOS元件在該第二擴散區(qū)上；第一應(yīng)力介電層在該第一MOS元件上；以及第二應(yīng)力介電層在該第二MOS元件上，其中該第一及第二應(yīng)力介電層具有實質(zhì)上不同的應(yīng)力。第一MOS元件優(yōu)選為NMOS元件，且第二MOS元件優(yōu)選為PMOS元件，其中該第一介電層有張應(yīng)力，且該第二介電層有壓應(yīng)力。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一擴散區(qū)具有第一長度，且當(dāng)該第一長度小于約lOpim時，該第一擴散區(qū)的半徑大于約0.5nm。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一擴散區(qū)有第一頂部表面，該第二擴散區(qū)有第二頂部表面，且其中該第一頂部表面與第二頂部表面有大于IOA的差距。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一擴散區(qū)的中心區(qū)高于邊緣區(qū)。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該中心區(qū)與該邊緣區(qū)的高度差大于該擴散區(qū)長度的1/50。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該中心區(qū)與該邊緣區(qū)的高度差大于該擴散區(qū)長度的10%。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該第一應(yīng)力介電層及該第二應(yīng)力介電層的厚度差約在25A至250A。本發(fā)明的另一方案為半導(dǎo)體結(jié)構(gòu)，包括基板，該基板包括擴散區(qū)；溝槽隔離區(qū)，鄰接該擴散區(qū)，且從基板表面延伸至該基板內(nèi)，其中該擴散區(qū)有延伸區(qū)延伸至該溝槽隔離區(qū)之上；MOS元件在該擴散區(qū)；以及應(yīng)力層在該MOS元件上。該半導(dǎo)體結(jié)構(gòu)包括具有第二MOS元件的第二擴散區(qū)。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該延伸區(qū)長度與該擴散區(qū)長度的比值大于約3/50。如上所述的半導(dǎo)體結(jié)構(gòu)，其中該延伸區(qū)長度與該擴散區(qū)長度的比值大于約1/10。如上所述的半導(dǎo)體結(jié)構(gòu)，其中當(dāng)有源區(qū)密度大于約35%時，該延伸區(qū)的長度小于約650A，當(dāng)該有源區(qū)密度介于約15%至35%之間時，該延伸區(qū)的長度小于約550A，當(dāng)該有源區(qū)密度小于約15%時，該延伸區(qū)的長度小于約450A。本發(fā)明的另一方案為半導(dǎo)體結(jié)構(gòu)，包括基板，包括擴散區(qū)；溝槽隔離區(qū)，鄰接該擴散區(qū)，且從該基板表面延伸至該基板內(nèi)，其中該擴散區(qū)呈傾斜狀，且靠近柵極電極的第一區(qū)實質(zhì)上高于靠近該溝槽隔離層區(qū)的第二區(qū)，MOS元件在該擴散區(qū)上，以及應(yīng)力層在該MOS元件上。該半導(dǎo)體結(jié)構(gòu)可包括具有MOS元件的第二傾斜的擴散區(qū)。本發(fā)明還提供一種優(yōu)選實施例的形成方法，包括提供半導(dǎo)體基板；形成淺溝槽隔離區(qū)，且從基板表面延伸至半導(dǎo)體基板內(nèi)，其中該淺溝槽隔離區(qū)可界定出擴散區(qū)；在半導(dǎo)體基板上的含氫周圍進(jìn)行擴散地形程序(以下簡稱DTE);形成柵極介電層在該基板上；形成柵極電極在該柵極介電層上；形成柵極間隙壁在該柵極電極的側(cè)壁上；形成源/漏極區(qū)實質(zhì)上鄰接該柵極間隙壁的側(cè)壁；以及形成應(yīng)力膜在該柵極電極、該柵極間隙壁及源/漏極區(qū)上。該柵極間隙壁可為復(fù)合介電層，復(fù)合介電層的厚度可依元件所需的性能控制在約20A至700A之間。在源/漏極形成后可移除間隙壁，因此由應(yīng)力介電層提供較大的應(yīng)力。在本發(fā)明的一種方案中，形成圓形表面的擴散區(qū)。在另一方案中，形成T形表的面擴散區(qū)。在又一方案中，在進(jìn)行DTE程序前，預(yù)蝕刻(pre-etching)曝露的擴散區(qū)，以形成傾斜的擴散區(qū)表面。且擴散區(qū)的形狀會受到DTE程序時的氣壓及溫度影響。因DTE程序改變擴散區(qū)的表面形狀，因此改善各MOS元件內(nèi)部的應(yīng)力，從而提高示件的性能。為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例，并配合所附附圖，作如下詳細(xì)說明。圖1顯示基板及用來形成淺溝槽隔離區(qū)的前驅(qū)結(jié)構(gòu)。圖2顯示形成異向性溝槽。圖3顯示以化學(xué)機械研磨程序平坦化晶圓表面。圖4顯示移除墊層及掩模層。圖5顯示形成圓弧狀的擴散區(qū)表面。圖6顯示形成MOS元件在基板上。圖7顯示形成雙高應(yīng)力膜。圖8顯示形成延伸區(qū)在STI的凹陷內(nèi)及形成T形擴散區(qū)表面圖9顯示形成NOMS元件及PMOS元件在擴散區(qū)上。圖IO顯示分別形成柵極結(jié)構(gòu)在擴散區(qū)上。圖ll顯示在形成柵極間隙壁后，分別在擴散區(qū)中形成凹槽。圖12顯示進(jìn)行DTE程序。圖13顯示漏電流(I。ff)與元件驅(qū)動電流(U)的關(guān)系圖。其中，附圖標(biāo)記說明如下20基板；22墊層；26光阻層；28異向性溝槽；100第一擴散區(qū)；200第二擴散區(qū)；Lt擴散區(qū)100、200的長度；24掩模層；30STI區(qū)；r半徑5D高度差；140NMOS元件；144、244柵極電極；148、248源/漏極區(qū)；152、252應(yīng)力介電層;50延伸區(qū)；152、252應(yīng)力介電層;146、246柵極間隙壁；E深度；162、262傾斜表面；164張應(yīng)力；240PMOS元件；142、242柵極介電層；150、250源/漏極擴增區(qū);31STI的凹陷；L2延伸區(qū)50的長度；141、241柵極結(jié)構(gòu)；160、260凹槽；L3寬度；152、252應(yīng)力介電層；42、44、46、48曲線。具體實施例方式依照硅遷移原理，在氫氣下進(jìn)行退火程序可減少硅的懸浮鍵(danglingbonds)量，使表面原子遷移，形成低表面能量、低表面面積及低應(yīng)力的表面。DTE的過程可形成良好形狀的MOS元件，以增加溝道區(qū)內(nèi)的應(yīng)力，此應(yīng)力來自于應(yīng)力介電層，并可改善MOS元件的性能。圖1至圖10顯示本發(fā)明DTE的優(yōu)選實施例。參照圖1,有基板20及用來形成淺溝槽隔離區(qū)(以下簡稱STI)的前驅(qū)結(jié)構(gòu)。在優(yōu)選實施例中，基板20為硅基板。在另一實施例中，基板20包括硅、鍺、銅或上述的組合。基板20可為絕緣層上有硅(SOI)的結(jié)構(gòu)。形成墊層22及掩模層24在基板20上。墊層22優(yōu)選為薄膜，且以熱處理形成。在優(yōu)選實例中，可利用低壓化學(xué)氣相沉積氮化硅以形成掩模層24。在另一實施例中，利用氮氣-氫氣進(jìn)行硅的熱氮化處理或等離子體陽極氮化以形成掩模24。接著，形成圖案化光刻膠層26。在掩模層24和光刻膠層26之間可形成介電抗反射層(ARC)(未圖示)。介電抗反射層包括有機或無機介電材質(zhì)，例如，以等離子體增強化學(xué)氣相沉積氮氧化硅或氧化硅。參照圖2，形成異向性溝槽28，優(yōu)選利用含氟化合物以異向性等離子體蝕刻來形成。接著移除光刻膠層26。在優(yōu)選實施例中，填入介電材質(zhì)至溝槽28中，介電材質(zhì)優(yōu)選為以高密度等離子體形成的氧化硅。在另一實施例中，填入混合材質(zhì)，例如，結(jié)合CVD氧化硅及CVD多晶硅。在填滿溝槽28后，填入的材質(zhì)最好在800。C下進(jìn)行高溫氧化退火或傳統(tǒng)的1000。C含氬退火來致密化。再以化學(xué)機械研磨程序平坦化晶圓表面，以形成STI區(qū)30，如圖3所示。STI區(qū)30可界定出第一擴散區(qū)IOO(有時稱為有源區(qū))及第二擴散區(qū)200。擴散區(qū)100及200優(yōu)選具有輕摻雜雜質(zhì)，雜質(zhì)的種類依后序形成的MOS元件來決定。在優(yōu)選實施例中，擴散區(qū)100摻雜P型雜質(zhì)，且擴散區(qū)200摻雜N型雜質(zhì)。圖4顯示，移除墊層22及掩模層24。掩模層24優(yōu)選在磷酸中進(jìn)行蝕刻，且溫度介于50。C至20(rC之間。墊層22優(yōu)選以釋稀的氫氟酸移除。應(yīng)注意的是，蝕刻程序會導(dǎo)致擴散區(qū)/STI區(qū)的邊緣形成凹陷(divots)31。接著進(jìn)行DTE程序。在優(yōu)選實施例中，在含氫氣的退火條件下進(jìn)行DTE程序。環(huán)境周圍最好包含其它的氣體，例如，氮、氦、氖、氬、氙及上述的組合。氣壓優(yōu)選介于約1托至1000托之間，且更優(yōu)選介于約1托至300托之間。DTE程序的溫度優(yōu)選于約700。C至120(TC之間，更優(yōu)選介于約900°C至1100。C之間，且持續(xù)進(jìn)行約5至120秒。參照圖5，因DTE程序會遷移硅原子，所以擴散區(qū)100及200的表面會呈圓弧狀。溫度、壓力及退火的時間皆會影響擴散區(qū)100、200的表面輪廓。擴散區(qū)100、200的圓形表面受許多因素影響，例如，擴散區(qū)的材質(zhì)及其長度Lp因此對于不同的材質(zhì)及長度Li需要不同的溫度、壓力及退火時間，本領(lǐng)域技術(shù)人員通過例行的實驗即可找出適合的溫度、壓力及退火時間?；?0優(yōu)選為彎曲表面，因此可減少STI區(qū)30邊角產(chǎn)生的應(yīng)力。彎曲可以半徑r來定義，其為一種標(biāo)準(zhǔn)值(normalizedvalue)且優(yōu)選小于1^m。半徑r與擴散區(qū)100、200的長度"有關(guān)，且當(dāng)擴散區(qū)100、200的長度"分別小于約10|xm時，半徑r最好大于約0.5nm。且實質(zhì)上靠近擴散區(qū)100、200中心的最高點與實質(zhì)上靠近STI區(qū)30的最低點有高度差D，高度差D與長度L的比例優(yōu)選大于約1/50，更優(yōu)選介于約1/2至1/10之間。擴散區(qū)100、200的表面優(yōu)選有相同的曲率。在芯片上，理想的半徑r與有源區(qū)的密度有關(guān)。有源區(qū)密度是所有有源區(qū)面積與所有區(qū)域面積的比值。若有源區(qū)的密度大于約35%，則半徑r優(yōu)選小于約3^im，若有源區(qū)的密度介于約15%至35%之間，則半徑r優(yōu)選小于約2nm，若有源區(qū)的密度小于15%，則半徑r優(yōu)選小于約lMm。參照圖6，形成MOS元件在基板20上。在優(yōu)選實施例中，形成NMOS元件140在擴散區(qū)100上，且形成PMOS元件240在擴散區(qū)200上。接著，可按照現(xiàn)有技術(shù)的方式形成柵極介電層142、242與柵極電極144、244。在沉積柵極介電層后，接著沉積柵極電極。柵極介電層可包括氧化硅、氮氧化硅、氮化硅、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿及上述的組合。柵極電極層優(yōu)選包括導(dǎo)電材質(zhì)，例如，金屬、硅化金屬、氮化金屬、摻雜多晶硅或其它導(dǎo)電材質(zhì)。進(jìn)行光刻步驟，接著以蝕刻程序在擴散層100、200中形成柵極介電層142、242與柵極電極144、244。且優(yōu)選以雜質(zhì)注入形成源/漏極擴增區(qū)150、250。接著在各柵極電極144、244的側(cè)邊上形成間隙壁146、246。先以化學(xué)氣相沉積介電材質(zhì)，再對介電材質(zhì)進(jìn)行異向性蝕刻以形成間隙層壁146、246。間隙壁146、246可為復(fù)合間隙壁，包括介電襯層及間隙壁主體(spacerbody)，且間隙壁的厚度依元件的性能介于約20A至700A之間。在形成源/漏極后移除間隙壁146、246，因此，應(yīng)力介電層可提供較大的應(yīng)力。且優(yōu)選以雜質(zhì)注入來形成源/漏極148、248。參照圖7，形成雙應(yīng)力膜(dualhigh-stressfilm),包括在擴散區(qū)100中有應(yīng)力介電層152，在擴散區(qū)200中有應(yīng)力介電層252。應(yīng)力介電層152、252可為接觸蝕刻停止層(contactetchstoplayers)或額外形成的介電層。在優(yōu)選實施例中，應(yīng)力介電層提供高應(yīng)力，且可用氮化硅、氮氧化硅及其類似物來形成。應(yīng)力介電層152優(yōu)選有張應(yīng)力，且應(yīng)力介電層252優(yōu)選有壓應(yīng)力。應(yīng)力介電層152、252的應(yīng)力優(yōu)選介于約0.1至3GPa之間。因張應(yīng)力介電層152可對MOS元件140的溝道區(qū)內(nèi)提供張應(yīng)力以提高電子遷移速率，而壓應(yīng)力介電層252可對MOS元件240的溝道區(qū)提供壓應(yīng)力以提高空穴遷移速率，因此可增進(jìn)NMOS元件140及PMOS元件240的性能。在優(yōu)選實施例中，應(yīng)力層152、252包括相同的材質(zhì)，例如，氮化硅或氮氧化硅，但因為以不同的沉積參數(shù)來形成，所以可形成不同的應(yīng)力層。在另一實施例中，可利用不同的材質(zhì)來形成應(yīng)力層。應(yīng)力層152、252優(yōu)選以化學(xué)氣相沉積來形成，例如低壓化學(xué)氣相沉積(LPCVD)，等離子體增強化學(xué)氣相沉積(PECVD)等常用及現(xiàn)有的技術(shù)。應(yīng)力介電層152、252的厚度優(yōu)選介于約250A至1500A之間，且更優(yōu)選介于約250A至850A之間。當(dāng)擴散區(qū)100、200的長度L！小于約lO^im時，應(yīng)力介電層152、252的厚度最優(yōu)選介于250A至1000A之間。應(yīng)力介電層152、252彼此間的厚度差優(yōu)選介于25A至250A之間，且應(yīng)力介電層152、252的頂部表面有大于約10A的階梯差(stepdifference)。而應(yīng)力介電層152、252的厚度T也與有源區(qū)的密度有關(guān)。因此，需依有源區(qū)的密度選擇厚度T。若有源區(qū)的密度大于約35%時，則厚度T優(yōu)選小于約卯Onm。若有源區(qū)的密度介于約15%至35%之間時，則厚度T優(yōu)選小于約lpm。若有源區(qū)的密度小于約15%時，則厚度T優(yōu)選小于約100nm。參照圖8、圖9,在優(yōu)選實施例中，先前的步驟與圖1至圖4的步驟類似。在另一優(yōu)選實施例中，在含氫氣的環(huán)境下進(jìn)行DTE程序，且環(huán)境中優(yōu)選有氣體，例如，氮、氦、氖、氬、氙及上述的組合。氣壓優(yōu)選介于約1托至1000托之間，更優(yōu)選介于1托至100托之間。DTE程序的溫度優(yōu)選介于700。C至1200。C之間，更優(yōu)選介于約1000。C至1200。C間，且持續(xù)進(jìn)行約10至200秒。以DTE程序形成延伸區(qū)(extension)50在STI的凹陷31(參照圖4)內(nèi)，及形成T形擴散區(qū)表面。通過STI區(qū)30的邊角向溝道區(qū)施加應(yīng)力。DTE程序的優(yōu)選參數(shù)與上述類似。例如，較高的溫度、較低的壓力及/或較長的退火時間以促進(jìn)更多的硅遷移會形成具T形的擴散區(qū)表面。而較低的溫度、較高的壓力及/或較短的退火時間則會形成具圓形的擴散區(qū)表面。因此，可通過控制溫度、壓力及處理時間，來形成T形或圓形的擴散區(qū)表面。例如，表一顯示各種不同的DTE參數(shù)及其形成的擴散區(qū)表面。表一<table>tableseeoriginaldocumentpage10</column></row><table>由上述可知，影響形成T形或圓形擴散區(qū)表面的因素眾多，例如，材質(zhì)、擴散區(qū)的尺寸，而上述DTE的參數(shù)只為舉例說明，本領(lǐng)域技術(shù)人員可通過例行的試驗找出適合形成T形或圓形擴散區(qū)表面的參數(shù)。在優(yōu)選實施例中，在形成溝槽的程序中自然會形成延伸區(qū)50。在另一實施例中，蝕刻STI區(qū)30的邊角后形成延伸區(qū)50。延伸區(qū)50的長度L2優(yōu)選依有源區(qū)的密度來決定。若有源區(qū)的密度大于約35%，則長度L2優(yōu)選小于約650A，若有源區(qū)的密度介于約15%至35%之間時，則長度L2優(yōu)選小于約550A。若有源區(qū)的密度小于約15%時，則長度L2優(yōu)選小于約450A。擴散區(qū)100、200長度"與L2的比值優(yōu)選介于約1/50至3/5之間，更優(yōu)選介于約1/10至3/5之間。且擴散區(qū)100、200的頂部表面優(yōu)選與STI區(qū)30的頂部表面相同。參照圖9，分別形成NOMS元件140及PMOS元件240在擴散區(qū)100、200上。然后形成雙應(yīng)力膜152、252覆蓋在MOS元件140、240上。關(guān)于應(yīng)力介電層152、252已詳述于上述實施例中，因此不再重復(fù)敘述。參照圖10至圖12，在優(yōu)選實施例中，先前的步驟與圖1至圖4的步驟類似。參照圖10，分別形成柵極結(jié)構(gòu)141、241在擴散區(qū)100、200上。在形成柵極結(jié)構(gòu)141、241前可不進(jìn)行DTE程序，但也可進(jìn)行DTE程序。參照圖11，在形成柵極間隙壁146、246后，分別在擴散區(qū)100、200中形成凹槽160、260，優(yōu)選以干等離子體蝕刻或其它蝕刻技術(shù)來形成。在另一優(yōu)選實施例中，基板20包括硅，且在等離子體蝕刻程序中可使用含氟化學(xué)物質(zhì)。凹槽160、260的深度E與寬度L3的比值優(yōu)選介于約3/500至1/2之間，更優(yōu)選介于約1/10至1/2之間。參照圖12，進(jìn)行DTE程序。利用硅遷移，分別在擴散區(qū)IOO、200中形成傾斜表面162、262。DTE程序的參數(shù)，例如，溫度、壓力及處理時間與上述實施例類似。利用調(diào)整DTE程序的參數(shù)，可實質(zhì)上平坦化表面162、262，但其仍維持傾斜。傾斜表面162、262的高度差H及長度L3的比值優(yōu)選介于約3/500至1/2之間，且更優(yōu)選介于約1/10至1/1之間，最優(yōu)選介于1/5至1/2之間。在DTE程序后，形成源/漏極區(qū)148、248及應(yīng)力介電層152、252，且形成的詳細(xì)步驗已詳述于上述實施例中。應(yīng)力接觸蝕刻停止層(stressed-GESL)不只可對傾斜的源/漏極提供水平的應(yīng)力，也可提供垂直的應(yīng)力。例如，應(yīng)力介電層152在沿著傾斜面162上有張應(yīng)力164，可對溝道提供垂直的壓應(yīng)力及水平的張應(yīng)力。應(yīng)力介電層的水平及垂直應(yīng)力可增進(jìn)NMOS元件的驅(qū)動電流。圖13顯示漏電流(I。ff)與元件驅(qū)動電流(I。n)的關(guān)系圖。傳統(tǒng)PMOS元件及經(jīng)DTE程序的PMOS元件可分別獲得曲線42、44，且傳統(tǒng)NMOS元件及經(jīng)DTE程序的NMOS元件可分別獲得曲線46、48。NMOS及PMOS元件在相同的漏電流下，本發(fā)明的元件的驅(qū)動電流比未經(jīng)DTE程序的傳統(tǒng)元件提高約24%至27%的性能。在其它的試驗結(jié)果(圖未示)亦顯示經(jīng)DTE程序形成的元件在延遲時間上較傳統(tǒng)的元件減少約10%。本發(fā)明的優(yōu)選實施例中可增加MOS元件內(nèi)的應(yīng)力。一般來說，由應(yīng)力介電層提供應(yīng)力比由擴散區(qū)表面提供要好。且STI區(qū)的邊角的應(yīng)力也可提高性能。第一，在優(yōu)選實施例中，可輕易地與雙應(yīng)力膜技術(shù)結(jié)合，以獲得應(yīng)變集中位置(strainsuperposition)。第二，DTE程序使擴散區(qū)表面更平坦，可使在其上方的柵極介電層更為完整，且MOS元件更可靠。第三、可減少硅化物沖擊造成源/漏極區(qū)產(chǎn)生凹槽的問題。綜上所述，DTE程序?qū)MOS元件的改進(jìn)提供低成本的技術(shù)。雖然本發(fā)明已以優(yōu)選實施例公開如上，然其并非用以限制本發(fā)明，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許變更與修飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所界定的范圍為準(zhǔn)。權(quán)利要求1.一種半導(dǎo)體結(jié)構(gòu)，包括基板，包括擴散區(qū)；溝槽隔離區(qū)，鄰接該擴散區(qū)，且從基板表面延伸至該基板內(nèi)，其中該擴散區(qū)有延伸區(qū)延伸至該溝槽隔離區(qū)之上；MOS元件，在該擴散區(qū)上；以及應(yīng)力層，在該MOS元件上，其中該延伸區(qū)長度與該擴散區(qū)長度的比值大于3/50。2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該延伸區(qū)長度與該擴散區(qū)長度的比值大于1/10。3.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中當(dāng)該擴散區(qū)密度大于35%時，該延伸區(qū)的長度小于650A，當(dāng)該擴散區(qū)密度介于15%至35%之間時，該延伸區(qū)的長度小于550A，當(dāng)該擴散區(qū)密度小于15%時，該延伸區(qū)的長度小于450A。全文摘要本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括基板，包括擴散區(qū)；溝槽隔離區(qū)，鄰接該擴散區(qū)，且從基板表面延伸至該基板內(nèi)，其中該擴散區(qū)有延伸區(qū)延伸至該溝槽隔離區(qū)之上；MOS元件在該擴散區(qū)上；以及應(yīng)力層在該MOS元件上，其中該延伸區(qū)長度與該擴散區(qū)長度的比值大于3/50。本發(fā)明能夠改善各MOS元件內(nèi)部的應(yīng)力，從而提高元件的性能。文檔編號H01L29/78GK101533856SQ200910134319公開日2009年9月16日申請日期2007年3月16日優(yōu)先權(quán)日2006年3月17日發(fā)明者李文欽,柯志欣,葛崇祜,陳宏瑋申請人:臺灣積體電路制造股份有限公司