專利名稱：半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件，特別涉及金屬氧化物半導(dǎo)體元件以及其制造方法。
背景技術(shù)：
在集成電路制造技術(shù)中，為了改善短溝道效應(yīng)，源極和漏極區(qū)的熱預(yù)算、摻雜濃度以及摻雜深度都持續(xù)地降低，因而造成在金屬氧化物半導(dǎo)體(MOS) 元件中較低的多晶硅柵極摻雜濃度。當(dāng)多晶硅柵極的摻雜濃度低于臨界值， 會導(dǎo)致在多晶硅柵極與其下的柵極介電質(zhì)之間的界面產(chǎn)生空乏層，造成有效 介電厚度的增加以及飽和電流的下降。為了改善此問題，通常使用柵極前(pre-gate)摻雜工藝來改善MOS元件 的效能。在典型的柵極前摻雜工藝中，于柵極介電層和多晶硅層形成之后， 但是在其圖案化前，會在多晶硅層中注入希望的摻雜物，然后實施退火程序 將摻雜物驅(qū)入并活化。此程序會使多晶硅柵極和其下方的柵極介電質(zhì)之間的 界面增加摻雜濃度，并因而除去空乏層。然而，傳統(tǒng)的預(yù)摻雜(pre-doping)工藝會受到限制，圖1為傳統(tǒng)預(yù)摻雜 工藝中間過程的剖面圖，p型阱區(qū)2和n型阱區(qū)4通過淺溝隔絕(STI)區(qū)6彼 此分開，柵極介電層8在p型阱區(qū)2、 n型阱區(qū)4以及淺溝隔絕區(qū)6上形成， 接著形成多晶硅層IO。掩模12覆蓋在p型阱區(qū)2上方，并且將p型摻雜物 注入多晶硅區(qū)102中，其是位于n型阱區(qū)4上方。將掩模12移除，然后使用 如虛線所示的掩模14，將n型摻雜物注入多晶硅區(qū)IO!中，其是位于p型阱 區(qū)2上方。接下來實施退火程序以驅(qū)入注入的摻雜物，其通常位于多晶硅層 10的上面部分，并以此程序向下至多晶硅層10的下面部分，如箭頭16所標(biāo)不o不利地，當(dāng)摻雜物向下驅(qū)入時，會產(chǎn)生互相擴(kuò)散現(xiàn)象，如箭頭18所標(biāo) 示，造成p型摻雜物側(cè)向擴(kuò)散至多晶硅區(qū)10p以及n型摻雜物側(cè)向擴(kuò)散至 多晶硅區(qū)102。當(dāng)多晶硅層10和介電層8圖案化之后，所形成的NMOS元件中的柵極多晶硅不利地含有p型摻雜物，且所形成的PMOS元件中的柵極多晶硅(gate poly)也不利地含有n型摻雜物，這些不利地擴(kuò)散的摻雜物會抵銷 掉部分希望的摻雜物，造成臨界電壓變動。在小尺寸集成電路中，上述所討論的問題變得更嚴(yán)重，例如，在使用65nm 技術(shù)形成的集成電路中，所注入的p型摻雜物與鄰近的NMOS元件的柵極多 晶硅之間的空隙距離D只有約70nm，而多晶硅層10的厚度T約為100nm， 其甚至還大于空隙距離D，側(cè)向擴(kuò)散很嚴(yán)重且無法忽略，如果使用更小尺寸 的技術(shù)，此問題將會更加嚴(yán)重。因此，該問題限制了未來的元件效能以及元 件最佳化的改善。因此，業(yè)界急需一種半導(dǎo)體結(jié)構(gòu)以及包含預(yù)摻雜的制造方法，以得到結(jié) 合摻雜濃度增加，同時克服公知技藝缺點的優(yōu)勢。發(fā)明內(nèi)容本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底，第一阱區(qū)和第二阱區(qū)在 半導(dǎo)體基底內(nèi)，絕緣區(qū)在第一和第二阱區(qū)之間，且鄰接第一和第二阱區(qū)，柵 極介電層在第一和第二阱區(qū)上，以及柵極電極條在柵極介電層上，且從第一 阱區(qū)上方延伸至第二阱區(qū)上方。柵極電極條包括第一部分在第一阱區(qū)上方、 第二部分在第二阱區(qū)上方以及第三部分在絕緣區(qū)上方，第三部分的厚度大體 上小于第一和第二部分的厚度。本發(fā)明又提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底，n型金屬氧化物半導(dǎo) 體(NMOS)元件以及p型金屬氧化物半導(dǎo)體(PMOS)元件。NMOS元件包含p 型阱區(qū)在半導(dǎo)體基底內(nèi)，第一柵極介電質(zhì)在p型阱區(qū)上，第一柵極電極在第 一柵極介電質(zhì)上，以及第一柵極間隙壁在第一柵極電極的側(cè)壁上。PMOS元 件包含n型阱區(qū)在半導(dǎo)體基底內(nèi)，第二柵極介電質(zhì)在n型阱區(qū)上，第二柵極 電極在第二柵極介電質(zhì)上，以及第二柵極間隙壁在第二柵極電極的側(cè)壁上。 該半導(dǎo)體結(jié)構(gòu)還包括絕緣區(qū)鄰接p型阱區(qū)和n型阱區(qū)，以及凹陷的導(dǎo)電區(qū)將 第一柵極電極和第二柵極電極分開。凹陷的導(dǎo)電區(qū)只覆蓋在絕緣區(qū)上方，且 凹陷的導(dǎo)電區(qū)的厚度大體上小于第一和第二柵極電極的厚度。本發(fā)明又提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基底，p型阱區(qū)在半導(dǎo)體基 底內(nèi)，n型阱區(qū)在半導(dǎo)體基底內(nèi)，淺溝隔絕(STI)區(qū)鄰接p型阱區(qū)和n型阱區(qū)，其中p型阱區(qū)和n型阱區(qū)被淺溝隔絕區(qū)分開，柵極介電條從p型阱區(qū)上方延伸至淺溝隔絕區(qū)以及n型阱區(qū)上方，含硅條在柵極介電條上，其中含硅條的 凹陷部分在淺溝隔絕區(qū)上方的區(qū)域內(nèi)，凹陷部分的厚度小于含硅條在p型阱 區(qū)和n型阱區(qū)上方部分的厚度，且具有厚度差，n型源極/漏極區(qū)在p型阱區(qū) 內(nèi)且鄰接含硅條，以及p型源極/漏極區(qū)在n型阱區(qū)內(nèi)且鄰接含硅條。此外，本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括提供半導(dǎo)體基底， 形成第一阱區(qū)在半導(dǎo)體基底內(nèi)，形成第二阱區(qū)在半導(dǎo)體基底內(nèi)，形成絕緣區(qū) 鄰接第一和第二阱區(qū)，形成柵極介電層在第一和第二阱區(qū)上，以及形成柵極 電極條在柵極介電層上。該柵極電極條從第一阱區(qū)上方延伸至第二阱區(qū)上 方，柵極電極條包括第一部分在第一阱區(qū)上方、第二部分在第二阱區(qū)上方以 及第三部分在絕緣區(qū)上方。該方法還包括使第三部分的表面凹陷至其厚度小 于第一和第二部分的厚度。本發(fā)明又提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括提供半導(dǎo)體基底，形成 第一阱區(qū)在半導(dǎo)體基底內(nèi)，形成第二阱區(qū)在半導(dǎo)體基底內(nèi)，形成淺溝隔絕(STI) 區(qū)鄰接第一和第二阱區(qū)，形成柵極介電層在淺溝隔絕區(qū)以及第一和第二阱區(qū) 上，形成柵極電極層在柵極介電層上，對部分的柵極電極層進(jìn)行預(yù)摻雜形成 第一預(yù)摻雜區(qū)，其中第一預(yù)摻雜區(qū)在第一阱區(qū)以及鄰接第一阱區(qū)的部分的淺 溝隔絕區(qū)上方，對部分的柵極電極層進(jìn)行預(yù)摻雜形成第二預(yù)摻雜區(qū)，其中第 二預(yù)摻雜區(qū)在第二阱區(qū)以及鄰接第二阱區(qū)的部分的淺溝隔絕區(qū)上方，使第一 和第二預(yù)摻雜區(qū)交界的部分凹陷，其中交界的部分只在淺溝隔絕區(qū)上方，以 及在凹陷步驟后進(jìn)行退火程序。本發(fā)明的實施例的優(yōu)點包括降低MOS元件的柵極電極中預(yù)摻雜的不純 物的互相擴(kuò)散，改善臨界電壓的控制，改善元件的匹配性，以及更進(jìn)一步縮 小集成電路尺寸的能力。


圖1為傳統(tǒng)預(yù)慘雜工藝的中間過程的剖面圖。圖2為具有兩個內(nèi)連接MOS元件的電路的電路圖。圖3至圖8C為形成如圖2所示的電路的中間過程的剖面圖。其中，附圖標(biāo)記說明如下2、 144 p型阱區(qū); 4、 244 n型阱區(qū)； 6、 42 淺溝隔絕(STI)區(qū)； 8、 46 柵極介電層；10 多晶硅層； 10" 102 多晶硅區(qū)； 12、 14 掩模；16、 156、 256 摻雜物向下驅(qū)入；18 摻雜物互相擴(kuò)散； 20 電路；22 PMOS元件； 24 PMOS元件的柵極； 26 NMOS元件； 28 NMOS元件的柵極； 162 NMOS元件的漏極； 262 PMOS元件的漏極； 100 NMOS區(qū)； 200 PMOS區(qū)；40 基底； 48 柵極電極層；152 n型摻雜區(qū)； 252 p型摻雜區(qū)；250 光阻；54 凹陷的柵極電極區(qū)；154、 254 柵極電極；158、 258 摻雜物擴(kuò)散至柵極電極;162、 262 源極/漏極區(qū)；60 柵極間隙壁；64、 164、 264 硅化物區(qū)。
具體實施方式
為了讓本發(fā)明的上述目的、特征、及優(yōu)點更能明顯易懂，以下配合附圖 進(jìn)行詳細(xì)說明。本發(fā)明的較佳實施例的制造和使用如下所述，然而本發(fā)明還提供許多可 應(yīng)用的方案，其可以在各種特殊的應(yīng)用中實行，在此所提及的特定實施例僅 說明以特定方式去使用與制造本發(fā)明，并非用以限定本發(fā)明的保護(hù)范圍。圖2為示范性電路20的電路圖，其包含p型金屬氧化物半導(dǎo)體(PMOS) 元件22連接至n型金屬氧化物半導(dǎo)體(NMOS)元件26。 PMOS元件22的柵 極24連接至NMOS元件26的柵極28， PMOS元件22的漏極262連接至 NMOS元件26的漏極162。電路20通常用在反相器(inverter)、靜態(tài)隨機(jī)存 取內(nèi)存電池以及其它類似裝置上。值得注意的是，電路20只是做為一例子 用以說明本發(fā)明，本發(fā)明可以應(yīng)用在許多其它的電路上。圖3至8C說明本發(fā)明一實施例制造的中間過程，此實施例實施的電路 如圖2所示，較佳實施例的變化如下所討論，在本發(fā)明的所有實施例以及附 圖中，相同的標(biāo)號用來標(biāo)示相同的元件。參閱圖3，首先提供基底40,基底40較佳為包括塊狀硅(bulk silicon), 雖然其它常用的結(jié)構(gòu)及材料例如硅覆蓋絕緣層(silicon-on-insulator ，簡稱 SOI)、硅合金以及第三族和第四族化合物也可以使用。基底40包含NMOS 區(qū)100，其形成圖2中NMOS元件26，以及PMOS區(qū)200，其形成PMOS 元件22。淺溝隔絕區(qū)(STI)42在基底40內(nèi)形成，將p型阱區(qū)144和n型阱區(qū) 244分開，由常用技藝可得知，p型阱區(qū)144可以通過將n型阱區(qū)244遮蔽， 并且在基底40內(nèi)注入p型摻雜物而形成。同樣地，n型阱區(qū)244可通過將p 型阱區(qū)144遮蔽，并且在基底40內(nèi)注入n型摻雜物而形成。柵極介電層46在基底40上形成，在較佳實施例中，柵極介電層46具 有高的介電常數(shù)(k值)，較佳為約大于3.9，其較佳為包括硅氧化物、硅氮化 物、氧氮化物(oxynitride)、介電金屬氧化物例如Hf02、HfZrOx、HfSiOx、HfTiOx、 HfAlOx以及上述的組合。形成柵極介電層46較佳的方法包括化學(xué)氣相沉積 法(CVD)技術(shù)，例如低溫CVD(LTCVD)、低壓CVD(LPCVD)、快速加熱 CVD(RTCVD)、等離子體增強(qiáng)CVD(PECVD)以及其它常用的方法。柵極電 極層48較佳為包括多晶硅、非晶硅、金屬硅化物以及其它相似的材料，其是在柵極介電層46上形成。在圖4中進(jìn)行n型預(yù)摻雜，由常用技藝可得知，n型或p型不純物的預(yù) 摻雜可降低多晶硅柵極消耗的可能性。在預(yù)摻雜過程中，先形成光阻250并 圖案化，以覆蓋PMOS區(qū)200，留下NMOS區(qū)IOO暴露出來，將n型摻雜物 例如磷、砷、銻以及其它相似的物質(zhì)注入到柵極電極層48中，形成n型摻 雜區(qū)152，所注入的n型摻雜物以x符號標(biāo)示，然后除去光阻250。以類似n型摻雜區(qū)152的形成方式形成p型摻雜區(qū)252，其形成的工藝 包含形成光阻(未圖示)覆蓋NMOS區(qū)100，留下PMOS區(qū)200暴露出來，并 將p型摻雜物(以"+"符號標(biāo)示)，例如硼、銦以及其它相似的物質(zhì)注入到柵 極電極層48中。在一實施例中，n型摻雜區(qū)152和p型摻雜區(qū)252彼此相連， 并且兩者都延伸至連接p型阱區(qū)144和n型阱區(qū)244的STI區(qū)42。參閱圖5，進(jìn)行蝕刻步驟除去柵極電極層48的一上方部分，形成凹陷的 柵極電極區(qū)54，較佳為該除去的部分只直接在連接的STI區(qū)42上方，STI 區(qū)42在p型阱區(qū)144和n型阱區(qū)244之間，并鄰接p型阱區(qū)144和n型阱 區(qū)244。在一實施例中，凹陷的柵極電極區(qū)54和STI區(qū)42的邊界具有一間 距D1，其較佳為約大于50A。在另一實施例中，間距D1定義是在后續(xù)的硅 化工藝之后，凹陷的柵極電極區(qū)54的邊界以及/或所形成的硅化物層的邊界 不會延伸至所形成的PMOS和NMOS元件的柵極區(qū)，其細(xì)節(jié)如后續(xù)段落所 討論。在一實施例中，凹陷的深度R約大于200A。因為預(yù)摻雜的摻雜物通常 只注入到柵極電極層48的上方部分，在另一實施例中，凹陷深度R較佳為 大于大部分的摻雜物所在的區(qū)域的深度。在另一實施例中，凹陷的柵極電極 區(qū)54殘留的高度H2小于柵極電極層48的高度Hl約80%，更佳為約小于 60%。在又一實施例中，凹陷的柵極電極區(qū)54的厚度H2約小于400A。更 進(jìn)一步地，厚度H2可以更小，例如介于約100A到約150 A之間，以便在 后續(xù)的硅化工藝中，凹陷的柵極電極區(qū)54可以完全地硅化。接著，將柵極電極層48和柵極介電層46圖案化，形成如圖6A和6B 所示的結(jié)構(gòu)。圖6A為剖面圖，柵極電極層48和柵極介電層46不希望的部 分被除去，柵極電極層48留下的部分形成柵極電極154和254,其中具有凹 陷的柵極電極區(qū)54。結(jié)構(gòu)的俯視圖如圖6B所示，請注意p型阱區(qū)144和n型阱區(qū)244可利用P型掩模和N型掩模形成，其分界面在鄰接的STI區(qū)42 上方。每一個p型阱區(qū)144和n型阱區(qū)244形成一條狀物，其延伸方向垂直 于殘留的柵極電極條的長度方向，包括區(qū)域154、 54和254。再參閱圖6A，在圖案化之后進(jìn)行退火程序，其活化預(yù)摻雜的摻雜物， 并且將預(yù)摻雜的摻雜物驅(qū)入至柵極電極154和254較下方的部分，如箭頭156 和256所示。于此同時，在柵極電極154內(nèi)的n型摻雜物可能會擴(kuò)散至柵極 電極254，并且在柵極電極254內(nèi)的p型摻雜物也可能會擴(kuò)散至柵極電極154， 分別如箭頭158和258所標(biāo)示。然而，在摻雜物可以擴(kuò)散至其它的柵極電極 之前，其必須向下擴(kuò)散至低于凹陷的柵極電極區(qū)54的上表面。此外，凹陷 的柵極電極區(qū)54的高度低于柵極電極154和254的高度，使得剖面面積減 少，其更可以增加擴(kuò)散阻力。因此，摻雜物從柵極電極154和254其中之一 至另一個柵極電極的互相擴(kuò)散現(xiàn)象可以明顯地減少。此外，因為凹陷的柵極 電極區(qū)54上方部分所注入的摻雜物在退火前移除，因此摻雜物的互相擴(kuò)散 可更進(jìn)一步地降低。參閱圖7的俯視圖，在后續(xù)的工藝步驟中形成輕摻雜源極/漏極區(qū)(LDD 區(qū)，未圖示)、柵極間隙壁60以及源極/漏極區(qū)162和262，以形成PMOS元 件22和NMOS元件26。該工藝步驟由常用技藝可得知，在此不再詳述。較 佳為在形成LDD區(qū)和源極/漏極區(qū)162和262的同時，暴露出各自的柵極電 極154和254，以進(jìn)行更進(jìn)一步的注入工藝，其結(jié)果為柵極電極154和254 可接收更多的摻雜物，并且可包含摻雜物例如氮、碳、鍺、氟、氧、氖、氦、 氙以及上述的組合。圖8A、 8B和8C為形成硅化物區(qū)164、 264和64，在一實施例中，形成 硅化物的工藝包含全面性地形成金屬層(未圖示)，其可包含鎳、鈷、鉑、鉬、 鈦以及其它相似的金屬，并且進(jìn)行退火程序使金屬層與其下的含硅材料反 應(yīng)，形成硅化物區(qū)，然后除去未反應(yīng)的金屬層。雖然剖面圖中未顯示，硅化 物區(qū)也可在源極/漏極區(qū)162和262上形成(參閱圖7)。在圖8A中，凹陷的 柵極電極區(qū)54被部分地硅化，形成硅化物區(qū)64，在硅化物區(qū)64下方殘留部 分的凹陷的柵極電極區(qū)54，凹陷的柵極電極區(qū)54的殘留部分的厚度較佳為 約小于400A。在圖8B中，凹陷的柵極電極區(qū)54被完全地硅化。圖8C更進(jìn) 一步說明一實施例，其中整個柵極電極區(qū)154和254都被完全地硅化。在圖8A至8C中，硅化物區(qū)64和鄰接的硅化物區(qū)164和264的界面區(qū)較佳為只 位于STI區(qū)42上方，但是不在p型阱區(qū)144和n型阱區(qū)244上方。本發(fā)明的實施例具有許多優(yōu)點，通過將介于鄰近的MOS元件之間的含 硅柵極電極層的部分凹陷，可降低預(yù)摻雜的慘雜物之間的互相擴(kuò)散，對于未 來時代的集成電路特別有利，其在MOS元件的柵極與各自鄰近的阱區(qū)之間 的間距變得越來越小。因此，臨界電壓的穩(wěn)定度以及元件匹配能力可使用本 發(fā)明的實施例而改善。本發(fā)明的實施例可用來制造靜態(tài)隨機(jī)存取內(nèi)存電池， 其對于臨界電壓的穩(wěn)定度很敏感。其它的優(yōu)點還包含改善短的溝道效應(yīng)以及 較低的臨界以下漏電流。雖然本發(fā)明揭示如上較佳實施例，然而其并非用以限定本發(fā)明，任何熟 悉此技術(shù)的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可做一些更動與潤 飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以后附的權(quán)利要求書為準(zhǔn)。
權(quán)利要求
1. 一種半導(dǎo)體結(jié)構(gòu)，其特征是包括一半導(dǎo)體基底；一第一阱區(qū)，設(shè)置于該半導(dǎo)體基底內(nèi)；一第二阱區(qū)，設(shè)置于該半導(dǎo)體基底內(nèi)；一絕緣區(qū)，設(shè)置于該第一和第二阱區(qū)之間，且鄰接該第一和第二阱區(qū)；一柵極介電層，設(shè)置于該第一和第二阱區(qū)上；以及一柵極電極條，設(shè)置于該柵極介電層上，且從該第一阱區(qū)上方延伸至該第二阱區(qū)上方，其中該柵極電極條包括一設(shè)置于該第一阱區(qū)上方的第一部分、一設(shè)置于該第二阱區(qū)上方的第二部分以及一設(shè)置于該絕緣區(qū)上方的第三部分，其中該第三部分的厚度大體上小于該第一和第二部分的厚度。
2. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第三部分的厚度比該第 一和第二部分的厚度小200A以上。
3. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第三部分包括在一含硅 層上的一硅化物層。
4. 如權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其特征是該含硅層的厚度小于400A。
5. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第三部分只包括一硅化 物層，且其中該第一和第二部分各自包括在一多晶硅層上的一硅化物層。
6. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征是還包括-一第一柵極間隙壁，設(shè)置于該柵極電極條的該第一部分的一側(cè)壁上； 一第一源極/漏極區(qū)，鄰接該柵極電極條的該第一部分； 一第二柵極間隙壁，設(shè)置于該柵極電極條的該第二部分的一側(cè)壁上；以及一第一源極/漏極區(qū)，鄰接該柵極電極條的該第二部分。
7. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第一阱區(qū)為一p型阱區(qū)， 且其中該第二阱區(qū)為一 n型阱區(qū)。
8. 如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其特征是每一個該柵極電極條的該 第一和第二部分包括在一多晶硅層上的一硅化物層，其中在該柵極電極條的 第一部分內(nèi)的該多晶硅層具有凈的n型慘雜物，且在該柵極電極條的第二部分內(nèi)的該多晶硅層具有凈的P型摻雜物。
9. 一種半導(dǎo)體結(jié)構(gòu)，其特征是包括-一半導(dǎo)體基底；一n型金屬氧化物半導(dǎo)體元件，包括 一p型阱區(qū)，設(shè)置于該半導(dǎo)體基底內(nèi)； 一第一柵極介電質(zhì)，設(shè)置于該p型阱區(qū)上； 一第一柵極電極，設(shè)置于該第一柵極介電質(zhì)上；以及 一第一柵極間隙壁，設(shè)置于該第一柵極電極的一側(cè)壁上； 一p型金屬氧化物半導(dǎo)體元件，包括 一n型阱區(qū)，設(shè)置于該半導(dǎo)體基底內(nèi)； 一第二柵極介電質(zhì)，設(shè)置于該n型阱區(qū)上； 一第二柵極電極，設(shè)置于該第二柵極介電質(zhì)上；以及 一第二柵極間隙壁，設(shè)置于該第二柵極電極的一側(cè)壁上； 一絕緣區(qū)，鄰接該p型阱區(qū)和該n型阱區(qū)；以及一凹陷的導(dǎo)電區(qū)，分隔該第一柵極電極和該第二柵極電極，其中該凹陷 的導(dǎo)電區(qū)只覆蓋在該絕緣區(qū)上方，且其中該凹陷的導(dǎo)電區(qū)的厚度大體上小于 該第一和第二柵極電極的厚度。
10. 如權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其特征是 該第一柵極電極包括設(shè)置于一第一多晶硅區(qū)上的一第一硅化物區(qū)； 該第二柵極電極包括設(shè)置于一第二多晶硅區(qū)上的一第二硅化物區(qū)；且 該凹陷的導(dǎo)電區(qū)包括設(shè)置于一第三多晶硅區(qū)上的一第三硅化物區(qū)，其中該第三多晶硅區(qū)的厚度大體上小于該第一和第二多晶硅區(qū)的厚度。
11. 如權(quán)利要求IO所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第一、第二和第三多 晶硅區(qū)為一連續(xù)的多晶硅條的一部分，且其中該第一、第二和第三硅化物區(qū) 為一連續(xù)的多晶硅條的一部分。
12. 如權(quán)利要求IO所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第三多晶硅區(qū)的厚度 小于該第一和第二多晶硅區(qū)厚度的80%。
13. 如權(quán)利要求IO所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第三多晶硅區(qū)的厚度 小于400A。
14. 如權(quán)利要求10所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第三多晶硅區(qū)的厚度比該第一和第二多晶硅區(qū)的厚度小200A以上。
15.如權(quán)利要求IO所述的半導(dǎo)體結(jié)構(gòu)，其特征是該第一和第二柵極電極 以及該凹陷的導(dǎo)電區(qū)大體上形成一直線。
全文摘要
本發(fā)明提供一種降低互相擴(kuò)散的半導(dǎo)體結(jié)構(gòu)，包括第一阱區(qū)和第二阱區(qū)在半導(dǎo)體基底內(nèi)，絕緣區(qū)在第一和第二阱區(qū)之間且鄰接第一和第二阱區(qū)，柵極介電層在第一和第二阱區(qū)上；以及在柵極介電層上的柵極電極條，且從第一阱區(qū)上方延伸至第二阱區(qū)上方。柵極電極條包含在第一阱區(qū)上方的第一部分、在第二阱區(qū)上方的第二部分以及在絕緣區(qū)上方的第三部分，第三部分的厚度大體上小于第一和第二部分的厚度。
文檔編號H01L27/092GK101271896SQ20071012797
公開日2008年9月24日 申請日期2007年7月6日 優(yōu)先權(quán)日2007年3月19日
發(fā)明者廖忠志 申請人:臺灣積體電路制造股份有限公司