專利名稱：一種制作堆疊薄膜的方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種制作堆疊薄膜的方法，尤指一種采用搭配硬掩模及兩段式蝕刻
工藝來制作堆疊薄膜的方法。
背景技術(shù)：
非易失性存儲器裝置具有不因電源供應(yīng)中斷而造成儲存數(shù)據(jù)遺失的特性，因此被廣泛使用?，F(xiàn)今廣泛使用的非易失性存儲器裝置包含有唯讀存儲器(read-only-memory,ROM)、可程式化唯讀存儲器(programmable-read-onlymemory，PROM)、可抹除及可程式化唯讀存儲器(erasable_programmable_read_only memory, EPR0M)以及電子式可抹除可禾呈式化唯讀存儲器(electrically_erasable_programmable_read_only memory, EEPR0M)。 其中，電子式可抹除可程式化唯讀存儲器相較于其他非易失性存儲器不同的處在于他們可利用電子來進(jìn)行程式化及抹除操作。 目前對EEPROM裝置中產(chǎn)品研發(fā)的方向均集中在增加程式化的速度、降低進(jìn)行程式化與讀取時(shí)的電壓、延長數(shù)據(jù)保存的時(shí)間、減少存儲器單元的抹除時(shí)間以及縮小存儲器元件的尺寸。此外，習(xí)知快閃(Flash)存儲器陣列(array)多使用一種由雙層多晶硅堆疊所形成的柵極(Dual poly-Sigate)，且在此柵極結(jié)構(gòu)中多晶硅通常會以介電材料作區(qū)隔，元件操作時(shí)將電子由基板注入底層的多晶硅中達(dá)到儲存數(shù)據(jù)(data)的功能。然而，此由雙層多晶硅柵極所形成的存儲器陣列由于只能儲存單一位元的數(shù)據(jù)，故較不利于提升存儲器容量。因此另一種衍生的快閃存儲器使用硅-氧化物-氮化物-氧化物-硅(S0N0S)作為數(shù)據(jù)儲存單元即因應(yīng)而生，而且可以作到一個(gè)晶體管(transistor)同時(shí)儲存二個(gè)位元的功能，如此可以達(dá)到縮小元件尺寸及提升存儲器的容量。 需注意的是，習(xí)知在制作上述S0N0S存儲器的氧化物_氮化物_氧化物(0N0)結(jié)構(gòu)時(shí)通常會直接以一圖案化光致抗蝕劑層作為掩模來進(jìn)行蝕刻工藝，以形成所需的0N0堆疊圖案。由于ONO結(jié)構(gòu)最上層的氧化層具有較差的附著性(poor adhesion)，在蝕刻0N0堆疊薄膜時(shí)通常會在緊貼圖案化光致抗蝕劑層的最上層氧化層部位形成底切(undercut)現(xiàn)象，進(jìn)而使影響整個(gè)存儲器元件的運(yùn)作。因此，如何改良目前的工藝來預(yù)防SONOS存儲器結(jié)構(gòu)中產(chǎn)生底切問題即為目前一重要課題。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的是提供一種制作堆疊薄膜的方法，以改良上述習(xí)知在制作
S0N0S存儲器時(shí)容易因堆疊薄膜中的氧化層附著力不佳而產(chǎn)生底切的問題。 本發(fā)明主要揭露一種制作堆疊薄膜的方法。首先提供一半導(dǎo)體基底，然后形成一
堆疊薄膜于半導(dǎo)體基底上，且堆疊薄膜包含多個(gè)介電層。接著覆蓋一硬掩模于堆疊薄膜上，
并去除部分硬掩模及堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分，
隨后再去除堆疊薄膜中最底層的介電層。 本發(fā)明另揭露一種制作集成電路的方法。首先提供一半導(dǎo)體基底，該半導(dǎo)體基底上定義有一存儲器區(qū)與一邏輯區(qū)。然后形成一堆疊薄膜于半導(dǎo)體基底上的存儲器區(qū)及邏輯 區(qū)，且堆疊薄膜包含多個(gè)介電層。接著覆蓋一硬掩模于存儲器區(qū)及邏輯區(qū)的堆疊薄膜表面、 部分去除存儲器區(qū)的硬掩模及堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋 住的部分以及完全去除邏輯區(qū)的硬掩模及堆疊薄膜最底層介電層以上的所有介電層、部分 去除存儲器區(qū)的堆疊薄膜最底層的介電層及完全去除邏輯區(qū)的堆疊薄膜最底層的介電層、 去除存儲器區(qū)的硬掩模以及形成一晶體管于邏輯區(qū)。


圖1至圖5為本發(fā)明較佳實(shí)施例制作一圖案化堆疊薄膜的示意圖； 圖6至圖13為本發(fā)明另一實(shí)施例整合一 S0N0S存儲器與一互補(bǔ)式金屬氧化物半
導(dǎo)體(CMOS)晶體管的工藝示意圖。 主要元件符號說明12半導(dǎo)體基底14堆jt薄膜16氧化層18氮化層
20氧化層22硬掩模
24圖案化光致抗蝕劑層32半導(dǎo)體基底34堆疊薄膜36氧化層38氮化層40氧化層42硬掩模44圖案化光致抗蝕劑層46存儲器區(qū)48邏輯區(qū)50柵極氧化層52多晶硅層56側(cè)壁子
具體實(shí)施例方式
請參照圖1至圖5，圖1至圖5為本發(fā)明較佳實(shí)施例制作一圖案化堆疊薄膜的示 意圖。如圖1所示，首先提供一半導(dǎo)體基底12，例如一由硅、砷化鎵、硅覆絕緣(silicon on insulator, SOI)層、外延層、硅鍺層或其他半導(dǎo)體基底材料所構(gòu)成的基底。然后沉積一堆疊 薄膜14于半導(dǎo)體基底12上。其中，堆疊薄膜14可由復(fù)數(shù)層材料層所構(gòu)成，且各材料層可
包含各種介電材料，例如氧化物、氮化物、氮氧化物、金屬氧化物、或上述組合。在本實(shí)施例 中，堆疊薄膜14較佳選自由氧化層-氮化層-氧化層(oxide-nitride-oxide，0N0)所組成 的三層結(jié)構(gòu)。但堆疊薄膜14并不限于三層且每一層的材料可不與其他層的材料重復(fù)。其 中，0N0堆疊薄膜主要包含一最底層氧化層16、一氮化層18設(shè)于氧化層16上以及另一氧化 層20覆蓋在氮化層18上，且此三層堆疊薄膜的厚度較佳為約100至300埃，較佳地為180 埃。接著沉積一由氮化硅層所構(gòu)成的硬掩模22在堆疊薄膜14上，并對硬掩模22與堆疊薄 膜14進(jìn)行一圖案轉(zhuǎn)移工藝，例如先形成一圖案化光致抗蝕劑層24于硬掩模22上。
然后如圖2所示，進(jìn)行一蝕刻工藝，利用圖案化光致抗蝕劑層24當(dāng)作蝕刻掩模部 分去除硬掩模22與堆疊薄膜14的上兩層的氧化層20與氮化層18中未被硬掩模蓋住的部 分，并暴露出堆疊薄膜14底部的部分氧化層16。在本實(shí)施例中，上述去除部分硬掩模22及 堆疊薄膜氧化層20與氮化層18的蝕刻工藝較佳采用干蝕刻，例如一等離子體蝕刻工藝。另外，圖案化光致抗蝕劑層24可依照所需曝光元件的大小來挑選適合的光致抗蝕劑材料。本 發(fā)明的圖案化光致抗蝕劑層24較佳選自深紫外線(de印ultraviolet,DUV)光致抗蝕劑材 料，但不局限于此，又可依工藝需求選擇適用于365納米波長的I-line光致抗蝕劑材料，此 皆屬本發(fā)明所涵蓋的范圍。另外應(yīng)注意，若堆疊薄膜14為三層以上的介電材料所構(gòu)成，則 此蝕刻步驟可去除部分硬掩模22與最底層介電材料層以上的所有介電材料層中未被硬掩 模22蓋住的部分。 接著如圖3所示，利用圖案化光致抗蝕劑層24當(dāng)作掩模再進(jìn)行一蝕刻工藝，以部 分去除堆疊薄膜14底部的氧化層16并暴露出半導(dǎo)體基底12。本實(shí)施例去除部分氧化層 16的蝕刻工藝較佳采用一濕蝕刻工藝，且濕蝕刻工藝中的蝕刻溶液較佳采用由HF與NH4F 依不同比例混合而成的氧化物蝕刻緩沖液(Buffer oxidation etchant， B0E)。雖然亦可 采用干式蝕刻工藝?yán)绲入x子體蝕刻工藝來去除部分氧化層16，但濕蝕刻工藝較不會損傷 被氧化層16所覆蓋的基底，可保持基底的完整性與電性品質(zhì)。另外應(yīng)注意，若堆疊薄膜14 為三層以上的介電材料所構(gòu)成，則此蝕刻步驟可去除部分最底層介電材料層。
如圖4所示，進(jìn)行另 一 蝕刻工藝，利用由硫酸與過氧化氫混合物 (sulfuricacid-hydrogen peroxide mixture, SPM)所組成的蝕亥,來去除硬掩模22上的 圖案化光致抗蝕劑層24。然后如圖5所示，進(jìn)行另一蝕刻步驟，再利用硫酸與過氧化氫混合 物所構(gòu)成的蝕刻劑來去除堆疊薄膜14表面的硬掩模22。需注意的是，本實(shí)施例雖以兩次蝕 刻步驟來分別去除圖案化光致抗蝕劑層24與硬掩模22，但不局限這個(gè)作法，又可在一次蝕 刻工藝中以硫酸與過氧化氫混合物所構(gòu)成的蝕刻劑來同時(shí)去除圖案化光致抗蝕劑層24與 硬掩模22，此作法也屬本發(fā)明所涵蓋的范圍。另外需注意的是，上述由去除堆疊薄膜14底 層的氧化層16至去除硬掩模22為止(例如圖3至圖5)的工藝又可以現(xiàn)場(in-situ)進(jìn) 行的方式來達(dá)成，例如，去除底部氧化層16、去除圖案化光致抗蝕劑層24及去除硬掩模22 的步驟于同一蝕刻機(jī)臺中進(jìn)行，尤其去除底部氧化層16在一蝕刻槽中進(jìn)行而去除圖案化 光致抗蝕劑層24與去除硬掩模22在另一蝕刻槽中完成?；蛘?，去除底部氧化層16、去除圖 案化光致抗蝕劑層24及去除硬掩模22的步驟雖于同一蝕刻機(jī)臺中進(jìn)行，但三步驟皆于同 一機(jī)臺中的不同蝕刻槽中進(jìn)行。至此即完成本發(fā)明較佳實(shí)施例的一圖案化的0N0堆疊薄膜 結(jié)構(gòu)。 依據(jù)本發(fā)明的另一實(shí)施例，上述完成的0N0堆疊薄膜即可接著整合一般M0S晶體 管工藝，而制作出一S0N0S存儲器結(jié)構(gòu)。此也屬本發(fā)明所涵蓋的范圍。請接著參照圖6至 圖13，圖6至圖13為本發(fā)明另一實(shí)施例整合一 S0N0S存儲器與一金屬氧化物半導(dǎo)體(M0S) 晶體管的工藝示意圖。 如圖6所示，先提供一半導(dǎo)體基底32，其上定義有一存儲器區(qū)46與一邏輯區(qū)48， 且半導(dǎo)體基底32可由硅、砷化鎵、硅覆絕緣層、外延層、硅鍺層或其他半導(dǎo)體基底材料所構(gòu) 成的基底。然后同時(shí)沉積一堆疊薄膜34于半導(dǎo)體基底32上的存儲器區(qū)46與邏輯區(qū)48。其 中，堆疊薄膜34可由復(fù)數(shù)層材料層所構(gòu)成，且各材料層可包含各種介電材料，例如氧化物、 氮化物、氮氧化物、金屬氧化物、或上述組合。在本實(shí)施例中，堆疊薄膜34較佳選自由氧化 層-氮化層-氧化層(oxide-nitride-oxide， 0N0)所組成的三層結(jié)構(gòu)。其中，0N0堆疊薄 膜主要包含一最底層氧化層36、一氮化層38設(shè)于氧化層36上以及另一氧化層40覆蓋在氮 化層38上，且此三層堆疊薄膜的厚度較佳為約100至300埃，較佳地為180埃。但堆疊薄膜34并不限于三層且每一層的材料可不與其他層的材料重復(fù)。接著沉積一由氮化硅層所 構(gòu)成的硬掩模42并覆蓋存儲器區(qū)46與邏輯區(qū)48的堆疊薄膜34，然后再形成一圖案化光致 抗蝕劑層44于存儲器區(qū)46的硬掩模上42。 如圖7所示，進(jìn)行一蝕刻工藝，利用存儲器區(qū)46的圖案化光致抗蝕劑層44當(dāng)作蝕 刻掩模部分去除存儲器區(qū)46的硬掩模42與堆疊薄膜34上兩層的氧化層40與氮化層38 中未被硬掩模42蓋住的部分，并完全去除邏輯區(qū)48的硬掩模42與堆疊薄膜34上兩層的 氧化層40與氮化層38。換句話說，存儲器區(qū)46的堆疊薄膜34在經(jīng)過上述蝕刻工藝后仍 具有底層氧化層36及設(shè)于氧化層36上的圖案化硬掩模42、氧化層40及氮化層38，邏輯區(qū) 48則僅剩未蝕刻的底層氧化層36。在本實(shí)施例中，上述去除硬掩模42及氧化層40與氮化 層38的蝕刻工藝較佳采用干蝕刻，例如一等離子體蝕刻工藝。此外，圖案化光致抗蝕劑層 44可依照所需曝光元件的大小來挑選適合的光致抗蝕劑材料。在本發(fā)明中，圖案化光致抗 蝕劑層44較佳選自深紫外線(de印ultraviolet， DUV)光致抗蝕劑材料，但不局限于此，又 可依工藝需求選擇適用于365納米波長的I-line光致抗蝕劑材料，此皆屬本發(fā)明所涵蓋的 范圍。另外應(yīng)注意，若堆疊薄膜34為三層以上的介電材料所構(gòu)成，則此蝕刻步驟可去除部 分硬掩模42與最底層介電材料層以上的所有介電材料層中未被硬掩模42蓋住的部分。
如圖8所示，進(jìn)行另一蝕刻工藝，利用圖案化光致抗蝕劑層44當(dāng)作掩模再進(jìn)行一 蝕刻工藝，以部分去除存儲器區(qū)46堆疊薄膜34底層的氧化層36及邏輯區(qū)48所剩余的氧化 層36，并暴露出存儲器區(qū)46的部分半導(dǎo)體基底32與邏輯區(qū)48的整個(gè)半導(dǎo)體基底32。本實(shí) 施例去除氧化層36的蝕刻工藝較佳采用一濕蝕刻工藝，且濕蝕刻工藝中的蝕刻溶液較佳 采用由HF與NH4F依不同比例混合而成的氧化物蝕刻緩沖液(Buffer oxidation etchant， B0E)。雖然亦可采用干式蝕刻工藝?yán)绲入x子體蝕刻工藝來部分去除存儲器區(qū)46堆疊薄 膜34底層的氧化層36及邏輯區(qū)48所剩余的氧化層36，但濕蝕刻工藝較不會損傷被氧化層 36所覆蓋的基底，可保持基底的完整性與電性品質(zhì)，確保隨后于邏輯區(qū)48中所形成的柵極 氧化層的品質(zhì)。另外應(yīng)注意，若堆疊薄膜34為三層以上的介電材料所構(gòu)成，則此蝕刻步驟 可部分去除存儲器區(qū)46堆疊薄膜的最底層材料層及邏輯區(qū)48所剩余的最底層材料層。
如圖9所示，先進(jìn)行另一蝕刻工藝，利用由硫酸與過氧化氫混合物(sulfuric acid-hydrogen peroxide mixture, SPM)所組成的蝕刻劑來去除存儲器區(qū)46的圖案化光 致抗蝕劑層44。然后如圖IO所示，進(jìn)行另一蝕刻步驟，再利用硫酸與過氧化氫混合物所構(gòu) 成的蝕刻劑來去除存儲器區(qū)46堆疊薄膜34表面的硬掩模42。如同上述的實(shí)施例，本實(shí)施 例雖以兩次蝕刻步驟分別去除圖案化光致抗蝕劑層44與硬掩模42，但不局限這個(gè)作法，又 可在一次蝕刻工藝中以硫酸與過氧化氫混合物所構(gòu)成的蝕刻劑來同時(shí)去除圖案化光致抗 蝕劑層44與硬掩模42，此作法也屬本發(fā)明所涵蓋的范圍。另外需注意的是，上述由去除堆 疊薄膜34底層的氧化層36至去除硬掩模42為止(例如圖7至圖9)的工藝又可以現(xiàn)場 (in-situ)進(jìn)行的方式來達(dá)成，例如，去除底部氧化層36、去除圖案化光致抗蝕劑層44及去 除硬掩模42的步驟于同一蝕刻機(jī)臺中進(jìn)行，尤其去除底部氧化層36在一蝕刻槽中進(jìn)行而 去除圖案化光致抗蝕劑層44與去除硬掩模42在另一蝕刻槽中完成?；蛘?，去除底部氧化 層36、去除圖案化光致抗蝕劑層44及去除硬掩模42的步驟雖于同一蝕刻機(jī)臺中進(jìn)行，但三 步驟皆于同一機(jī)臺中的不同蝕刻槽中進(jìn)行。 如圖11所示，依序形成一柵極氧化層50與一多晶硅層52并覆蓋存儲器區(qū)46的圖案化堆疊薄膜34及存儲器區(qū)46與邏輯區(qū)48的半導(dǎo)體基底32。在本實(shí)施例中，多晶硅層 52的厚度介于1300至2500埃，較佳為1750埃。另需注意的是，若未使用沉積方式形成柵 極氧化層50而是利用熱氧化法形成柵極氧化層50時(shí)，由于熱氧化法只會消耗單晶硅或多 晶硅而產(chǎn)生氧化層，堆疊薄膜34上方與側(cè)壁并不會為柵極氧化層50所覆蓋，此作法也屬本 發(fā)明所涵蓋的范圍。 如圖12所示，進(jìn)行一微影及蝕刻工藝，例如先形成一圖案化光致抗蝕劑層(圖未 示)在存儲器區(qū)46及邏輯區(qū)48，并利用圖案化光致抗蝕劑層當(dāng)作掩模進(jìn)行一蝕刻工藝，去 除部分存儲器區(qū)46的多晶硅層52、柵極氧化層50與堆疊薄膜34最上層的部分氧化層40 以及部分邏輯區(qū)48的多晶硅層52與柵極氧化層50。此蝕刻工藝較佳暴露出存儲器區(qū)46 的部分氮化硅層38并同時(shí)于邏輯區(qū)48形成一由圖案化多晶硅層52與柵極氧化層50所構(gòu) 成的柵極電極。 如圖13所示，進(jìn)行一側(cè)壁子工藝，例如先沉積一氧化硅層或氮化硅層在半導(dǎo)體基 底32上并以回蝕刻方式去除部分氧化硅層或氮化硅層，以于存儲器區(qū)46的圖案化多晶硅 層52、柵極氧化層50以及氧化層40側(cè)壁以及邏輯區(qū)48的柵極電極側(cè)壁分別形成一側(cè)壁子 56。然后再利用存儲器區(qū)46的側(cè)壁子56當(dāng)作掩模進(jìn)行另一蝕刻工藝，以去除氧化層40下 的部分氮化層38及氧化層36。隨后可依照產(chǎn)品需求于邏輯區(qū)48的半導(dǎo)體基底32中形成 輕摻雜源極/漏極(圖未示)與源極/漏極區(qū)域(圖未示)，并選擇性在存儲器區(qū)46同時(shí) 形成相對應(yīng)的輕摻雜源極/漏極與源極/漏極區(qū)域，以于存儲器區(qū)46形成一 S0N0S存儲器 以及于邏輯區(qū)48形成一 M0S晶體管。 其中，制作輕摻雜源極漏極與源極/漏極區(qū)域的作法可依循一般制作M0S晶體管 的工藝來完成。例如，可先利用側(cè)壁子56當(dāng)作掩模進(jìn)行一輕摻雜離子注入工藝，以于側(cè)壁 子56兩側(cè)的半導(dǎo)體基底32中分別形成一輕摻雜源極/漏極。然后形成一主側(cè)壁子(圖未 示)于側(cè)壁子56周圍并利用主側(cè)壁子當(dāng)作掩模進(jìn)行一重?fù)诫s離子注入工藝以形成源極/ 漏極區(qū)域。其中，側(cè)壁子56、輕摻雜源極/漏極、主側(cè)壁子以及源極/漏極區(qū)域的工藝順序 可依工藝需求隨時(shí)改變或調(diào)整，此皆屬本發(fā)明所涵蓋的范圍。最后可再進(jìn)行一金屬內(nèi)連線 工藝，例如先覆蓋一層間介電層于存儲器區(qū)46與邏輯區(qū)48，然后形成多個(gè)連接?xùn)艠O電極與 存儲器的接觸插塞于層間介電層中。 綜上所述，本發(fā)明主要在蝕刻一堆疊薄膜前先覆蓋一硬掩模在堆疊薄膜表面，然 后以兩段式的蝕刻方式來形成所需的堆疊圖案。以本發(fā)明所揭露的制作方式為例，第一次 蝕刻主要去除部分的硬掩模及堆疊薄膜最底層以上的所有介電層，而第二次蝕刻則去除堆 疊薄膜最底層的部分介電層。由于本發(fā)明所使用的氮化硅硬掩模具有較佳的附著力，本發(fā) 明可搭配氮化硅硬掩模及上述的兩段式蝕刻工藝來蝕刻堆疊圖案時(shí)，如此即可避免蝕時(shí)于 堆疊薄膜中產(chǎn)生底切現(xiàn)象。 以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請權(quán)利要求所做的均等變化與 修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
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權(quán)利要求
一種制作堆疊薄膜的方法，包含提供半導(dǎo)體基底；形成堆疊薄膜于該半導(dǎo)體基底上，該堆疊薄膜包含多個(gè)介電層；覆蓋硬掩模于該堆疊薄膜上；部分去除該硬掩模及該堆疊薄膜最底層介電層以上的所有該介電層中未被硬掩模蓋住的部分；以及部分去除該堆疊薄膜中最底層的該介電層。
2. 如權(quán)利要求1所述的方法，其中所述介電層包含氧化物、氮化物、氮氧化物、金屬氧化物、或上述組合。
3. 如權(quán)利要求1所述的方法，其中該堆疊薄膜包含氧化層_氮化層_氧化層結(jié)構(gòu)。
4. 如權(quán)利要求3所述的方法，其中部分去除該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分的步驟包含去除該氧化層-氮化層-氧化層結(jié)構(gòu)中的氧化層-氮化層。
5. 如權(quán)利要求3所述的方法，其中去除該堆疊薄膜中最底層的該介電層的步驟包含去除該氧化層_氮化層_氧化層結(jié)構(gòu)中的氧化層。
6. 如權(quán)利要求1所述的方法，另包含利用干蝕刻工藝來去除部分該硬掩模及該堆疊薄膜中最底層介電層以上的所有介電層中未被硬掩模蓋住的部分。
7. 如權(quán)利要求1所述的方法，另包含利用濕蝕刻工藝來去除該堆疊薄膜中最底層的該介電層。
8. 如權(quán)利要求1所述的方法，另包含利用硫酸與過氧化氫混合物(sulfuricacid-hydrogen peroxide mixture, SPM)來去除該硬掩模。
9. 如權(quán)利要求l所述的方法，另包含現(xiàn)場(in-situ)去除該堆疊薄膜中最底層的該介電層的步驟及利用該硫酸與過氧化氫混合物來去除該硬掩模。
10. 如權(quán)利要求1所述的方法，其中該硬掩模包含氮化硅層。
11. 如權(quán)利要求1所述的方法，其中該堆疊薄膜的厚度介于100埃至300埃。
12. —種制作集成電路的方法，包含提供半導(dǎo)體基底，該半導(dǎo)體基底上定義有存儲器區(qū)與邏輯區(qū)；形成堆疊薄膜于該半導(dǎo)體基底上的該存儲器區(qū)及該邏輯區(qū)，該堆疊薄膜包含多個(gè)介電層；覆蓋硬掩模于該存儲器區(qū)及該邏輯區(qū)的該堆疊薄膜表面；部分去除該存儲器區(qū)的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分以及完全去除該邏輯區(qū)的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層；部分去除該存儲器區(qū)的該堆疊薄膜最底層的該介電層及完全去除該邏輯區(qū)的該堆疊薄膜最底層的介電層；去除該存儲器區(qū)的該硬掩模；以及形成晶體管于該邏輯區(qū)。
13. 如權(quán)利要求12所述的方法，其中形成該晶體管于該邏輯區(qū)的步驟另包含覆蓋柵極氧化層與多晶硅層于該存儲器區(qū)及該邏輯區(qū)；部分去除該存儲器區(qū)的該多晶硅層、該柵極氧化層與該堆疊薄膜最上層的介電層及部分去除該邏輯區(qū)的該多晶硅層與該柵極氧化層；分別形成側(cè)壁子于該存儲器區(qū)的該多晶硅層、該柵極氧化層與該堆疊薄膜最上層的介電層側(cè)壁及該邏輯區(qū)的該多晶硅層與該柵極氧化層側(cè)壁；以及形成源極/漏極區(qū)域于該邏輯區(qū)的該多晶硅層兩側(cè)的該半導(dǎo)體基底中。
14. 如權(quán)利要求13所述的方法，其中該多晶硅層的厚度介于1300埃至2500埃。
15. 如權(quán)利要求12所述的方法，其中所述介電層包含氧化物、氮化物、氮氧化物、金屬氧化物、或上述組合。
16. 如權(quán)利要求12所述的方法，其中該堆疊薄膜包含氧化層-氮化層-氧化層結(jié)構(gòu)。
17. 如權(quán)利要求16所述的方法，其中部分去除該存儲器區(qū)的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分以及完全去除該邏輯區(qū)的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層的步驟包含去除該氧化層-氮化層-氧化層結(jié)構(gòu)中的氧化層-氮化層。
18. 如權(quán)利要求16所述的方法，其中部分去除該存儲器區(qū)的該堆疊薄膜最底層的該介電層及完全去除該邏輯區(qū)的該堆疊薄膜最底層的介電層的步驟包含去除該氧化層-氮化層-氧化層結(jié)構(gòu)中的氧化層。
19. 如權(quán)利要求12所述的方法，另包含利用干蝕刻工藝來部分去除該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分以及完全去除該邏輯區(qū)的該硬掩模及該堆疊薄膜最底層介電層以上的所有介電層。
20. 如權(quán)利要求12所述的方法，另包含利用濕蝕刻工藝來部分去除該存儲器區(qū)的該堆疊薄膜最底層的該介電層及完全去除該邏輯區(qū)的該堆疊薄膜最底層的介電層。
21. 如權(quán)利要求12所述的方法，另包含利用硫酸與過氧化氫混合物來去除該存儲器區(qū)的該硬掩模。
22. 如權(quán)利要求12所述的方法，其中該硬掩模包含氮化硅層。
23. 如權(quán)利要求12所述的方法，其中該堆疊薄膜的厚度介于100埃至300埃。
全文摘要
本發(fā)明是揭露一種制作堆疊薄膜的方法。首先提供半導(dǎo)體基底，然后形成堆疊薄膜于半導(dǎo)體基底上，且堆疊薄膜包含多個(gè)介電層。接著覆蓋硬掩模于堆疊薄膜上，并去除部分硬掩模及堆疊薄膜最底層介電層以上的所有介電層中未被硬掩模蓋住的部分，隨后再部分去除堆疊薄膜中最底層的介電層。
文檔編號H01L21/314GK101783291SQ20091000358
公開日2010年7月21日 申請日期2009年1月20日 優(yōu)先權(quán)日2009年1月20日
發(fā)明者施秉嘉, 楊喬麟, 黃啟政, 黃駿松 申請人:聯(lián)華電子股份有限公司