專利名稱：半導(dǎo)體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種半導(dǎo)體元件的制作方法，尤指一種可有效抑制通道效應(yīng) (channeling effect)的半導(dǎo)體元件的制作方法。
背景技術(shù)：
金屬氧化物半導(dǎo)體場(chǎng)效晶體管(Metal-Oxide-Semiconductor Field-EffectTransistor，以下簡(jiǎn)稱為M0SFET)為半導(dǎo)體技術(shù)領(lǐng)域中普遍用來執(zhí)行集成電 路所需功能的典型元件。請(qǐng)參閱圖l，圖1為一習(xí)知的M0SFET的剖面示意圖。簡(jiǎn)單地說， MOSFET的制作于基底IOO上形成一介電層102與一未摻雜的多晶硅(polysilicon)層 104，然后圖案化上述兩膜層而形成一柵極結(jié)構(gòu)106。接下來以柵極結(jié)構(gòu)106為掩模，于柵 極結(jié)構(gòu)106兩側(cè)的基底100內(nèi)分別形成一輕摻雜漏極(lightly doped drain,以下簡(jiǎn)稱為 LDD) 110。隨后于柵極結(jié)構(gòu)106的側(cè)壁形成一側(cè)壁子112 ;最后利用柵極結(jié)構(gòu)106與側(cè)壁子 112為掩模，于側(cè)壁子112兩側(cè)的基底100內(nèi)分別形成一源極/漏極120。
請(qǐng)繼續(xù)參閱圖1。 一般在形成作為柵極導(dǎo)電層的多晶硅層104時(shí)，于約62(TC的 環(huán)境溫度中形成具有柱狀結(jié)構(gòu)(column structure)的多晶硅層104，如圖1所示，多晶硅 層104中的線條代表晶粒邊界(grain boundary)。如前所述，由于在離子注入源極/漏 極120時(shí)利用柵極結(jié)構(gòu)106與側(cè)壁子112作為掩模，因此若在注入時(shí)該等離子沿著某特 定的注入角度進(jìn)入多晶硅層104，將會(huì)沿著多晶硅層104內(nèi)柱狀結(jié)構(gòu)的晶格邊界前進(jìn)，使 離子的植入距離超過預(yù)期的深度，導(dǎo)致植入離子在深度控制上的困難，即所謂的通道效應(yīng) (channelingeffeet)。由于通道效應(yīng)的影響，離子甚至?xí)┩付嗑Ч鑼?04與介電層102， 破壞介電層102的品質(zhì)，降低其穩(wěn)定性而造成可靠性的問題。更嚴(yán)重的是，通道效應(yīng)會(huì)造成 MOSFET臨界電壓的飄移，甚至造成元件無法關(guān)閉而使電路失效。 另外，習(xí)知技術(shù)中常發(fā)生柵極結(jié)構(gòu)106的多晶硅層104在反轉(zhuǎn)階段(inversion) 在多晶硅層104鄰近介電層102的區(qū)域產(chǎn)生載子(carrier)空乏的現(xiàn)象，即發(fā)生柵極的空 乏效應(yīng)(d印letion effect)，使得有效柵極電容(effect gatec即acitance)降低的問題。 因此業(yè)界亦有以降低柵極結(jié)構(gòu)106的高度，即降低多晶硅層104的厚度的方法來降低空乏 效應(yīng)的發(fā)生。而隨著工藝技術(shù)不斷的進(jìn)步，柵極線寬縮小至90納米(nm)以下時(shí)，柵極結(jié)構(gòu) 106的高度，即多晶硅層104的厚度也需隨的降低以避免空乏效應(yīng)的發(fā)生，然而這卻使得上 述穿透效應(yīng)的影響更加顯著。 此外，在其他的習(xí)知技術(shù)中，多晶硅層104亦有在大于62(TC的環(huán)境溫度成長(zhǎng)的情 形，此時(shí)長(zhǎng)成的多晶硅層104具有更大的晶粒及更明顯的柱狀結(jié)構(gòu)，使得通道效應(yīng)益加明 顯。上述的產(chǎn)品要求及工藝條件在在增加了通道效應(yīng)發(fā)生的情形，且增加了工藝控制上的 困難度。因此如何在有限的工藝范圍內(nèi)，與不再提升工藝控制的困難的前提下，使MOSFET 的柵極工程能同時(shí)有效地抑制空乏效應(yīng)與通道效應(yīng)，實(shí)為一值得關(guān)注的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的在于提供一種可同時(shí)抑制空乏效應(yīng)與穿透效應(yīng)的半導(dǎo)體元 件的制作方法。 根據(jù)本發(fā)明，提供一種半導(dǎo)體裝置的制作方法，該方法首先提供一基底，且該基底 上形成有一多晶硅層與一絕緣層。接下來圖案化該多晶硅層與該絕緣層，以于該基底上 形成至少一柵極結(jié)構(gòu)。之后，依序于該柵極結(jié)構(gòu)兩側(cè)的該基底內(nèi)分別形成一輕摻雜漏極 (LDD)，并于該柵極結(jié)構(gòu)的側(cè)壁形成一側(cè)壁子。形成側(cè)壁子之后，于該柵極結(jié)構(gòu)的一頂部與 該側(cè)壁子兩側(cè)的該基底上分別形成一阻擋層(barrier layer)。最后于該側(cè)壁子兩側(cè)被該 阻擋層覆蓋的該基底內(nèi)分別形成一源極/漏極。 根據(jù)本發(fā)明所提供的制作半導(dǎo)體元件的方法，藉由形成于柵極結(jié)構(gòu)頂部表面的阻 擋層在源極/漏極的離子注入工藝中阻擋摻雜質(zhì)進(jìn)入多晶硅層，以避免摻雜質(zhì)因通道效應(yīng) 沿著晶粒邊界到達(dá)多晶硅層與介電層的交界處，甚或穿透介電層，破壞其品質(zhì)而降低其穩(wěn) 定性及可靠性，以及造成臨界電壓的飄移的問題。且由于阻擋層的設(shè)置，用來活化摻雜質(zhì)以 形成源極/漏極的RTP不必藉由降低熱預(yù)算以避免上述摻雜質(zhì)在RTP中擴(kuò)散甚或穿透介電 層的問題；故亦可額外避免因降低熱預(yù)算而產(chǎn)生的空乏效應(yīng)。



請(qǐng)繼續(xù)參閱圖2。圖案化多晶硅層204與介電層202，而于基底200上形成至少一 如圖2所示的柵極結(jié)構(gòu)206。接著在基底200上形成一襯墊層208，襯墊層208可為一厚度 介于50埃(angstrom)與400埃之間、由氧化硅構(gòu)成的膜層，然熟知該項(xiàng)技藝的人士應(yīng)知襯 墊層208的厚度及材料不限于此。隨后，利用一離子注入工藝(ion implantation)，以于柵 極結(jié)構(gòu)206兩側(cè)的基底200內(nèi)分別形成一摻雜區(qū)(圖未示)；隨后再藉由一快速熱處理工 藝(rapid thermalprocessing，以下簡(jiǎn)稱為RTP)活化摻雜區(qū)中的摻雜質(zhì)，而形成圖2所示 的輕摻雜漏極(LDD)210。由于上述步驟與根據(jù)不同型態(tài)的半導(dǎo)體元件所選用的摻雜質(zhì)系為 熟習(xí)該項(xiàng)技藝者與具通常知識(shí)者所熟知，故于此不多加贅述。 請(qǐng)參閱圖3。待完成LDD 210的制作后，于柵極結(jié)構(gòu)206的側(cè)壁制作一側(cè)壁子212。 側(cè)壁子212的制作首先于基底200上形成一單層或多層結(jié)構(gòu)的膜層，而該膜層可包含氧化 硅、氮化硅、氮氧化硅或其他的介電材料。隨后再進(jìn)行一回蝕刻工藝，利用襯墊層208作為 蝕刻停止層直接回蝕刻該單層或多層結(jié)構(gòu)的膜層，以得到如圖3所示的側(cè)壁子212，且柵極 結(jié)構(gòu)208頂部表面與基底200表面會(huì)殘余有部分的襯墊層208。熟習(xí)該項(xiàng)技藝者與具通常 知識(shí)者均亦了解，本實(shí)施例的側(cè)壁子212也可為其他形狀、材料、結(jié)構(gòu)層的組合，并不以此 為限。 請(qǐng)參閱圖4。在形成側(cè)壁子212之后，隨即進(jìn)行一稀釋氟化氫(dilute HF，以下簡(jiǎn) 稱為DHF)清洗步驟，利用DHF移除存留在柵極結(jié)構(gòu)208頂部表面與基底200表面的襯墊層 208，以及移除柵極結(jié)構(gòu)208頂部表面與基底200表面不必要的顆粒或倶生氧化層(native oxide)。 請(qǐng)繼續(xù)參閱圖4。在DHF清洗工藝之后，重新于柵極結(jié)構(gòu)206頂部的一表面與側(cè) 壁子212兩側(cè)基底202的表面分別形成一阻擋層(barrier layer) 218。阻擋層218可藉 由實(shí)施CVD方法、氧等離子體灰洗(plasma ash)方法、或過氧化氫(H202)自對(duì)準(zhǔn)浸漬方法 等所形成；其包含有氧化硅或氮氧化硅等。而在本第一較佳實(shí)施例中，阻擋層218是一藉由 氧等離子體灰洗(Plasma Ash)方法完成、厚度介于8 18埃，較佳厚度約為13埃的氧化 硅層。氧等離子體灰洗方法的工藝溫度介于180°C _2701:，較佳約為250°C ;工藝時(shí)間介于 90秒-150秒，較佳約為90秒。另外，在本第一較佳實(shí)施例的變化型態(tài)中，亦可在氧等離子 體灰洗方法實(shí)施時(shí)注入氮?dú)?，而形成由氮氧化硅?gòu)成的阻擋層218。 請(qǐng)參閱圖5。接下來再利用一離子注入工藝于側(cè)壁子212兩側(cè)的基底218內(nèi)分別 形成一摻雜區(qū)(圖未示)；并藉由一RTP活化摻雜區(qū)中的摻雜質(zhì)，而形成圖5所示的源極/ 漏極220。 在本第一較佳實(shí)施例中，藉由形成于柵極結(jié)構(gòu)206頂部表面的阻擋層218在源極 /漏極220的離子注入工藝中阻擋摻雜質(zhì)進(jìn)入多晶硅層204，以避免摻雜質(zhì)在因通道效應(yīng) 沿著晶粒邊界到達(dá)多晶硅層204與介電層202的交界處，甚或穿透介電層202，破壞介電層 202的品質(zhì)而降低其穩(wěn)定性與可靠性，以及造成臨界電壓的飄移等問題。且由于阻擋層218降低了摻雜質(zhì)進(jìn)入多晶硅層204的可能，因此用以活化摻雜質(zhì)以形成源極/漏極220的RTP 不必藉由降低熱預(yù)算以避免上述摻雜質(zhì)在RTP中擴(kuò)散甚或穿透介電層202的問題；也因此 可額外避免因降低熱預(yù)算而產(chǎn)生的空乏效應(yīng)。 請(qǐng)參閱圖6至圖10，圖6至圖10為本發(fā)明所提供的半導(dǎo)體裝置的制作方法的一第 二較佳實(shí)施例的示意圖。如圖6所示，首先提供一基底300，基底300可為一硅基底或絕緣 體上硅(SOI)基底等。如前所述，基底300上包含一由氧化物、氮氧化物等具有氧原子或氮 原子及其組合的介電材料所構(gòu)成的介電層302，與一在大于60(TC，如72(TC的環(huán)境中藉由 CVD方法所形成的多晶硅層304。多晶硅層304為一具有柱狀結(jié)構(gòu)的膜層，圖6中多晶硅層 304的線條即代表晶粒邊界。隨后圖案化多晶硅層304與絕緣層302，而于基底300上形成 至少一柵極結(jié)構(gòu)306。 請(qǐng)繼續(xù)參閱圖6。接著在基底300上形成一襯墊層308，襯墊層308可為一厚度介 于50埃與400埃之間、由氧化硅構(gòu)成的膜層，然熟知該項(xiàng)技藝的人士應(yīng)知襯墊層308的厚 度及材料不限于此。隨后，利用一離子注入工藝，以于柵極結(jié)構(gòu)306兩側(cè)的基底300內(nèi)分 別形成一摻雜區(qū)(圖未示)；再藉由一RTP活化摻雜區(qū)中的摻雜質(zhì)，而形成圖6所示的LDD 310。如前所述，由于上述步驟與根據(jù)不同型態(tài)的半導(dǎo)體元件所選用的摻雜質(zhì)為熟習(xí)該項(xiàng)技 藝者與具通常知識(shí)者所熟知，故于此亦不多加贅述。 請(qǐng)參閱圖7。待完成LDD 310的制作后，于柵極結(jié)構(gòu)306的側(cè)壁制作側(cè)壁子312。 側(cè)壁子312的制作首先于基底300上形成一單層或多層結(jié)構(gòu)的膜層，而該膜層可包含氧化 硅、氮化硅、氮氧化硅或其他的介電材料。隨后進(jìn)行一回蝕刻工藝，利用襯墊層308作為蝕 刻停止層直接回蝕刻該單層或多層結(jié)構(gòu)的膜層，以得到如圖7所示的側(cè)壁子312，且柵極結(jié) 構(gòu)306頂部表面與基底300表面會(huì)殘余有部分的襯墊層308。同樣地，本實(shí)施例的側(cè)壁子 312也可為其他形狀、材料、結(jié)構(gòu)層的組合，并不以此為限。 請(qǐng)參閱圖8與圖9。接下來再進(jìn)行一蝕刻工藝，以于側(cè)壁子312兩側(cè)的基底300 內(nèi)分別形成一凹槽314。待凹槽314形成之后，先進(jìn)行一預(yù)清洗(pre-clean)工藝，接著再 進(jìn)行一烘烤(baking)工藝，利用約75(TC至95(TC的溫度去除殘留于凹槽314表面的氧化 物，并修補(bǔ)原本粗糙的凹槽314表面。隨后進(jìn)行一選擇性外延成長(zhǎng)(selective印itaxial growth,以下簡(jiǎn)稱為SEG)工藝，而如圖9所示于凹槽314內(nèi)分別形成一外延層316，外延層 316則依半導(dǎo)體元件電性的要求可分別包含有鍺化硅(SiGe)或碳化硅(SiC)。在本第二較 佳實(shí)施例中，藉由SEG技術(shù)，并利用外延層的晶格常數(shù)(lattice constant)比硅大此一特 性，使外延層產(chǎn)生結(jié)構(gòu)上應(yīng)變而形成應(yīng)變硅，并帶動(dòng)通道區(qū)部分的單晶硅的晶格與帶結(jié)構(gòu) (band structure)發(fā)生改變，造成載子移動(dòng)性增加，并提升半導(dǎo)體元件的載子遷移速度。
請(qǐng)參閱圖9。在進(jìn)行SEG工藝形成外延層316之后，進(jìn)行一DHF清洗步驟，利用DHF 移除柵極結(jié)構(gòu)306頂部表面及基底300表面不必要的顆粒或倶生氧化層。而在DHF清洗工 藝之后，于柵極結(jié)構(gòu)306頂部的表面與外延層316的一表面分別形成一阻擋層318。如前 所述，阻擋層318可藉由實(shí)施CVD方法、氧等離子體灰洗方法、或過氧化氫浸漬方法等形成； 其包含有氧化硅或氮氧化硅等。在本第二較佳實(shí)施例中，阻擋層318亦為一藉由氧等離子 體灰洗方法完成、厚度介于8 18埃的氧化硅層。氧等離子體灰洗方法的工藝參數(shù)同于第 一較佳實(shí)施例；而在本第二較佳實(shí)施例中，較佳工藝溫度約為25(TC，較佳工藝時(shí)間約為90 秒，阻擋層318的厚度約為13埃。在本第二較佳實(shí)施例的變化型態(tài)中，亦可在氧等離子體
6灰洗方法實(shí)施時(shí)注入氮?dú)?，而形成由氮氧化硅?gòu)成的阻擋層318。 請(qǐng)參閱圖10。隨后再利用一離子注入工藝于外延層316內(nèi)分別形成一摻雜區(qū)(圖 未示)；并藉由一 RTP活化摻雜區(qū)中的摻雜質(zhì)，而形成圖10所示的源極/漏極320。
在本第二較佳實(shí)施例中，形成于柵極結(jié)構(gòu)306頂部表面的阻擋層318在離子注入 工藝中阻擋摻雜質(zhì)進(jìn)入多晶硅層304，故可避免摻雜質(zhì)因通道效應(yīng)沿著晶粒邊界到達(dá)多晶 硅層304與介電層302的交界處，甚或穿透介電層302，而降低其穩(wěn)定性及可靠性，以及造成 柵極臨界電壓飄移的問題。另外，用以活化摻雜質(zhì)以形成源極/漏極320的RTP不必藉由 降低熱預(yù)算以避免上述摻雜質(zhì)在RTP中擴(kuò)散甚或穿透介電層302的問題；故亦可額外避免 因降低熱預(yù)算而產(chǎn)生的空乏效應(yīng)。 此外，請(qǐng)參閱圖11，圖11為第一較佳實(shí)施例與第二較佳實(shí)施例的一變化型態(tài)的示 意圖。在本第一較佳實(shí)施例與第二較佳實(shí)施例中，還可包含一離子注入步驟500，進(jìn)行于形 成多晶硅層204/304之后，該離子注入步驟使用的離子包含有鍺、磷、氧、或氮等離子。該等 摻雜的離子會(huì)撞擊具有柱狀結(jié)構(gòu)的硅晶格，甚至于多晶硅層204/304中形成一層紊亂的非 結(jié)晶結(jié)構(gòu)，而得以緩解后續(xù)作為源極/漏極而植入的摻雜質(zhì)的通道效應(yīng)。
綜上所述，根據(jù)本發(fā)明所提供的制作半導(dǎo)體元件的方法，藉由形成于柵極結(jié)構(gòu)頂 部表面的阻擋層在源極/漏極的離子注入工藝中阻擋摻雜質(zhì)進(jìn)入多晶硅層，以避免摻雜質(zhì) 因通道效應(yīng)沿著晶粒邊界迅速到達(dá)多晶硅層與介電層的交界處，甚或穿透介電層，破壞其 品質(zhì)而降低其穩(wěn)定性及可靠性，以及造成臨界電壓的飄移的問題。且由于阻擋層降低了摻 雜質(zhì)貫穿多晶硅層的可能，因此用以活化摻雜質(zhì)以形成源極/漏極的RTP不必藉由降低熱 預(yù)算以避免多晶硅層內(nèi)的摻雜質(zhì)在RTP中擴(kuò)散甚或穿透介電層的問題；也因此可額外避免 因降低熱預(yù)算而產(chǎn)生的空乏效應(yīng)。 以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
一種半導(dǎo)體元件的制作方法，包含有提供基底，且該基底上形成有多晶硅層與絕緣層；圖案化該多晶硅層與該絕緣層，以于該基底上形成至少一柵極結(jié)構(gòu)；于該柵極結(jié)構(gòu)兩側(cè)的該基底內(nèi)分別依序形成輕摻雜漏極及側(cè)壁子；于該柵極結(jié)構(gòu)頂部的表面與該側(cè)壁子兩側(cè)該基底的表面上分別形成阻擋層；以及于該側(cè)壁子兩側(cè)被該阻擋層覆蓋的該基底內(nèi)分別形成源極/漏極。
2. 如權(quán)利要求1所述的方法，還包含離子注入步驟，進(jìn)行于形成該多晶硅層之后。
3. 如權(quán)利要求2所述的方法，其中該離子注入步驟使用的離子包含有鍺、磷、氧、或氮。
4. 如權(quán)利要求l所述的方法，還包含稀釋氟化氫(dilute HF， DHF)清洗步驟，進(jìn)行于 形成該側(cè)壁子之后。
5. 如權(quán)利要求1所述的方法，其中該阻擋層藉由實(shí)施化學(xué)氣相沉積方法、氧等離子體 灰洗(plasma ash)方法或過氧化氫(H202)浸漬方法形成。
6. 如權(quán)利要求5所述的方法，其中該氧等離子體灰洗方法的實(shí)施還包含有氮?dú)獾淖⑷搿?br> 7. 如權(quán)利要求5所述的方法，其中該阻擋層包含氧化硅或氮氧化硅。
8. 如權(quán)利要求1所述的方法，還包含選擇性外延成長(zhǎng)工藝，進(jìn)行于形成該側(cè)壁子之后， 且該選擇性外延成長(zhǎng)工藝還包含有于該側(cè)壁子兩側(cè)的該基底內(nèi)分別形成凹槽；以及 于該等凹槽內(nèi)分別形成外延層。
9. 如權(quán)利要求8所述的方法，其中該外延層包含有鍺化硅(SiGe)或碳化硅(SiC)。
10. 如權(quán)利要求8所述的方法，還包含稀釋氟化氫清洗步驟，進(jìn)行于該選擇性外延成長(zhǎng) 工藝之后。
11. 如權(quán)利要求8所述的方法，其中該阻擋層形成于該柵極結(jié)構(gòu)頂部的表面與該外延 層的表面。
12. 如權(quán)利要求1所述的方法，其中該阻擋層的厚度介于8 18埃。
全文摘要
一種半導(dǎo)體元件的制作方法，提供具有多晶硅層與絕緣層的基底；圖案化該多晶硅層與該絕緣層形成至少一柵極結(jié)構(gòu)；于該柵極結(jié)構(gòu)兩側(cè)的該基底內(nèi)分別形成輕摻雜漏極；于該柵極結(jié)構(gòu)側(cè)壁形成側(cè)壁子；于該柵極結(jié)構(gòu)頂部的表面與該側(cè)壁子兩側(cè)的該基底表面分別形成阻擋層；以及于該側(cè)壁子兩側(cè)的該基底內(nèi)分別形成源極/漏極。
文檔編號(hào)H01L21/336GK101783294SQ20091000358
公開日2010年7月21日 申請(qǐng)日期2009年1月20日 優(yōu)先權(quán)日2009年1月20日
發(fā)明者戴錦華 申請(qǐng)人:聯(lián)華電子股份有限公司