專利名稱：用于使用高K金屬柵堆疊使能多V_t裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，更具體地，涉及用于在集成電路中組合彼此具有不同閾值電壓要求的晶體管的技術(shù)。
背景技術(shù)：
現(xiàn)今的集成電路通常包含各種不同類型彼此組合的晶體管。舉例而言，隨機存取 存儲器晶體管，如靜態(tài)隨機存取存儲器(SRAM)或動態(tài)隨機存取存儲器(DRAM)晶體管，以許 多配置用以與各種邏輯晶體管組合。然而，與集成不同晶體管相關(guān)聯(lián)的挑戰(zhàn)在于，每種類型 的晶體管通常要求與其他類型晶體管所需不同的閾值電壓(Vt)。例如，在組合SRAM與邏輯 晶體管的集成電路配置中，SRAM晶體管通常要求比其相應(yīng)的邏輯部件更高的Vt。該Vt的差 異是由于SRAM晶體管相比于邏輯晶體管相對較低的功率要求所致。在常規(guī)設(shè)計中，這些不同的Vt要求通過摻雜來解決。具體而言，執(zhí)行額外的摻雜 步驟，從而相對于邏輯晶體管來改變SRAM晶體管的Vt，反之亦然。然而，此方案有著明顯的 缺點。由于晶體管的Vt通過摻雜來確定，因此裝置間的摻雜必須一致以得到一致的Vt。也 就是說，所生產(chǎn)的大量裝置中會發(fā)生摻雜物波動，而導致晶體管中的變化性。晶體管中的變 化性導致裝置中的變化性，因而影響裝置的性能。隨著裝置特征尺寸的縮減，摻雜物波動及 裝置變化性的效應(yīng)甚至變得更顯著。因此，需要用于組合具有不同Vt要求的晶體管的改進的技術(shù)。

發(fā)明內(nèi)容
本發(fā)明提供一種用于組合彼此具有不同閾值電壓(Vt)要求的晶體管的技術(shù)。根 據(jù)本發(fā)明的一方面，提供一種半導體裝置。此半導體裝置包含基板，所述基板具有至少 第一與第二 η溝道場效應(yīng)晶體管(nFET)區(qū)域，以及至少第一與第二 ρ溝道場效應(yīng)晶體管 (pFET)區(qū)域；在基板上的位于第一 nFET區(qū)域上方的至少一個邏輯nFET ；在基板上的位于 第一 pFET區(qū)域上方的至少一個邏輯pFET ；在基板上的位于第二 nFET區(qū)域上方的至少一 個靜態(tài)隨機存取存儲器(SRAM)nFET ；以及在基板上的位于第二 pFET區(qū)域上方的至少一個 SRAM pFET。邏輯nFET、邏輯pFET、SRAM nFET以及SRAMpFET各自包含柵堆疊，所述柵堆疊 具有位于高K層上方的金屬層。邏輯nFET柵堆疊還包含覆蓋層(capping layer)，將金屬 層與高K層分開，其中覆蓋層還配置為相對于邏輯pFET、SRAM nFET、以及SRAM pFET中的 一個或更多個的Vt，偏移邏輯nFET的Vt。根據(jù)本發(fā)明另一方面，提供一種制造半導體裝置的方法。該方法包含以下步驟。 提供基板，其具有至少一個邏輯nFET區(qū)域、至少一個SRAM nFET區(qū)域、至少一個邏輯pFET 區(qū)域、以及至少一個SRAMpFET區(qū)域。在邏輯pFET區(qū)域中選擇性形成結(jié)晶硅鍺。在邏輯 nFET區(qū)域、SRAM nFET區(qū)域、邏輯pFET區(qū)域、以及SRAM pFET區(qū)域上方生長面際層電介質(zhì) (interfacial layer dielectric)。在面際層電介質(zhì)上方沉積高K層。在邏輯nFET區(qū)域 中且在高K層的與面際層電介質(zhì)相反的一側(cè)上方形成覆蓋層。在邏輯nFET區(qū)域中的覆蓋層上方，且在SRAM nFET區(qū)域、邏輯pFET區(qū)域、以及SRAM pFET區(qū)域中的高K層上方沉積金 屬層。在金屬層上沉積硅層。執(zhí)行蝕刻，穿過面際層電介質(zhì)、高K層、覆蓋層、金屬層、以及 硅層，以在邏輯nFET區(qū)域上方形成邏輯nFET柵堆疊，并且穿過面際層電介質(zhì)、高K層、金屬 層、以及硅層，以在SRAM nFET區(qū)域上方形成SRAM nFET柵堆疊、在邏輯pFET區(qū)域上方形成 邏輯PFET柵堆疊、以及在SRAMpFET區(qū)域上方形成SRAM pFET柵堆疊。根據(jù)本發(fā)明另一方面，提供另一種制造半導體裝置的實施例。該方法包含以下步 驟。提供基板，其具有至少一個邏輯nFET區(qū)域、至少一個SRAM nFET區(qū)域、至少一個邏輯 pFET區(qū)域、以及至少一個SRAM pFET區(qū)域。在邏輯nFET區(qū)域、SRAM nFET區(qū)域、邏輯pFET 區(qū)域、以及SRAM pFET區(qū)域上方生長面際層電介質(zhì)。在面際層電介質(zhì)上方沉積高K層。在 邏輯nFET區(qū)域及SRAM pFET區(qū)域中并且在高K層的與面際層電介質(zhì)相反的一側(cè)上方形成 覆蓋層。在邏輯nFET區(qū)域及SRAM pFET區(qū)域中的覆蓋層上方，且在SRAM nFET區(qū)域及邏輯 pFET區(qū)域中的高K層上方沉積金屬層。在金屬層上方沉積硅層。執(zhí)行蝕刻，穿過面際層電 介質(zhì)、高K層、覆蓋層、金屬層、以及硅層，以在邏輯nFET區(qū)域上方形成邏輯nFET柵堆疊并 在SRAM pFET區(qū)域上方形成SRAM pFET柵堆疊，并且穿過面際層電介質(zhì)、高K層、金屬層、以 及硅層，以在SRAM nFET區(qū)域上方形成SRAM nFET柵堆疊以及在邏輯pFET區(qū)域上方形成邏 輯pFET柵堆疊。本發(fā)明還包含以下步驟。在邏輯nFET區(qū)域及SRAM nFET區(qū)域上方沉積拉伸氮化 硅層。氧化邏輯PFET區(qū)域及SRAM pFET區(qū)域。在邏輯pFET區(qū)域及SRAM pFET區(qū)域上方沉 積壓縮氮化硅層。
對本發(fā)明的更完整的了解以及本發(fā)明進一步特征及優(yōu)點，將參照以下詳細說明及 附圖而獲得。


現(xiàn)在參考附圖，僅以示例的形式描述本發(fā)明的實施例，其中圖IA-G是顯示根據(jù)本發(fā)明實施例用于形成集成靜態(tài)隨機存取存儲器(SRAM)-邏 輯半導體裝置的例示方法的截面示意圖；圖2A-G是顯示根據(jù)本發(fā)明實施例用于形成集成SRAM-邏輯半導體裝置的另一例 示方法的截面示意圖；圖3A-G是顯示根據(jù)本發(fā)明實施例用于形成集成SRAM-邏輯半導體裝置的另一例 示方法的截面示意圖；圖4A-L是顯示根據(jù)本發(fā)明實施例用于形成集成SRAM-邏輯半導體裝置的另一例 示方法的截面示意圖；圖5是顯示根據(jù)本發(fā)明實施例的具有帶覆蓋層的高K/金屬柵堆疊的η溝道金屬 氧化物半導體電容(nMOSCAP)的平帶電壓(Vfb)偏移的示意圖。
具體實施例方式圖IA-G是顯示用于形成集成靜態(tài)隨機存取存儲器(SRAM)-邏輯半導體裝置的例 示方法的截面示意圖。該裝置可以包含例如具有多個SRAM及邏輯晶體管的集成電路。以集成SRAM-邏輯裝置而言，相比邏輯晶體管的閾值電壓(Vt)，期望能夠精確且一致地改變SRAM晶體管的閾值電壓。舉例而言，SRAM晶體管可能要求比邏輯晶體管更高的 閾值電壓。如下面將描述的，本技術(shù)涉及具有高K/金屬柵堆疊的晶體管?？稍谝粋€或更多 的柵堆疊中選擇性地使用覆蓋層，并且/或者可以選擇性地生長結(jié)晶硅鍺(cSiGe)以改變 對應(yīng)晶體管的閾值電壓。如圖1A所示，提供基板104?；?04可包含絕緣體上硅 (silicon-on-insulatior, S01)基板或塊娃(Si)基板(bulk siliconsubstrate)。根據(jù)一 個例示實施例，基板104包含S0I基板，其具有位于絕緣體(例如二氧化硅(Si02))上方的 硅層，其中硅層具有約5納米(nm)至約lOOnm的厚度。基板104具有限定于其中的SRAM及邏輯n溝道場效應(yīng)晶體管(nFET)以及p溝 道場效應(yīng)晶體管(PFET)區(qū)域。具體而言，根據(jù)圖1A所示的例示實施例，基板104包含邏 輯nFET區(qū)域106、SRAMnFET區(qū)域108、邏輯pFET區(qū)域110、以及SRAM pFET區(qū)域112。邏輯 nFET區(qū)域106及SRAM nFET區(qū)域108各自包含硅并且摻雜有p型摻雜物。邏輯pFET區(qū)域 110及SRAM pFET區(qū)域112也各自包含硅并且摻雜有n型摻雜物。將如下所述，在邏輯pFET 區(qū)域110和SRAM pFET區(qū)域112的每一個中形成cSiGe。SRAM pFET區(qū)域112中的cSiGe 將具有降低的鍺(Ge)比率。僅作為范例而言，在SRAMpFET區(qū)域112中的cSiGe可具有小 于約30%的Ge比率，而優(yōu)選在約15%至約25%之間。相較而言，邏輯pFET區(qū)域110中的 cSiGe可具有約30%到40%之間的Ge比率。用于調(diào)整鍺量的過程，即生長cSiGe期間，為 本領(lǐng)域技術(shù)人員所熟知，因而于此不贅述。硬掩模層被沉積在裝置上方，并被圖案化以在nFET區(qū)域，即nFET區(qū)域106及SRAM nFET區(qū)域108上方形成硬掩模114。硬掩模114屏蔽邏輯nFET區(qū)域106及SRAM nFET區(qū) 域108，然后在邏輯pFET區(qū)域110及SRAM pFET區(qū)域112中分別選擇性形成(即生長) cSiGell3及115。如上所述，例如相比于邏輯pFET區(qū)域110，SRAM pFET區(qū)域112具有降低 的Ge比率。根據(jù)一個例示實施例，利用兩步掩蔽工藝(masking process)實現(xiàn)兩個pFET 區(qū)域之間的該變化，其中首先在邏輯pFET區(qū)域110上方放置一個掩模(未示出)，在SRAM pFET區(qū)域112中形成具有降低的Ge比率的cSiGe。移除掩模，并在SRAM pFET區(qū)域112上 方放置第二掩模(未顯示)，在邏輯pFET區(qū)域110中形成cSiGe。然后移除第二掩模。此 兩步掩蔽工藝執(zhí)行時硬掩模114置于適當處。此兩步掩蔽工藝的順序并不重要，且可執(zhí)行 為先在邏輯pFET區(qū)域110中形成cSiGe，而后在SRAMpFET區(qū)域112中形成具有降低的Ge 比率的cSiGe。如圖1B所示，剝除硬掩模114。根據(jù)一個例示實施例，利用濕化學蝕刻剝除硬掩模 114。如圖1C所示，面際層(interfacial layer，IL)電介質(zhì)116生長在nFET/pFET區(qū)域 上方。根據(jù)例示實施例，IL電介質(zhì)116包含Si02。然后，將氮包含到IL電介質(zhì)116中(例 如通過氮化、熱氮化、和/或先等離子氧化然后氮化)。然后將高K層118沉積在IL電介 質(zhì)116的與nFET/pFET區(qū)域相反的一側(cè)上方。根據(jù)例示實施例，高K層118包含以下中的 一個或更多個氧化鉿(Hf02)、氧化鋯(Zr02)、硅酸鉿(HfSiO)、氮化硅酸鉿(HfSiON)、氧化 鉭(Ta205)、氧化鈦(Ti02)、氧化鋁(A1203)、以及包含前述高K材料中的至少一個的混合物。覆蓋層120沉積在高K層118的與IL電介質(zhì)116相反的一側(cè)上方。根據(jù)例示實 施例，覆蓋層120包含以下中的一個或更多個氧化鑭(La203)、氧化鎂(Mg0)、IIA族及IIIB族元素的氧化物、以及IIA族及IIIB族元素的氮化物。覆蓋層描述于例如Brown等人提交的美國專利申請No. 2006/0289948，名稱為“控制高k金屬柵堆疊中的平帶/閾值電壓的方 法及其結(jié)構(gòu)”，以及Bojarczuk等人提交的美國專利申請No. 2006/0244035，名稱為“穩(wěn)定用 于CMOS的氧化鉿基硅晶體管中的平帶電壓及閾值電壓”，此兩者在此并入本文作為參考。如 下將述，在完成的裝置中，覆蓋層120可提供nFET中約300毫伏(mV)至約350mV之間的Vt 偏移。再者，降低Ge比率的cSiGe可提供pFET中約200mV至約350mV之間的Vt偏移。如圖ID所示，在邏輯nFET區(qū)域106上方圖案化光致抗蝕劑124。以光致抗蝕劑 124作為掩模，從SRAM nFET區(qū)域108、邏輯pFET區(qū)域110、以及SRAM pFET區(qū)域112上方選 擇性移除(即剝除)覆蓋層120。根據(jù)一個例示實施例，利用鹽酸(HCl)從SRAM nFET區(qū) 域108、邏輯pFET區(qū)域110、以及SRAM pFET區(qū)域112上方選擇性移除覆蓋層120。舉例而 言，如果高K層118包括HfO2 (如上所述)并且如果覆蓋層120包含La2O3 (如上所述)，則 HCl對于從HfO2層移除La2O3層具有選擇性。對于不同的覆蓋層組成而言，可使用其他合適 的化學劑來選擇性移除覆蓋層。如圖IE所示，移除光致抗蝕劑124露出形成在邏輯nFET區(qū)域上方的覆蓋層剩余 部份，即在邏輯nFET區(qū)域106上方的覆蓋層121。如圖IF所示，金屬層126被沉積在覆蓋 層121/高K層118上方。根據(jù)例示實施例，金屬層126包含以下中的一個或更多個氮化 鈦(TiN)、氮化鉭(TaN)、氮化鋁鉭(TaAlN)、氮化鋁鈦(TiAlN)、以及碳化鉭(TaC和Ta2C)。然后將Si層128沉積在金屬層126的與覆蓋層121/高K層118相反的一側(cè)上 方。根據(jù)例示實施例，Si層128包含多晶硅(poly-Si)和/或非晶硅，并且沉積厚度的最 厚點為約1，000埃(A )。然而，取決于技術(shù)，Si層128的厚度的最厚點能夠在約500埃到 約1，000埃之間變化。如圖IG所示，然后穿過各個層執(zhí)行反應(yīng)式離子蝕刻(RIE)，以限定nFET及pFET區(qū) 域中的每一個上方的各個柵堆疊。亦即，柵堆疊130限定在邏輯nFET區(qū)域106上方。柵堆 疊130包含IL電介質(zhì)116a(由IL電介質(zhì)116形成)、位于IL電介質(zhì)116a上方的高K層 118a(由高K層118形成)、位于高K層118a的與IL電介質(zhì)116a相反的一側(cè)上方的覆蓋 層121a(由覆蓋層121形成)、位于覆蓋層121a的與高K層118a相反的一側(cè)上方的金屬層 126a(由金屬層126形成)、以及位于金屬層126a的與覆蓋層121a相反的一側(cè)上方的Si 層128a (由Si層128形成)。柵堆疊132限定在SRAM nFET區(qū)域108上方。柵堆疊132包含IL電介質(zhì)116b (由 IL電介質(zhì)116形成)、位于IL電介質(zhì)116b上方的高K層118b (由高K層118形成)、位于 高K層118b的與IL電介質(zhì)116b相反的一側(cè)上方的金屬層126b (由金屬層126形成)、以 及位于金屬層126b的與高K層118b相反的一側(cè)上方的Si層128b (由Si層128形成)。柵堆疊134限定在邏輯pFET區(qū)域110上方。柵堆疊134包含IL電介質(zhì)116c (由 IL電介質(zhì)116形成)、位于IL電介質(zhì)116c上方的高K層118c (由高K層118形成)、位于 高K層118c的與IL電介質(zhì)116c相反的一側(cè)上方的金屬層126c (由金屬層126形成)、以 及位于金屬層126c的與高K層118c相反的一側(cè)上方的Si層128c (由Si層128形成)。柵堆疊136限定在SRAM pFET區(qū)域112上方。柵堆疊136包含IL電介質(zhì)116d(由 IL電介質(zhì)116形成)、位于IL電介質(zhì)116d上方的高K層118d(由高K層118形成)、位于 高K層118d的與IL電介質(zhì)116d相反的一側(cè)上方的金屬層126d(由金屬層126形成)、以及位于金屬層126d的與高K層118d相反的一側(cè)上方的Si層128d(由Si層128形成)。然后可執(zhí)行標準工藝來在柵堆疊的相對側(cè)上形成源極及漏極區(qū)域。如有需要，也 可在柵堆疊周圍形成氧化物和/或氮化物間隔物。作為執(zhí)行如圖IA-G所示的步驟的結(jié)果，如上所述，覆蓋層僅存在于柵堆疊130中。 這樣，對應(yīng)的邏輯nFET將具有處于帶邊緣的Vt0通過不同工藝的組合，覆蓋層偏移邏輯 nFET Vt0僅舉例而言，a)Vt中的負偏移，可能是由于當以較低價的鑭離子(La3+)或鎂離 子(Mg2+)異價取代HfO2中的Hf4+時形成的帶正電的移動氧空缺造成的，并且被需要用來 補償鑭鉿(LaHf)的有效負電荷；b)更多正電性的雜質(zhì)像鑭(La)或鎂(Mg)存在于HfO2中 可導致偶極，其將更負地偏移Vt (只要在柵堆疊上有非對稱的La組成分布，就會形成這種 偶極)；以及c) La或Mg與IL電介質(zhì)(例如SiO2)的相互作用，通過機制a)與b)的組合， 可導致負的Vt偏移。相較而言，在其柵堆疊(即柵堆疊132)中不具有覆蓋層的SRAMnFET具有大于邏 輯nFET的Vt的約200mV的Vt。對pFET而言，其在柵堆疊中也不具有覆蓋層，Vt達到目標 (即接近或處于PFET帶邊緣)。再者，相比邏輯pFET的Vt，SRAM pFET中存在降低Ge比率 的cSiGe (如上所述)將在SRAM pFET中提供約200mV至約350mV的正Vt偏移。因此，使 用降低的Ge比率的cSiGe來偏移Vt，獨立于使用覆蓋層來偏移Vt而操作。一般而言，使用 降低的Ge比率的cSiGe提供正Vt偏移，使用覆蓋層提供負Vt偏移。上述技術(shù)的益處在于它們最小化所涉及的掩蔽步驟的數(shù)目，這有利于降低生產(chǎn)時 間及成本。然而，可使用其他技術(shù)。舉例而言，可利用不同的掩蔽工藝獲得相同的柵堆疊配 置。具體而言，參考圖IC所示的步驟，在高K層上方沉積金屬層(例如TiN層)而非覆蓋 層。然后圖案化掩模以覆蓋SRAM nFET、邏輯pFET、以及SRAM pFET區(qū)域上方的金屬層，允 許從邏輯nFET區(qū)域上方選擇性移除金屬層。在從邏輯nFET區(qū)域上方移除金屬層之后，掩 模也被移除。然后在金屬層/高K層上方沉積覆蓋層，接著在覆蓋層上方沉積第二金屬層(例 如第二 TiN層)。然后圖案化第二掩模，以覆蓋邏輯nFET區(qū)域上方的第二 TiN層，允許從 SRAM nFET、邏輯pFET、以及SRAM pFET區(qū)域上方選擇性移除第二 TiN層及覆蓋層。在從 SRAM nFET、邏輯pFET、以及SRAM pFET區(qū)域上方移除第二 TiN層及覆蓋層之后，掩模也被移 除。從此點開始，剩余的工藝與圖IF-G所示相同(如上所述)。圖2A-G是顯示用于形成集成SRAM-邏輯半導體裝置的另一例示方法的截面示意 圖。此裝置可以包含例如具有多個SRAM及邏輯晶體管的集成電路。如圖2A所示，提供基板 204?；?04可包含SOI基板或塊Si基板。根據(jù)一個例示實施例，基板204包含SOI基 板，其具有在絕緣體(例如二氧化硅(SiO2))上方的Si層，其中Si層具有約5nm至約IOOnm 之間的厚度?；?04具有限定在其中的SRAM及邏輯nFE T以及pFET區(qū)域。具體而言，根據(jù)圖 2A所示的例示實施例，基板204包含邏輯nFET區(qū)域206、SRAM nFET區(qū)域208、邏輯pFET區(qū) 域210、以及SRAMpFET區(qū)域212。邏輯nFET區(qū)域206及SRAM nFET區(qū)域208各自包含Si 且摻雜有P型摻雜物。邏輯PFET區(qū)域210及SRAM pFET區(qū)域212還各自包含Si且摻雜有 η型摻雜物。將如下所述，cSiGe將形成在邏輯pFET區(qū)域210和SRAM pFET區(qū)域212中的 每一個中。
硬掩模層被沉積在裝置上，并被圖案化以在nFET區(qū)域上方，即邏輯nFET區(qū)域206 及SRAM nFET區(qū)域208上方形成硬掩模214。硬掩模214屏蔽邏輯nFET區(qū)域206及SRAM nFET區(qū)域208，然后分別在邏輯pFET區(qū)域210及SRAM pFET區(qū)域212上方選擇性形成(即 生長)CSiGe213及215。如圖2B所示，剝除硬掩模214。根據(jù)一個例示實施例，利用濕化學 蝕刻剝除硬掩模214。如圖2C所示，IL電介質(zhì)216生長在nFET/pFET區(qū)域上方。根據(jù)例示實施例，IL電 介質(zhì)216包含Si02。然后，將氮包含到IL電介質(zhì)216中(例如通過氮化、熱氮化、和/或先 等離子氧化然后氮化)。然后在IL電介質(zhì)216的與nFET/pFET區(qū)域相反的一側(cè)上方沉積 高K層218。根據(jù)例示實施例，高K層218包含以下中的一個或更多個Hf02、ZrO2, HfSiO、 HfSiON、Ta2O5, TiO2、A1203、以及包含前述高K材料至少其一的混合物。覆蓋層220沉積在 高K層218的與IL電介質(zhì)216相反的一側(cè)上方。根據(jù)例示實施例，覆蓋層220包含以下中 的一個或更多個La203、Mg0、IIA族及IIIB族元素的氧化物、以及IIA族及IIIB族元素的 氮化物。如圖2D所示，在邏輯nFET區(qū)域206及SRAM pFET區(qū)域212上方圖案化光致抗蝕劑 224及225。以光致抗蝕劑224及225作為掩模，從SRAM nFET區(qū)域208及邏輯pFET區(qū)域 210上方選擇性移除(即剝除)覆蓋層220。根據(jù)一個例示實施例，利用HCl從SRAM nFET 區(qū)域208及邏輯pFET區(qū)域210上方選擇性移除覆蓋層220。
如圖2E所示，移除光致抗蝕劑224及225，露出形成在邏輯nFET區(qū)域及SRAM pFET 區(qū)域上方的覆蓋層剩余部份，即分別在邏輯nFET區(qū)域206及SRAM pFET區(qū)域212上方的覆 蓋層221及222。如圖2F所示，金屬層226沉積在高K層218/覆蓋層221/覆蓋層222上 方。根據(jù)例示實施例，金屬層226包含以下中的一個或更多個TiN、TaN、TaAlN、TiAlN、TaC 禾口 Ta2C0然后Si層228沉積在金屬層226的與高K層218/覆蓋層221/覆蓋層222相反 的一側(cè)上方。根據(jù)例示實施例，Si層228包含多晶硅和/或非晶硅，且沉積厚度的最厚點 為約1，000埃。然而，取決于技術(shù)，Si層228厚度的最厚點在約500埃到約1，000埃之間變化。如圖2G所示，然后穿過各個層執(zhí)行反應(yīng)式離子蝕刻(RIE)，以限定nFET及pFET區(qū) 域中的每一個上方的各個柵堆疊。亦即，柵堆疊230限定在邏輯nFET區(qū)域206上方。柵堆 疊230包含IL電介質(zhì)216a(由IL電介質(zhì)216形成)、位于IL電介質(zhì)216a上方的高K層 218a(由高K層218形成)、位于高K層218a的與IL電介質(zhì)216a相反的一側(cè)上方的覆蓋 層221a(由覆蓋層221形成)、位于覆蓋層221a的與高K層218a相反的一側(cè)上方的金屬層 226a(由金屬層226形成)、以及位于金屬層226a的與覆蓋層221a相反的一側(cè)上方的Si 層228a(由Si層228形成)。柵堆疊232限定在SRAM nFET區(qū)域208上方。柵堆疊232包含IL電介質(zhì)216b (由 IL電介質(zhì)216形成)、位于IL電介質(zhì)216b上方的高K層218b (由高K層218形成)、位于 高K層218b的與IL電介質(zhì)216b相反的一側(cè)上方的金屬層226b (由金屬層226形成)、以 及位于金屬層226b的與高K層218b相反的一側(cè)上方的Si層228b (由Si層228形成)。柵堆疊234限定在邏輯pFET區(qū)域210上方。柵堆疊234包含IL電介質(zhì)216c (由 IL電介質(zhì)216形成)、位于IL電介質(zhì)216c上方的高K層218c (由高K層218形成)、位于高K層218c的與IL電介質(zhì)216c相反的一側(cè)上方的金屬層226c (由金屬層226形成)、以 及位于金屬層226c的與高K層218c相反的一側(cè)上方的Si層228c (由Si層228形成)。柵堆疊236限定在SRAM pFET區(qū)域212上方。柵堆疊236包含IL電介質(zhì)216d(由 IL電介質(zhì)216形成)、位于IL電介質(zhì)216d上方的高K層218d(由高K層218形成)、位于 高K層218d的與IL電介質(zhì)216d相反的一側(cè)上方的覆蓋層222d(由覆蓋層222形成)、位 于覆蓋層222d的與高K層218d相反的一側(cè)上方的金屬層226d (由金屬層226形成)、以及 位于金屬層226d的與覆蓋層222d相反的一側(cè)上方的Si層228d(由Si層228形成)。然后可執(zhí)行標準工藝來在柵堆疊的相對側(cè)上形成源極及漏極區(qū)域。如有需要，還 可在柵堆疊周圍形成氧化物和/或氮化物間隔物。作為執(zhí)行如圖2A-G所示的步驟的結(jié)果，如上所述，覆蓋層存在于柵堆疊230及236 中。通過將覆蓋層包含在柵堆疊230中，對應(yīng)的邏輯nFET將具有處于帶邊緣的Vt。相反 地，通過將覆蓋層排除于柵堆疊234，對應(yīng)的邏輯pFET也將具有處于帶邊緣的Vt。在其柵 堆疊(即柵堆疊232)中不具有覆蓋層的SRAM nFET將具有大于邏輯nFET的Vt的約200mV 的Vt。在其柵堆疊(即柵堆疊236)中具有覆蓋層的SRAM pFET將具有大于邏輯pFET的 Vt 的約 250mV 的 Vt。上述技術(shù)的益處在于僅涉及單個掩蔽步驟，這有利于降低生產(chǎn)時間及成本。然而， 可使用其他技術(shù)。舉例而言，可利用兩步掩蔽工藝獲得相同的柵堆疊配置。具體而言，參考 圖2C所示的步驟，在高K層上方沉積金屬層(例如TiN層)而非覆蓋層。然后圖案化掩模 以覆蓋SRAM nFET及邏輯pFET區(qū)域上方的金屬層，允許從邏輯nFET及SRAM pFET區(qū)域上 方選擇性移除金屬層。在從邏輯nFET及SRAM pFET區(qū)域移除金屬層之后，掩模也被移除。然后在金屬層/高K層上方沉積覆蓋層，接著在覆蓋層上方沉積第二金屬層(例 如第二 TiN層)。然后圖案化第二掩模，以覆蓋邏輯nFET及SRAM pFET區(qū)域上方的第二 TiN層，允許從邏輯pFET及SRAM nFET區(qū)域上方選擇性移除第二 TiN層及覆蓋層。在從邏 輯pFET及SRAM nFET區(qū)域上方移除第二 TiN層及覆蓋層后，掩模也被移除。從此點開始， 剩余的過程與圖2F-G所示相同(如上所述)。圖3A-G是顯示用于形成集成SRAM-邏輯半導體裝置的另一例示方法的截面示意 圖。此裝置可以包含例如具有多個SRAM及邏輯晶體管的集成電路。如圖3A所示，提供基 板304?；?04可包含S0I基板或塊Si基板。根據(jù)一例示實施例，基板304包含S0I基 板，其具有在絕緣體(例如Si02)上方的Si層，其中Si層具有約5nm至約lOOnm之間的厚度?；?04具有限定在其中的SRAM及邏輯nFET以及pFET區(qū)域。具體而言，根據(jù)圖 3A所示的例示實施例，基板304包含邏輯nFET區(qū)域306、SRAM nFET區(qū)域308、邏輯pFET區(qū) 域310、以及SRAMpFET區(qū)域312。邏輯nFET區(qū)域306及SRAM nFET區(qū)域308各自包含Si 且摻雜有P型摻雜物。邏輯pFET區(qū)域310及SRAM pFET區(qū)域312也各自包含Si且摻雜有 n型摻雜物。將如下所述，cSiGe將形成在邏輯pFET區(qū)域310中。硬掩模層被沉積在裝置上方，并被圖案化以分別在邏輯nFET區(qū)域306/SRAM nFET 區(qū)域308以及SRAM pFET區(qū)域312上方形成硬掩模313及314。硬掩模313屏蔽邏輯nFET 區(qū)域306/SRAM nFET區(qū)域308，而硬掩模314屏蔽SRAM pFET區(qū)域312，然后在邏輯pFET區(qū) 域310中選擇性形成(即生長)cSiGe 315。如圖3B所示，剝除硬掩模313及314。根據(jù)一個例示實施例，利用濕化學蝕刻剝除硬掩模313及314。如圖3C所示，IL電介質(zhì)316生長在nFET/pFET區(qū)域上方。根據(jù)例示實施例，IL電介質(zhì)316包含Si02。然后，將氮包含到IL電介質(zhì)316中(例如通過氮化、熱氮化、和/或先 等離子氧化然后氮化)。然后將高K層318沉積在IL電介質(zhì)316的與nFET/pFET區(qū)域相反 的一側(cè)上方。根據(jù)例示實施例，高K層318包含以下中的一個或更多個Hf02、Zr02、HfSi0、 HfSiON、Ta2O5, Ti02、A1203、以及包含前述高K材料至少其一的混合物。覆蓋層320沉積在高K層318的與IL電介質(zhì)316相反的一側(cè)上方。根據(jù)例示實 施例，覆蓋層320包含以下中的一個或更多個La203、Mg0、IIA族及IIIB族元素的氧化物、 以及IIA族及IIIB族元素的氮化物。如圖3D所示，在邏輯nFET區(qū)域306上方圖案化光致抗蝕劑324。以光致抗蝕劑 324作為掩模，從SRAM nFET區(qū)域308、邏輯pFET區(qū)域310以及SRAM pFET區(qū)域312上方選 擇性移除(即剝除)覆蓋層320。根據(jù)一個例示實施例，利用HCl從SRAM nFET區(qū)域308、 邏輯pFET區(qū)域310、以及SRAM pFET區(qū)域312上方選擇性移除覆蓋層320。如圖3E所示，移除光致抗蝕劑324，露出形成在邏輯nFET區(qū)域上方的覆蓋層剩余 部分，即在邏輯nFET區(qū)域306上方的覆蓋層321。如圖3F所示，金屬層326沉積在覆蓋層 321/高K層318上方。根據(jù)例示實施例，金屬層326包含以下中的一個或更多個TiN、TaN、 TaAlN、TiAlN、TaC 及 Ta2C。然后在金屬層326的與覆蓋層321/高K層318相反的一側(cè)上方沉積Si層328。 根據(jù)例示實施例，Si層328包含多晶硅和/或非晶硅，且沉積厚度的最厚點為約1，000埃。 然而，取決于技術(shù)，Si層328厚度的最厚點在約500埃到約1，000埃之間變化。如圖3G所示，然后穿過各個層執(zhí)行RIE，以限定nFET及pFET區(qū)域中的每一個上 方的各個柵堆疊。即，柵堆疊330被限定在邏輯nFET區(qū)域306上方。柵堆疊330包含IL 電介質(zhì)316a(由IL電介質(zhì)316形成)、位于IL電介質(zhì)316a上方的高K層318a(由高K層 318形成)、位于高K層318a的與IL電介質(zhì)316a相反的一側(cè)上方的覆蓋層321a(由覆蓋 層321形成)、位于覆蓋層321a的與高K層318a相反的一側(cè)上方的金屬層326a(由金屬層 326形成)、以及位于金屬層326a的與覆蓋層321a相反的一側(cè)上方的Si層328a (由Si層 328形成)。柵堆疊332限定在SRAM nFET區(qū)域308上方。柵堆疊332包含IL電介質(zhì)316b (由 IL電介質(zhì)316形成)、位于IL電介質(zhì)316b上方的高K層318b (由高K層318形成)、位于 高K層318b的與IL電介質(zhì)316b相反的一側(cè)上方的金屬層326b (由金屬層326形成)、以 及位于金屬層326b的與高K層318b相反的一側(cè)上方的Si層328b (由Si層328形成)。柵堆疊334限定在邏輯pFET區(qū)域310上方。柵堆疊334包含IL電介質(zhì)316c (由 IL電介質(zhì)316形成)、位于IL電介質(zhì)316c上方的高K層318c (由高K層318形成)、位于 高K層318c的與IL電介質(zhì)316c相反的一側(cè)上方的金屬層326c (由金屬層326形成)、以 及位于金屬層326c的與高K層318c相反的一側(cè)上方的Si層328c (由Si層328形成)。柵堆疊336限定在SRAM pFET區(qū)域312上方。柵堆疊336包含IL電介質(zhì)316d(由 IL電介質(zhì)316形成)、位于IL電介質(zhì)316d上方的高K層318d(由高K層318形成)、位于 高K層318d的與IL電介質(zhì)316d相反的一側(cè)上方的金屬層326d(由金屬層326形成)、以 及位于金屬層326d的與高K層318d相反的一側(cè)上方的Si層328d(由Si層328形成)。
然后可執(zhí)行標準工藝來在柵堆疊的相對側(cè)上形成源極及漏極區(qū)域。如有需要，亦 可在柵堆疊周圍形成氧化物和/或氮化物間隔物。作為執(zhí)行如圖3A-G所示的步驟的結(jié)果，如上所述，覆蓋層僅存在于柵堆疊330中。 通過將覆蓋層包含在柵堆疊330中，對應(yīng)的邏輯nFET晶體管將具有處于帶邊緣的Vt。相 反地，通過將覆蓋層排除于柵堆疊334，對應(yīng)的邏輯pFET晶體管也將具有處于帶邊緣的Vt。 在其柵堆疊(即柵堆疊332)不具有覆蓋層的SRAM nFET晶體管將具有大于邏輯nFET晶體 管的Vt的約200mV的Vt0在其柵堆疊(即柵堆疊336)不具有覆蓋層的SRAM pFET晶體管 將具有大于邏輯PFET晶體管的Vt的約500mV的Vt。上述技術(shù)的益處在于它們僅涉及單個掩蔽步驟，這有利于降低生產(chǎn)時間及成本。 然而，可使用其他技術(shù)。舉例而言，可利用兩步掩蔽工藝獲得相同的柵堆疊配置。具體而言， 參考圖3C所示的步驟，在高K層上方沉積金屬層(例如TiN層)而非覆蓋層。然后圖案化 掩模以覆蓋SRAM nFET、邏輯pFET、以及SRAM pFET區(qū)域上方的金屬層，允許從邏輯nFET區(qū) 域上方選擇性移除金屬層。在從邏輯nFET區(qū)域上方移除金屬層后，也移除掩模。然后在金屬層/高K層上方沉積覆蓋層，接著在覆蓋層上沉積第二金屬層(例如 第二 TiN層)。然后圖案化第二掩模，以覆蓋邏輯nFET區(qū)域上方的第二 TiN層，允許從SRAM nFET、邏輯pFET、及SRAM pFET區(qū)域上方選擇性移除第二 TiN層及覆蓋層。在從SRAM nFET、 邏輯pFET、及SRAM pFET區(qū)域上方移除第二 TiN層及覆蓋層后，也移除掩模。從此點開始， 剩余的過程與圖3F-G所示相同(如上所述)。
圖4A-L是顯示用于形成集成SRAM-邏輯半導體裝置的另一例示方法的截面示意 圖。此裝置可包含例如具有多個SRAM及邏輯晶體管的集成電路。如圖4A所示，提供基板 402?；?02可包含SOI基板或塊Si基板。根據(jù)一個例示實施例，基板402包含SOI基 板，其具有在絕緣體(例如SiO2)上方的Si層，其中Si層具有約5nm至約IOOnm之間的厚 度。基板402具有限定在其中的淺溝槽隔離(STI)區(qū)域403、404、及405。將如下詳述，STI 區(qū)域403、404、及405用以劃分并且從而限定裝置的nFET及pFET區(qū)域。S卩，STI區(qū)域403 左邊所示的裝置區(qū)域?qū)檠b置的邏輯nFET區(qū)域，而STI區(qū)域403右邊所示的裝置區(qū)域?qū)?裝置的SRAM pFET區(qū)域。STI區(qū)域404左邊所示的裝置區(qū)域?qū)檠b置的SRAM nFET區(qū)域，而 STI區(qū)域404右邊所示的裝置區(qū)域?qū)檠b置的邏輯pFET區(qū)域。STI區(qū)域405將裝置的SRAM pFET區(qū)域與裝置的SRAM nFET區(qū)域分開。如圖4B所示，IL電介質(zhì)406生長在nFET和pFET區(qū)域上方。IL電介質(zhì)406由STI 區(qū)域403、404及405分隔。如圖4C所示，高K層408沉積在IL電介質(zhì)406/STI區(qū)域403/ STI區(qū)域404/STI區(qū)域405上方。根據(jù)例示實施例，高K層408包含以下中的一個或更多 個=HfO2、&02、HfSi0、HfSi0N、Ta205、Ti02、Al203、以及包含前述高K材料至少其一的混合物。然后，覆蓋層沉積在高K層408的與IL電介質(zhì)406/STI區(qū)域403/STI區(qū)域404/ STI區(qū)域405相反的一側(cè)上方。覆蓋層包含以下中的一個或更多個La203、Mg0、IIA族及 IIIB族元素的氧化物、以及IIA族及IIIB族元素的氮化物。然后，從SRAM nFET區(qū)域/邏 輯pFET區(qū)域選擇性移除(即剝除)覆蓋層，以在邏輯nFET/SRAM pFET區(qū)域上方形成覆蓋 層410，如圖4D所示。根據(jù)一個例示實施例，利用HCl，從SRAM nFET/邏輯pFET區(qū)域上方 選擇性移除覆蓋層。如圖4E所示，金屬層412沉積在覆蓋層410/高K層408上方。根據(jù)例示實施例，金屬層412包含以下中的一個或更多個TiN、TaN、TaAIN、TiAIN、TaC及Ta2C。如圖4F所 示，Si層(即Si層414)沉積在金屬層412上方。根據(jù)例示實施例，Si層414包含多晶硅 和/或非晶硅。如圖4G所示，然后穿過各個層執(zhí)行RIE，以限定nFET及pFET區(qū)域中的每一個上 方的各個柵堆疊。即，柵堆疊430限定在邏輯nFET區(qū)域上方。柵堆疊430包含IL電介質(zhì) 406a(由IL電介質(zhì)406形成)，位于IL電介質(zhì)406a上方的高K層408a(由高K層408形 成)、位于高K層408a的與IL電介質(zhì)406a相反的一側(cè)上方的覆蓋層410a(由覆蓋層410 形成)、位于覆蓋層410a的與高K層408a相反的一側(cè)上方的金屬層412a(由金屬層412形 成)、以及位于金屬層412a的與覆蓋層410a的一側(cè)上方的Si層414a (由Si層414形成)。柵堆疊432限定在SRAM pFET區(qū)域上方。柵堆疊432包含IL電介質(zhì)406b (由IL 電介質(zhì)406形成)、位于IL電介質(zhì)406b上方的高K層408b (由高K層408形成)、位于高 K層408b的與IL電介質(zhì)406b相反的一側(cè)上方的覆蓋層410b (由覆蓋層410形成)、位于 覆蓋層410b的與高K層408b相反的一側(cè)上方的金屬層412b (由金屬層412形成)、以及位 于金屬層412b的與覆蓋層410b相反的一側(cè)上方的Si層414b (由Si層414形成)。柵堆疊434限定在SRAM nFET區(qū)域上方。柵堆疊434包含IL電介質(zhì)406c (由IL 電介質(zhì)406形成)、位于IL電介質(zhì)406c上方的高K層408c (由高K層408形成)、位于高 K層408c的與IL電介質(zhì)406c相反的一側(cè)上方的金屬層412c (由金屬層412形成)、以及 位于金屬層412c的與高K層408c相反的一側(cè)上方的Si層414c (由Si層414形成)。柵堆疊436限定在邏輯pFET區(qū)域上方。柵堆疊436包含IL電介質(zhì)406d(由IL 電介質(zhì)406形成)、位于IL電介質(zhì)406d上方的高K層408d(由高K層408形成)、位于高 K層408d的與IL電介質(zhì)406d相反的一側(cè)上方的金屬層412d(由金屬層412形成)、以及 位于金屬層412d的與高K層408d相反的一側(cè)上方的Si層414d(由Si層414形成)。如圖4H所示，鄰接各柵堆疊形成間隔物組合。S卩，對邏輯nFET區(qū)域而言，鄰近柵 堆疊430形成氮化物間隔物440a，然后鄰近氮化物間隔物440a形成氧化物間隔物442a，以 及鄰近氧化物間隔物442a形成氮化物間隔物444a。對SRAM pFET區(qū)域而言，鄰近柵堆疊 432形成氮化物間隔物440b，然后鄰近氮化物間隔物440b形成氧化物間隔物442b，以及鄰 近氧化物間隔物442b形成氮化物間隔物444b。對SRAM nFET區(qū)域而言，鄰近柵堆疊434形 成氮化物間隔物440c，然后鄰近氮化物間隔物440c形成氧化物間隔物442c，以及鄰近氧化 物間隔物442c形成氮化物間隔物444c。對邏輯pFET區(qū)域而言，鄰近柵堆疊436形成氮化 物間隔物440d，然后鄰近氮化物間隔物440d形成氧化物間隔物442d，以及鄰近氧化物間隔 物442d形成氮化物間隔物444d。在nFET及pFET區(qū)域中的每一個中形成源極/漏極擴散。即，在邏輯nFET區(qū)域中 形成源極/漏極擴散446a及448a，在SRAM pFET區(qū)域中形成源極/漏極擴散446b及448b， 在SRAM nFET區(qū)域中形成源極/漏極擴散446c及448c，在邏輯pFET區(qū)域中形成源極/漏 極擴散446d及448d。然后對nFET及pFET區(qū)域中的每一個中露出的Si區(qū)域進行硅化。結(jié)果在邏輯nFET 區(qū)域的露出的Si區(qū)域中(即位于柵堆疊430及源極/漏極擴散446a及448a處)形成硅 化物區(qū)域450a。在SRAMpFET區(qū)域的露出的Si區(qū)域中(即位于柵堆疊432及源極/漏極擴 散446b及448b處)形成硅化物區(qū)域450b。在SRAM nFET區(qū)域的露出的Si區(qū)域中(即位于柵堆疊434及源極/漏極擴散446c及448c處)形成硅化物區(qū)域450c。在邏輯pFET區(qū) 域的露出的Si區(qū)域中(即位于柵堆疊436及源極/漏極擴散446d及448d處)形成硅化 物區(qū)域450d。
硅化后，從nFET及pFET區(qū)域中的每一個移除氮化物間隔物，如圖41所示。如圖 4J所示，在nFET區(qū)域上方沉積拉伸氮化硅(SiN)層。即，SiN層452沉積在邏輯nFET區(qū)域 上方，而SiN層454沉積在SRAM nFET區(qū)域上方。拉伸SiN層與壓縮SiN層(下面描述) 的組合在裝置上方形成雙應(yīng)力襯層。在后續(xù)的PFET區(qū)域的氧化過程中(下面描述)，拉伸 SiN層進一步屏蔽了 nFET區(qū)域。如圖4K所示，利用氧化以得到pFET區(qū)域中的帶邊緣偏移(band-edge shift)。在 此所用的“帶邊緣偏移”一詞，指的是通過將高K層(即，如上所述可以是基于鉿(Hf)的) 暴露在氧氣(O2)中來中和帶正電的氧空缺(例如箭頭455所示)。消除該正電荷提供了 Vt 中的正偏移，使得Vt更接近于理想的pFET帶邊緣位置，此為期望的。如圖4L所示，在pFET區(qū)域上方沉積壓縮SiN層。即，SiN層456沉積在SRAM pFET 區(qū)域上方，而SiN層458沉積在邏輯pFET區(qū)域上方。如上所強調(diào)的，拉伸SiN層與壓縮SiN 層的組合在裝置上方形成雙應(yīng)力襯層。圖5是顯示具有帶La2O3覆蓋層的高K/金屬柵堆疊的η溝道金屬氧化物半導體電 容(nMOSCAP)對比于具有高K/金屬柵堆疊而無覆蓋層的nMOSCAP的平帶電壓(Vfb)偏移的 示意圖500。兩個nMOSCAP柵堆疊皆暴露于1，000攝氏度(°C )的5秒活化退火。示意圖 500描繪出柵偏壓(單位為伏特(V))對電容密度(單位為微法拉/每平方厘米(yF/cm2)) 的示意圖。電容的面積A為IOX 10平方微米μ m2。此處雖已描述了本發(fā)明的例示性實施例，但應(yīng)理解本發(fā)明不限于這些嚴格的實施 例，在不悖離本發(fā)明的范疇的情況下，本領(lǐng)域技術(shù)人員可以進行各種其他改變及修改。
權(quán)利要求
一種半導體裝置，包含基板，具有至少第一與第二nFET區(qū)域，以及至少第一與第二pFET區(qū)域；在所述基板上位于第一nFET區(qū)域上方的至少一個邏輯nFET；在所述基板上位于第一pFET區(qū)域上方的至少一個邏輯pFET；在所述基板上位于第二nFET區(qū)域上方的至少一個SRAMnFET；以及在所述基板上位于第二pFET區(qū)域上方的至少一個SRAMpFET，其中所述邏輯nFET、邏輯pFET、SRAM nFET、以及SRAMpFET中的每一個包含柵堆疊，所述柵堆疊具有位于高K層上方的金屬層，其中該邏輯nFET柵堆疊還包含覆蓋層，所述覆蓋層將金屬層與高K層分開，并且其中所述覆蓋層還被配置為相對于所述邏輯pFET、SRAM nFET、以及SRAM pFET中的一個或更多個的閾值電壓，偏移所述邏輯nFET的閾值電壓。
2.如權(quán)利要求1所述的裝置，其中第一與第二nFET區(qū)域以及第一與第二 pFET區(qū)域包 含硅。
3.如權(quán)利要求1或2所述的裝置，其中第一與第二pFET區(qū)域包含結(jié)晶硅鍺。
4.如權(quán)利要求1或2所述的裝置，其中第一與第二pFET區(qū)域包含結(jié)晶硅鍺，并且其中 第二 pFET區(qū)域中的結(jié)晶硅鍺被配置為具有降低的鍺比率。
5.如權(quán)利要求1所述的裝置，其中第一PFET區(qū)域包含結(jié)晶硅鍺。
6.如前述任意一項權(quán)利要求所述的裝置，其中所述基板包含絕緣體上硅基板和塊硅基 板中的一個或多個。
7.如前述任意一項權(quán)利要求所述的裝置，其中SRAMpFET柵堆疊還包含覆蓋層，所述 覆蓋層將金屬層與高K層分開，所述覆蓋層被配置為相對于邏輯nFET、邏輯pFET、以及SRAM nFET中的一個或更多個的閾值電壓，偏移SRAM pFET的閾值電壓。
8.如前述任意一項權(quán)利要求所述的裝置，其中金屬層包含以下中的一個或更多個氮 化鈦、氮化鉭、氮化鋁鉭、氮化鋁鈦、以及碳化鉭。
9.如前述任意一項權(quán)利要求所述的裝置，其中覆蓋層包含以下中的一個或更多個氧 化鑭、氧化鎂、IIA族及IIIB族元素的氧化物、以及IIA族及IIIB族元素的氮化物。
10.如前述任意一項權(quán)利要求所述的裝置，其中高K層包含以下中的一個或更多個氧 化鉿、氧化鋯、硅酸鉿、氮化硅酸鉿、氧化鉭、氧化鈦、氧化鋁、以及包含前述高K材料中的至 少一個的混合物。
11.如前述任意一項權(quán)利要求所述的裝置，其中邏輯nFET、邏輯pFET、SRAMnFET、以及 SRAM pFET柵堆疊各自還包含位于金屬層上方的硅層。
12.如權(quán)利要求11所述的裝置，其中硅層包含多晶硅及非晶硅中的一個或多個。
13.如前述任意一項權(quán)利要求所述的裝置，其中邏輯nFET、邏輯pFET、SRAMnFET、以及 SRAM pFET柵堆疊各自還包含將高K層與基板分開的面際層電介質(zhì)。
14.如前述任意一項權(quán)利要求所述的裝置，其中基板還包含存在于其中的位于第一 nFET區(qū)域、第二 nFET區(qū)域、第一 pFET區(qū)域以及第二 pFET區(qū)域中的至少兩個之間的一個或 多個淺溝槽隔離區(qū)域。
15.如前述任意一項權(quán)利要求所述的裝置，其中邏輯pFET及SRAMpFET柵堆疊被氧 化，以相對于邏輯nFET及SRAM nFET中的一個或更多個的閾值電壓，偏移邏輯pFET及SRAMPFET的閾值電壓。
16.如前述任意一項權(quán)利要求所述的裝置，還包含位于邏輯nFET及SRAMnFET中的一 個或多個上方的拉伸氮化硅層，以及位于邏輯pFET及SRAM pFET中的一個或多個上方的壓 縮氮化硅層。
17.—種制造半導體裝置的方法，包含以下步驟提供基板，該基板具有至少一個邏輯nFET區(qū)域、至少一個SRAM nFET區(qū)域、至少一個邏 輯pFET區(qū)域、以及至少一個SRAMpFET區(qū)域； 在邏輯pFET區(qū)域中選擇性地形成結(jié)晶硅鍺；在邏輯nFET區(qū)域、SRAM nFET區(qū)域、邏輯pFET區(qū)域、以及SRAM pFET區(qū)域上方生長面 際層電介質(zhì)；在面際層電介質(zhì)上方沉積高K層； 在邏輯nFET區(qū)域中并且在高K層的與面際層電介質(zhì)相反的一側(cè)上方形成覆蓋層； 在邏輯nFET區(qū)域中的覆蓋層上方，并且在SRAM nFET區(qū)域、邏輯pFET區(qū)域以及SRAM PFET區(qū)域中的高K層上方沉積金屬層； 在金屬層上方沉積硅層；執(zhí)行蝕刻，該蝕刻穿過面際層電介質(zhì)、高K層、覆蓋層、金屬層、以及硅層，以在邏輯 nFET區(qū)域上方形成邏輯nFET柵堆疊，并且該蝕刻穿過面際層電介質(zhì)、高K層、金屬層、以及 硅層，以在SRAMnFET區(qū)域上方形成SRAM nFET柵堆疊、在邏輯pFET區(qū)域上方形成邏輯pFET 柵堆疊、以及在SRAM pFET區(qū)域上方形成SRAM pFET柵堆疊。
18.如權(quán)利要求17所述的方法，還包含在SRAMpFET區(qū)域中選擇性地形成結(jié)晶硅鍺的 步驟。
19.一種制造半導體裝置的方法，包含以下步驟提供基板，該基板具有至少一個邏輯nFET區(qū)域、至少一個SRAM nFET區(qū)域、至少一個邏 輯pFET區(qū)域、以及至少一個SRAMpFET區(qū)域；在邏輯nFET區(qū)域、SRAM nFET區(qū)域、邏輯pFET區(qū)域、以及SRAM pFET區(qū)域上方生長面 際層電介質(zhì)；在面際層電介質(zhì)上方沉積高K層；在邏輯nFET區(qū)域以及SRAM pFET區(qū)域中并且在高K層的與面際層電介質(zhì)相反的一側(cè) 上方形成覆蓋層；在邏輯nFET區(qū)域及SRAM pFET區(qū)域中的覆蓋層上方，并且在SRAM nFET區(qū)域及邏輯 PFET區(qū)域中的高K層上方沉積金屬層； 在金屬層上方沉積硅層；執(zhí)行蝕刻，該蝕刻穿過面際層電介質(zhì)、高K層、覆蓋層、金屬層、以及硅層，以在邏輯 nFET區(qū)域上方形成邏輯nFET柵堆疊并在SRAM pFET區(qū)域上方形成SRAM pFET柵堆疊，并且 該蝕刻穿過面際層電介質(zhì)、高K層、金屬層、以及硅層，以在SRAM nFET區(qū)域上方形成SRAM nFET柵堆疊并且在邏輯pFET區(qū)域上方形成邏輯pFET柵堆疊。
20.如權(quán)利要求19所述的方法，還包含在邏輯pFET及SRAMpFET區(qū)域中選擇性形成結(jié) 晶硅鍺的步驟。
21.如權(quán)利要求19或20所述的方法，還包含以下步驟在邏輯nFET區(qū)域及SRAM nFET區(qū)域上方沉積拉伸氮化硅層； 氧化邏輯PFET區(qū)域及SRAM pFET區(qū)域；以及 在邏輯pFET區(qū)域及SRAM pFET區(qū)域上方沉積壓縮氮化硅層。
22. —種集成電路，包含基板，具有至少第一與第二 nFET區(qū)域以及至少第一與第二 pFET區(qū)域； 在所述基板上位于第一 nFET區(qū)域上方的至少一個邏輯nFET ； 在所述基板上位于第一 PFET區(qū)域上方的至少一個邏輯pFET ； 在所述基板上位于第二 nFET區(qū)域上方的至少一個SRAMnFET ；以及 在所述基板上位于第二 PFET區(qū)域上方的至少一個SRAMpFET，其中邏輯nFET、邏輯pFET、SRAM nFET、以及SRAM pFET中的每一個包含柵堆疊，所述柵 堆疊具有位于高K層上方的金屬層，其中邏輯nFET柵堆疊還包含將金屬層與高K層分開的覆蓋層，并且其中覆蓋層還被配 置為相對于邏輯pFET、SRAM nFET、以及SRAM pFET中的一個或更多個的閾值電壓，偏移邏 輯nFET的閾值電壓。
全文摘要
本發(fā)明提供了用于組合彼此具有不同閾值電壓要求的晶體管的技術(shù)。在一方面，一種半導體裝置包含基板，其具有第一和第二nFET區(qū)域，以及第一和第二pFET區(qū)域；在基板上的位于第一nFET區(qū)域上方的邏輯nFET；在基板上的位于第一pFET區(qū)域上方的邏輯pFET；在基板上的位于第二nFET區(qū)域上方的SRAM nFET；以及在基板上的位于第二pFET區(qū)域上方的SRAM pFET，各自包含柵堆疊，所述柵堆疊具有位于高K層上方的金屬層。邏輯nFET柵堆疊還包含覆蓋層，將金屬層與高K層分開，其中覆蓋層還被配置為相對于邏輯pFET、SRAM nFET、以及SRAM pFET中的一個或更多個的閾值電壓，偏移邏輯nFET的閾值電壓。
文檔編號H01L27/11GK101842898SQ200880113646
公開日2010年9月22日 申請日期2008年9月30日 優(yōu)先權(quán)日2007年10月30日
發(fā)明者A·庫馬爾, J·斯雷特, M·M·弗蘭克, V·帕魯丘里, V·納拉亞南 申請人:國際商業(yè)機器公司