一種制造金屬柵半導體器件的方法
【專利摘要】本發(fā)明提供一種制造金屬柵半導體器件的方法，包括步驟：提供半導體襯底，包括核心器件區(qū)域和I/O器件區(qū)域；使用化學氧化的方法在所述核心器件區(qū)域的襯底上形成偽柵極介質(zhì)層；在所述核心器件區(qū)域的偽柵極介質(zhì)層上形成偽柵極；在所述襯底中形成源漏極；去除所述核心器件區(qū)域的偽柵極和所述核心器件區(qū)域的偽柵極介質(zhì)層以形成溝槽；填充所述溝槽形成金屬柵極。所述化學氧化介質(zhì)層可以在濕刻蝕中很快地被刻蝕掉，從而大大縮短了反應時間可以具有較低的反應酸濃度，從而還可以消除對ILD的損傷?；诖?，還可以進一步的減少襯底與界面層之間的界面在制造過程中受到的不良影響，從而可以提高器件的電子遷移率以及柵極絕緣層的可靠性。
【專利說明】一種制造金屬柵半導體器件的方法
【技術領域】
[0001]本發(fā)明是涉及一種半導體制造【技術領域】，更確切的說，本發(fā)明涉及一種制造金屬柵半導體器件的方法。
【背景技術】
[0002]在高k金屬柵半導體器件制造領域的后柵極工藝中，如何有效并低成本的制造器件區(qū)域的偽柵極介電層十分關鍵，特別是在界面層和高k層形成步驟之前進行的制造偽柵極介電層的步驟十分關鍵。因為其涉及到偽柵極氧化層性質(zhì)以及之后制造過程中的刻蝕效果?，F(xiàn)有技術中，在有源區(qū)和溝道形成之后，往往在核心器件區(qū)域和輸出輸入(I/o)器件區(qū)域分別執(zhí)行熱氧化和雙柵工藝等形成各自的柵極氧化層。通常的，在偽柵極的多晶硅層去除之后，使用濕法清洗以及雙柵掩膜來去除核心器件區(qū)域的熱氧化形成的氧化層，然后再重生長氧化層作為界面層，然后再進行高k層的沉積等步驟。但是用上述的方法去除偽柵極介電層會對層間介電層(ILD)、界面層的載流子遷移，柵極氧化層的可靠性等造成不利影響。
[0003]但是目前制造金屬柵半導體器件的工藝中沒有方法來克服上述問題。

【發(fā)明內(nèi)容】

[0004]鑒于以上問題，本發(fā)明提供一種制造金屬柵半導體器件的方法，包括步驟:
[0005]a)提供半導體襯底，包括核心器件區(qū)域和I/O器件區(qū)域；
[0006]b)使用化學氧化的方法在所述核心器件區(qū)域的襯底上形成偽柵極介質(zhì)層；
[0007]c)在所述核心器件區(qū)域的偽柵極介質(zhì)層上形成偽柵極；
[0008]d)在所述襯底中形成源漏極；
[0009]e)去除所述核心器件區(qū)域的偽柵極和所述核心器件區(qū)域的偽柵極介質(zhì)層以形成溝槽；
[0010]f)填充所述溝槽形成金屬柵極。
[0011]進一步,其中步驟b)中所述化學氧化的方法包括使用SC-1或Ozone處理液。
[0012]進一步，其中所述使用SC-1的化學氧化方法的反應溫度是50-80攝氏度，
[0013]進一步,其中所述使用的Ozone處理液包括03和去離子水.[0014]進一步，其中所述使用Ozone處理液的化學氧化方法的反應溫度為常溫。
[0015]進一步，其中所述核心器件區(qū)域的偽柵極介質(zhì)層是Si02層。
[0016]進一步，其中所述核心器件區(qū)域的偽柵極介質(zhì)層的厚度為5-12埃。
[0017]進一步，其中所述去除核心器件區(qū)域的偽柵極介質(zhì)層的方法是濕刻蝕的方法。
[0018]進一步，其中使用多晶硅形成所述核心器件區(qū)域的偽柵極。
[0019]進一步，其中所述去除核心器件區(qū)域的偽柵極的方法是干刻蝕、濕刻蝕或干刻蝕加濕刻蝕的方法。
[0020]進一步，其中所述核心器件區(qū)域的偽柵極的去除停止于所述核心器件區(qū)域的偽柵極介質(zhì)層上。
[0021]進一步，還包括在步驟e)之后形成柵極界面層于所述溝槽中的步驟。
[0022]進一步，其中使用化學氧化或熱氧化的方法來形成所述柵極界面層。
[0023]進一步，其中使用Si02形成所述柵極界面層。
[0024]進一步，還包括在步驟f)之前形成高k柵極介電層于所述溝槽中。
[0025]進一步，其中所述金屬柵極包括依次堆棧的功函數(shù)金屬層和導電層。
[0026]進一步，其中所述功函數(shù)金屬層具有兩層堆棧結構。
[0027]進一步，其中使用鈷形成所述導電層。
[0028]進一步，其中使用沉積和CMP的方法形成所述金屬柵極。
[0029]進一步，其中還包括在步驟d)之后在所述半導體襯底上沉積層間介電層，以及進行平坦化以露出所述偽柵極的步驟。
[0030]在本發(fā)明的制造金屬柵半導體器件的方法中，由于核心器件區(qū)域的偽柵極介質(zhì)層是由化學氧化而非熱氧化的方法形成，所以該化學氧化介質(zhì)層可以在濕刻蝕去除步驟中很快地被刻蝕掉，從而大大的縮短了反應時間。此外，該反應步驟可以具有較低的酸濃度。從而還可以消除對ILD的損傷?；诖?，還可以進一步的減少襯底與界面層之間的界面在制造過程中受到的不良影響，從而可以提高器件的電子遷移率以及柵極絕緣層的可靠性。
【專利附圖】

【附圖說明】
[0031]圖1-6是本發(fā)明各個工藝步驟的器件剖面圖。
【具體實施方式】
[0032]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0033]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟，以便闡釋本發(fā)明提出的制造金屬柵半導體器件的方法。顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0034]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合接下來，將結合附圖更加完整地描述本發(fā)明。
[0035]參照圖1。首先，提供半導體襯底200。包括核心器件區(qū)域和輸出輸入(I/O)器件區(qū)域(未示出)。所述襯底可以為以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI )、絕緣體上層疊鍺化硅(S-SiGeOI)以及絕緣體上鍺化硅(SiGeOI)等。
[0036]在所述襯底中可以形成有摻雜區(qū)域和/或隔離結構，所述隔離結構為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。所述半導體襯底中還形成有各種阱(well)結構及襯底表面的溝道層。
[0037]然后進行形成偽柵極介質(zhì)層的步驟。參照圖1，其示出了在核心器件區(qū)域形成偽柵極介質(zhì)層300，該介質(zhì)層可以是氧化層，例如是Si02的界面層。特別的使用SC-1或臭氧(Ozone)處理液的方法來形成該介質(zhì)層，所形成的偽柵極的Si02的介質(zhì)層具有5_12埃的厚度。
[0038]在使用SC-1的實施例中，SC-1是由NH40H-H202-H20組成，其比例可以是(1:1:5)- (1:2:7)，反應的溫度可以是50-80攝氏度。
[0039]在使用Ozone處理液的實施例中，反應條件包括使用03和去離子水.反應可以是在常溫下進行。
[0040]然后進行在偽柵極介質(zhì)層上形成偽柵極的步驟。參照圖2，其示出了在核心器件區(qū)域的偽柵極介質(zhì)層300上形成偽柵極500。形成該偽柵極的步驟可以包括:首先使用化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)等方法來形成多晶硅層于核心器件區(qū)域的偽柵極介質(zhì)層上；然后，可以使用光刻工藝進行圖案化處理以在核心器件區(qū)域形成多晶硅的偽柵極。
[0041]參照圖3。還可以進行形成偏移側墻(offset spacer) 211的步驟。偏移側墻的材料可以是氮化硅，氧化硅或者氮氧化硅等絕緣材料。偏移側墻可以提高形成的晶體管的溝道長度，減小短溝道效應和由于短溝道效應引起的熱載流子效應。形成偏移側墻的工藝可以是化學氣相沉積。在一個實施例中所形成的偏移側墻的厚度可以小到80埃。
[0042]以及形成輕摻雜源極/漏極(LDD)于柵極結構任一側的襯底中的步驟，圖中未示出。所述形成LDD的方法可以是離子注入工藝或擴散工藝。LDD注入的離子類型根據(jù)將要形成的半導體器件的電性決定，即形成的器件為NMOS器件，則LDD注入工藝中摻入的雜質(zhì)離子為磷、砷、銻、鉍中的一種或組合；若形成的器件為PMOS器件，則注入的雜質(zhì)離子為硼。根據(jù)所需的雜質(zhì)離子的濃度，離子注入工藝可以一步或多步完成。
[0043]以及在襯底200和上述步驟所形成的偏移側墻211上形成間隙壁(Spacer)212的步驟。可以使用氮化硅、碳化硅、氮氧化硅或其組合的材料?？梢栽谝r底上沉積第一氧化硅層、第一氮化硅層以及第二氧化硅層，然后采用蝕刻方法形成間隙壁，所述間隙壁可以具有10-30NM的厚度。
[0044]以及用離子注入工藝或擴散工藝重摻雜源極和漏極(S/D)形成于柵極間隙壁任一側的襯底中的步驟，圖中未示出。
[0045]以及進行應力記憶的工藝。其可以包括形成覆蓋襯底和偽柵極的應力記憶層，可以用沉積的方法來形成該應力記憶層，應力記憶層的材料可以是氮化硅。在本發(fā)明的一個實施例中，應力記憶層是用等離子增強化學氣相沉積(PECVD)工藝在溫度350至450°C，功率 50 至 150W，反應腔壓力 4 至 lOTorr，SiH4 流量為 50_100sccm，NH3 流量為 400_700sccm，N2流量800-1500sCCm的條件下形成，應力記憶層的厚度可以為200-800埃，其應力值為500至800MPa。以及對源漏區(qū)進行熱退火的步驟以使應力記憶層所誘發(fā)的應力被記憶到半導體器件中；以及使用濕刻蝕或干刻蝕把應力記憶層去除。
[0046]還可以包括形成層間介電層(ILD) 213于襯底和偽柵極上?？梢圆捎没瘜W氣相沉積法、高密度等離子體化學氣相沉積法、旋轉(zhuǎn)涂布法、濺鍍等方法，可以采用氧化硅、氮氧化硅、氮化硅等材料來形成該ILD。還可以包括對層間介電層進行平坦化處理的步驟。平坦化處理的非限制性實例包括機械平坦化方法和化學機械拋光平坦化方法。以暴露偽柵極的上表面的。在一個實施例中平坦化ILD以暴露偽柵極的多晶硅層500。
[0047]使用干刻蝕、濕刻蝕或干刻蝕加濕刻蝕的方法去除前述步驟所形成的偽柵極的多晶硅層。例如，干刻蝕的方法可以是反應離子刻蝕(RIE)、離子束刻蝕、等離子刻蝕、激光刻蝕或者這些方法的任意組合。圖4示出了在核心器件區(qū)域的偽柵極的多晶硅層刻蝕去除步驟中，由于化學氧化形成的Si02偽柵極介質(zhì)層作為刻蝕停止層存在于該多晶硅層下，所以核心器件區(qū)域的偽柵極刻蝕將會停止于該偽柵極介質(zhì)層，從而形成溝槽10。
[0048]參照圖5。然后進行去除核心器件區(qū)域的偽柵極介質(zhì)層300的步驟?？梢允褂脻窨涛g的方法來去除。非限制性實例包括采用氫氟酸溶液，例如緩沖氧化物蝕刻劑或氫氟酸緩沖溶液。該步驟后便可以形成溝槽20。
[0049]由于核心器件區(qū)域的偽柵極介質(zhì)層是由化學氧化而非熱氧化的方法形成，所以該化學氧化介質(zhì)層可以在濕刻蝕去除步驟中很快地被刻蝕掉，從而大大的縮短了反應時間。此外，該反應步驟可以具有較低的酸濃度。從而還可以消除對ILD的損傷。
[0050]然后進行形成柵極界面層的步驟。其可以用化學氧化的方法或熱氧化的方法形成于溝槽中。圖6示出了在核心器件區(qū)域形成柵極界面層400于溝槽中。
[0051]化學氧化的方法可以使用SC-1，SC-1是由NH40H-H202-H20組成，其比例可以是(1:1:5)- (1:2:7)，反應的溫度可以是50-80攝氏度。
[0052]熱氧化的條件可以包括:反應溫度為900-1200攝氏度，氧化劑可以是純氧、水蒸氣或氧和水蒸氣的混合物。
[0053]然后形成柵極介電層，可以沉積高K材料來形成所述柵極介電層。例如用在Hf02中引入S1、Al、N、La、Ta等元素并優(yōu)化各元素的比率來得到的高K材料等。所述形成柵極介電層的方法可以是物理氣相沉積工藝或原子層沉積工藝(ALD)。其厚度為15到60埃。
[0054]還可以在柵極介電層上形成覆蓋層，可以是ALD所形成的TiN或TaN的覆蓋層。
[0055]然后在所述覆蓋層上形成金屬柵極。
[0056]所述金屬柵極可以通過沉積多個薄膜堆棧形成。該薄膜可以包括功函數(shù)金屬層600和導電層700。
[0057]所述功函數(shù)金屬層可以包括一層或多層金屬層。金屬層可以是TiN、TaN, TiN和TaN、上述的組合。優(yōu)選的，所形成具有兩層結構的功函數(shù)金屬層于NMOS和/或PMOS柵極。所述金屬層可以用ALD、PVD或CVD的方法形成。優(yōu)選地，所述功函數(shù)金屬層的厚度在10-200埃之間。
[0058]所述導電層可以使用鋁、銅或鎢等金屬來形成，優(yōu)選的，使用鈷來形成該導電層。可以用CVD或PVD的方法形成該導電層。
[0059]在該導電層形成之后，在300-500攝氏度溫度下進行退火。其在含氮環(huán)境中反應的時間為10-60分鐘。最后進行導電層的平坦化，可以使用CMP的方法以除去溝槽以外的導電層而形成金屬柵極。
[0060]由于偽柵極介質(zhì)層采用化學氧化的方法來形成，基于此，還可以進一步的減少襯底與界面層之間的界面在制造過程中受到的不良影響，從而可以提高器件的電子遷移率以及柵極絕緣層的可靠性。
[0061]之后還可以進行后續(xù)工藝以完成半導體元件的制造。
[0062]為了說明和描述的目的，給出了本發(fā)明各個方面的以上描述。其并不旨在窮盡列舉或?qū)⒈景l(fā)明限制為所公開的精確形式，且明顯地，可以進行多種修改和變化。本發(fā)明旨在將對本領域技術人員是顯而易見的這些修改和變化包括在由所附權利要求限定的本發(fā)明的范圍內(nèi)。
【權利要求】
1.一種制造金屬柵半導體器件的方法，包括步驟: a)提供半導體襯底，包括核心器件區(qū)域和I/O器件區(qū)域； b)使用化學氧化的方法在所述核心器件區(qū)域的襯底上形成偽柵極介質(zhì)層； c)在所述核心器件區(qū)域的偽柵極介質(zhì)層上形成偽柵極； d)在所述襯底中形成源漏極； e)去除所述核心器件區(qū)域的偽柵極和所述核心器件區(qū)域的偽柵極介質(zhì)層以形成溝槽； f)填充所述溝槽形成金屬柵極。
2.根據(jù)權利要求1所述的方法，其中步驟b)中所述化學氧化的方法包括使用SC-1或Ozone處理液。
3.根據(jù)權利要求2所述的方法，其中所述使用SC-1的化學氧化方法的反應溫度是50-80攝氏度。
4.根據(jù)權利要求2所述的方法，其中所述使用的Ozone處理液包括03和去離子水。
5.根據(jù)權利要求2所述的方法，其中所述使用Ozone處理液的化學氧化方法的反應溫度為常溫。
6.根據(jù)權利要求1所述的方法，其中所述核心器件區(qū)域的偽柵極介質(zhì)層是Si02層。
7.根據(jù)權利要求1所述的方法，其中所述核心器件區(qū)域的偽柵極介質(zhì)層的厚度為5-12埃。
8.根據(jù)權利要求1所述的方法，其中所述去除核心器件區(qū)域的偽柵極介質(zhì)層的方法是濕刻蝕的方法。
9.根據(jù)權利要求1所述的方法，其中使用多晶硅形成所述核心器件區(qū)域的偽柵極。
10.根據(jù)權利要求1所述的方法，其中所述去除核心器件區(qū)域的偽柵極的方法是干刻蝕、濕刻蝕或干刻蝕加濕刻蝕的方法。
11.根據(jù)權利要求1所述的方法，其中所述核心器件區(qū)域的偽柵極的去除停止于所述核心器件區(qū)域的偽柵極介質(zhì)層上。
12.根據(jù)權利要求1所述的方法，還包括在步驟e)之后形成柵極界面層于所述溝槽中的步驟。
13.根據(jù)權利要求12所述的方法，其中使用化學氧化或熱氧化的方法來形成所述柵極界面層。
14.根據(jù)權利要求12所述的方法，其中使用Si02形成所述柵極界面層。
15.根據(jù)權利要求1所述的方法，還包括在步驟f)之前形成高k柵極介電層于所述溝槽中。
16.根據(jù)權利要求1所述的方法，其中所述金屬柵極包括依次堆棧的功函數(shù)金屬層和導電層。
17.根據(jù)權利要求16所述的方法，其中所述功函數(shù)金屬層具有兩層堆棧結構。
18.根據(jù)權利要求16所述的方法，其中使用鈷形成所述導電層。
19.根據(jù)權利要求1所述的方法，其中使用沉積和CMP的方法形成所述金屬柵極。
20.根據(jù)權利要求1所述的方法，其中還包括在步驟d)之后在所述半導體襯底上沉積層間介電層，以及進行平坦化以露出所述偽柵極的步驟。
【文檔編號】H01L21/28GK103545187SQ201210244174
【公開日】2014年1月29日 申請日期:2012年7月13日 優(yōu)先權日:2012年7月13日
【發(fā)明者】謝欣云 申請人:中芯國際集成電路制造(上海)有限公司