專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件，更具體地，涉及為了保證速度 和/或減少半導(dǎo)體集成電路器件的功率消耗而執(zhí)行電源電壓的控制的半 導(dǎo)體集成電路器件。
背景技術(shù)：
在使用CMOS邏輯門的半導(dǎo)體集成電路器件中，作為用于減少功 率消耗的技術(shù)，有效的是，使用根據(jù)所要求的速度控制電源電壓的"動(dòng) 態(tài)電壓和頻率縮放(DVFS)"。在使用DVFS的情況下，為了增強(qiáng)減 少功率消耗的效果，需要在改變所要求的操作速度(時(shí)鐘頻率)之后， 在盡可能短的時(shí)段內(nèi)以盡可能高的精確度控制電源電壓。
作為用于DVFS中的電源電壓控制的技術(shù)，存在下述技術(shù)，該技 術(shù)在使用速度監(jiān)控器的同時(shí)，根據(jù)電路的操作速度和所要求的操作速 度之間的比較結(jié)果來控制電壓，如JP-2001-244421A中所述。在同一公 開中，還存在下述描述，即預(yù)先準(zhǔn)備電源電壓與操作速度的轉(zhuǎn)換表， 并且電路根據(jù)所要求的操作速度立即切換到最佳的電源電壓。
為了在短的時(shí)段內(nèi)將電源電壓改變?yōu)樽罴训碾妷?，需要加速改?電源電壓的速率，即電源電壓控制速率。然而，如果采用極高的電源 電壓控制速率，那么延遲從速度監(jiān)控器到諸如調(diào)節(jié)器的電源電壓控制 電路的反饋，從而被控制的電源電壓可能在最佳電壓的附近振蕩，并 且可能延遲到最佳電壓的收斂?；蛘?，可能沒有實(shí)現(xiàn)收斂。
另一方面，如果采用較低的電源電壓控制速率，那么如果很大地 改變操作速度，即最佳電壓之間的差較大，那么延長了在速度變化之
8后將電源電壓控制到最佳電壓所需要的時(shí)間長度。
在JP-2001-244421A中，通過基于通過速度監(jiān)控器與基準(zhǔn)速度的 比較結(jié)果控制電源電壓控制速率來解決上述問題。但是，在此技術(shù)中， 其主要目標(biāo)在于通過如果電源電壓低于電源電壓所要求的最小電壓那 么快速地增加電源電壓，來減少操作速度不足期間的時(shí)間長度。因此， 能夠滿足以較高的精確度控制到最佳的電壓的要求。在基于轉(zhuǎn)換表控 制電源電壓的變化速率的情況下，還存在下述問題，即預(yù)先需要與諸 如溫度的環(huán)境中的差異相對(duì)應(yīng)的較大數(shù)目的轉(zhuǎn)換表。

發(fā)明內(nèi)容
本發(fā)明的目標(biāo)是解決上述傳統(tǒng)技術(shù)的問題并且提供一種半導(dǎo)體集 成電路器件，該半導(dǎo)體集成電路器件能夠在沒有預(yù)先準(zhǔn)備電路的操作 速度的電源電壓依賴性的情況下以較高的精確度在短的時(shí)段內(nèi)將電源 電壓控制到所想要的電壓。
本發(fā)明提供了一種半導(dǎo)體集成電路器件，其包括目標(biāo)電路，對(duì) 于該目標(biāo)電路至少電源電壓是可變的；電壓饋送電路，該電壓饋送電 路將電源電壓饋送到目標(biāo)電路；控制電路，該控制電路控制由電壓饋 送電路饋送的電源電壓，其中控制電路以與目標(biāo)電路中的操作速度相 對(duì)應(yīng)的變化速率增加或者減少電壓饋送電路饋送到目標(biāo)電路的電源電 壓。
結(jié)合附圖，根據(jù)下面的描述，本發(fā)明的以上和其它目標(biāo)、優(yōu)點(diǎn)和 特征將更加明顯。


圖1是示出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路的構(gòu)造的 框圖。
圖2是示出基準(zhǔn)速度監(jiān)控器的構(gòu)造的框圖。圖3是示出電壓差監(jiān)控器的構(gòu)造的框圖。 圖4是示出閾值電壓生成電路的構(gòu)造的電路圖。 圖5是示出電源電壓饋送電路的構(gòu)造的框圖。 圖6是示出基準(zhǔn)電壓生成電路的構(gòu)造的電路圖。 圖7是示出基準(zhǔn)電壓生成電路的另一構(gòu)造的電路圖。 圖8是示出閾值電壓生成電路的另一構(gòu)造的電路圖。 圖9是示出閾值電壓生成電路的另一構(gòu)造的電路圖。 圖IO是示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路器件的構(gòu) 造的框圖。
圖ll是示出電源電壓饋送電路中的基準(zhǔn)電壓生成電路的構(gòu)造的框圖。
圖12是示出根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體集成電路器件的構(gòu) 造的框圖。
圖13是示出延遲比率監(jiān)控器的構(gòu)造的框圖。
圖14是示出根據(jù)本發(fā)明的第四實(shí)施例的半導(dǎo)體集成電路器件的構(gòu) 造的框圖。
圖15是示出速度監(jiān)控器的構(gòu)造的框圖。
具體實(shí)施例方式
下面，將會(huì)參考附圖詳細(xì)地描述本發(fā)明的示例性實(shí)施例。圖1示 出根據(jù)本發(fā)明的第一實(shí)施例的半導(dǎo)體集成電路器件的構(gòu)造。半導(dǎo)體集 成電路器件10包括基準(zhǔn)速度監(jiān)控器20、電壓差監(jiān)控器30、控制電路 40、以及電源電壓饋送電路(調(diào)節(jié)器)50。電源電壓饋送電路50生成 用于是為其控制電源電壓的目標(biāo)的目標(biāo)電路60的電源電壓?；鶞?zhǔn)速度 監(jiān)控器20包括目標(biāo)電路60的關(guān)鍵路徑的復(fù)制(replica)，并且使用該 復(fù)制將目標(biāo)電路60的操作速度與所要求的速度進(jìn)行比較。電壓差監(jiān)控 器30輸出與目標(biāo)電路60的閾值電壓與電源電壓之間的差相對(duì)應(yīng)的電 壓差信息。
控制電路40基于基準(zhǔn)速度監(jiān)控器20和電壓差監(jiān)控器30的輸出控制被饋送到目標(biāo)電路60的電源電壓。更具體地，控制電路40根據(jù)基 準(zhǔn)速度監(jiān)控器20中的目標(biāo)電路60的操作速度和所要求的操作速度之 間的比較結(jié)果確定電源電壓的控制方向，即增加還是減少操作速度。 控制電路40還基于從電壓差監(jiān)控器30輸出的電壓差信息確定在增加 或者減少電源電壓時(shí)電源電壓的變化速率，即電源電壓控制速率。
圖2示出基準(zhǔn)速度監(jiān)控器20的電路構(gòu)造?；鶞?zhǔn)速度監(jiān)控器20包 括關(guān)鍵路徑的復(fù)制21、延遲元件22、以及觸發(fā)器230-232。等于被饋 送到目標(biāo)電路60的電源電壓的電源電壓被饋送到復(fù)制21和延遲元件 22，并且復(fù)制21中的延遲時(shí)間(信號(hào)傳播時(shí)間)和延遲元件22中的 延遲時(shí)間根據(jù)被饋送到目標(biāo)電路60的電源電壓而變化。與具有和目標(biāo) 電路60所要求的操作頻率fCLK的周期相等的周期的時(shí)鐘信號(hào)同步地 驅(qū)動(dòng)觸發(fā)器中的每一個(gè)。
觸發(fā)器230以特定的時(shí)序接收輸入數(shù)據(jù)，并且向復(fù)制21輸出接收 到的數(shù)據(jù)。從觸發(fā)器230輸出的數(shù)據(jù)經(jīng)過復(fù)制21，并且到達(dá)在延遲元 件22的前面的節(jié)點(diǎn)23A。另外，數(shù)據(jù)經(jīng)過復(fù)制21和延遲元件22到達(dá) 在延遲元件22的后面的節(jié)點(diǎn)23B。觸發(fā)器231和232基于目標(biāo)電路60 的操作時(shí)鐘信號(hào)，即具有與目標(biāo)電路60所要求的操作速度相對(duì)應(yīng)的周 期的時(shí)鐘信號(hào)fCLK分別鎖存節(jié)點(diǎn)23A和23B的數(shù)據(jù)。
基準(zhǔn)速度監(jiān)控器20在觸發(fā)器230向復(fù)制21輸出數(shù)據(jù)所在的時(shí)鐘 之后的時(shí)鐘分別在觸發(fā)器231和232上鎖存節(jié)點(diǎn)23A和23B的數(shù)據(jù)。 換言之，在從觸發(fā)器230輸出數(shù)據(jù)以后流逝了與目標(biāo)電路60所要求的 操作速度相對(duì)應(yīng)的特定時(shí)間長度之后，觸發(fā)器231和232分別鎖存節(jié) 點(diǎn)23A和23B的數(shù)據(jù)。
如果被饋送到目標(biāo)電路60的電源電壓較低，并且復(fù)制21的信號(hào) 延遲時(shí)間長于所要求的操作速度，那么從觸發(fā)器230輸出的數(shù)據(jù)在時(shí) 鐘信號(hào)fCLK的單周期內(nèi)沒有到達(dá)節(jié)點(diǎn)23A，從而觸發(fā)器231不能正確地接收數(shù)據(jù)。另一方面，如果被饋送到目標(biāo)電路60的電源電壓高于合 適的電壓，并且與所要求的操作速度相比較復(fù)制21的信號(hào)延遲時(shí)間較
短，那么從觸發(fā)器230輸出的數(shù)據(jù)在時(shí)鐘信號(hào)fCLK的單周期內(nèi)經(jīng)過延 遲元件22到達(dá)節(jié)點(diǎn)23B，從而觸發(fā)器231和232都能夠正確地鎖存數(shù) 據(jù)。注意的是，延遲元件22的延遲時(shí)間對(duì)應(yīng)于關(guān)于所要求的操作速度 的裕量。
如果被饋送到目標(biāo)電路60的電源電壓是適合的，并且復(fù)制21的 信號(hào)延遲時(shí)間是關(guān)于操作速度的適當(dāng)電壓，那么從觸發(fā)器230輸出的 數(shù)據(jù)在時(shí)鐘信號(hào)fCLK的單周期內(nèi)經(jīng)過復(fù)制21到達(dá)節(jié)點(diǎn)23A。但是， 數(shù)據(jù)不能經(jīng)過延遲元件22并從而沒有到達(dá)節(jié)點(diǎn)23B。因此，在這樣的 情況下，只有觸發(fā)器231能夠正確地鎖存數(shù)據(jù)，并且觸發(fā)器232不能 夠正確地鎖存數(shù)據(jù)。由觸發(fā)器231和232鎖存的數(shù)據(jù)被輸出至控制電 路40作為監(jiān)控基準(zhǔn)速度的結(jié)果?？刂齐娐?0基于從基準(zhǔn)速度監(jiān)控器 20輸出的監(jiān)控結(jié)果與所要求的操作速度相比較來判斷被饋送到目標(biāo)電 路60的電源電壓較低、較高還是適合。
圖3示出電壓差監(jiān)控器30的電路構(gòu)造。電壓差監(jiān)控器30包括閾 值電壓生成電路31、電壓差生成電路33、以及A/D轉(zhuǎn)換器34。電壓 差監(jiān)控器30輸出構(gòu)造目標(biāo)電路60的關(guān)鍵路徑的晶體管的閾值電壓與 目標(biāo)電路60的電源電壓之間的電壓差信息。閾值電壓生成電路31檢 測(cè)目標(biāo)電路60的關(guān)鍵路徑的閾值電壓VTH。在這里所述的閾值電壓 VTH意指提供在目標(biāo)電路60的關(guān)鍵路徑中的MOS晶體管的閾值電壓。
圖4示出閾值電壓生成電路31的具體電路構(gòu)造。在本示例中，閾 值電壓生成電路31包括閾值電壓生成部件311A，通過具有被連接在 一起的柵極和源極的NMOSFET構(gòu)造該閾值電壓生成部件311A;和電 流源312，該電流源312施加特定電流IL。閾值電壓生成電路31檢測(cè) 在特定電流IL經(jīng)過閾值電壓生成部件311A中的NMOSFET時(shí) NMOSFET的柵極電勢(shì)，并且將相同電勢(shì)檢測(cè)為閾值電壓VTH。返回到圖3，電壓差生成電路33輸出目標(biāo)電路60的電源電壓VDD 與由電壓生成電路31檢測(cè)到的閾值電壓VTH之間的差。A/D轉(zhuǎn)換器 34執(zhí)行從電壓差生成電路33輸出的VDD和VTH之間的差的A/D轉(zhuǎn) 換，并且將VDD和VTH之間的數(shù)字化的差輸出至控制電路40作為控 制信號(hào)35。
在這里，通常通過下面的近似公式，同時(shí)使用電源電壓VDD和閾 值電壓VTH，表達(dá)電路的操作速度 f=A(VDD-VTH) (1)
從上面的公式中，如下地獲得改變電源電壓時(shí)的操作頻率的變化 速率.*
因此，如果假定電源電壓控制速率是:
,=fcd、) (3)，
那么，由以下表達(dá)每單位時(shí)間操作頻率的變化速率: ￥.丄4 (4)，
其中k是常數(shù)。從上面的描述中理解到，如果采用與VDD-VTH 成比例的電源電壓變化速率的控制，那么能夠在將每單位時(shí)間的時(shí)鐘 頻率的變化速率保持不變的情況下，改變電源電壓。
控制電路40基于從基準(zhǔn)速度監(jiān)控器20輸出的監(jiān)控結(jié)果判斷目標(biāo) 電路60的關(guān)鍵路徑的延遲時(shí)間長于、還是短于所要求的操作速度，以 確定增加還是減少目標(biāo)電路60的電源電壓。更具體地，如果從觸發(fā)器 230輸出的數(shù)據(jù)在單時(shí)鐘周期內(nèi)沒有到達(dá)節(jié)點(diǎn)23A,那么判斷相對(duì)于所要求的操作速度，關(guān)鍵路徑的延遲時(shí)間較長，并從而確定增加電源電
壓用于加速目標(biāo)電路60的操作速度。
另一方面，如果觸發(fā)器231和232都能夠接收從觸發(fā)器230輸出 的數(shù)據(jù)，那么控制電路40判斷復(fù)制21的延遲時(shí)間相對(duì)于所要求的操 作速度來說較短，并且確定減少被饋送到目標(biāo)電路60的電源電壓以便 于延遲目標(biāo)電路60的操作速度。如果觸發(fā)器231能夠正確接收數(shù)據(jù)并 且觸發(fā)器232不能夠正確地接收數(shù)據(jù)，那么控制電路40判斷復(fù)制21 的延遲時(shí)間相對(duì)于所要求的操作速度來說處于適當(dāng)?shù)姆秶鷥?nèi)。在這樣 的情況下，控制電路40將目標(biāo)電路60的電源電壓保持在當(dāng)前值。
控制電路40在確定增加還是減少電源電壓時(shí)，基于從電壓差監(jiān)控 器30輸出的控制信號(hào)35 (圖3)確定電壓的寬度(電壓變化量)要增 加還是減少。更具體地，基于從電壓差監(jiān)控器30輸出的控制信號(hào)35 確定變化量使得每單個(gè)控制的電壓變化量(電源電壓的控制速率)呈 現(xiàn)與VDD-VTH成比例的值。例如，如果電源電壓VDD和閾值電壓 VTH之間的差是0.5V，那么每單個(gè)控制的電壓變化量被設(shè)置在50mV， 而如果電源電壓VDD和閾值電壓VTH之間的差是0.6V，那么每單個(gè) 控制的電壓變化量被設(shè)置在60mV。
圖5示出電源電壓饋送電路50的電路構(gòu)造。電源電壓饋送電路50 包括基準(zhǔn)電壓生成電路51、運(yùn)算放大器53、以及NMOSFET54?；鶞?zhǔn) 電壓生成電路51輸出基準(zhǔn)電壓VREF。從基準(zhǔn)電壓生成電路51輸出的 電壓VREF被輸入至運(yùn)算放大器53的非反轉(zhuǎn)輸入端子，從而控制從 NMOSFET 54輸出的電源電壓饋送電路50的輸出電壓VDD使得 VDD=VREF?；趤碜杂诳刂齐娐?0的控制信號(hào)控制從基準(zhǔn)電壓生成 電路51輸出的電壓VREF，并且基準(zhǔn)電壓VREF的變化改變電源電壓 饋送電路50的輸出電壓VDD。
圖6示出基準(zhǔn)電壓生成電路51的示例電路構(gòu)造?；鶞?zhǔn)電壓生成電路51包括被串行地連接的S個(gè)電阻器510-1、 510-2.....510-S,和被
插入在相鄰的電阻器之間所提供的節(jié)點(diǎn)與輸出之間的S-l個(gè)開關(guān)(SW: SWl至SW(S-l))。該構(gòu)造使得基于來自于控制電路40的控制信號(hào)僅 將S-1個(gè)開關(guān)中的一個(gè)控制為導(dǎo)通，并且輸出與被控制為導(dǎo)通的開關(guān)相 對(duì)應(yīng)的節(jié)點(diǎn)的電壓作為基準(zhǔn)電壓VREF。
在本實(shí)施例中，電壓差監(jiān)控器30監(jiān)控電源電壓和閾值電壓之間的 差，并且基于監(jiān)控到的值確定增加或者減少目標(biāo)電路60的電源電壓時(shí) 的電壓變化量。在目標(biāo)電路60中，電源電壓VDD和閾值電壓VH之 間較大的差提供了較小的關(guān)于電源電壓的變化的操作速度變化，而電 源電壓VDD和閾值電壓VH之間較小的差提供了較大的關(guān)于電源電壓 的變化的操作速度變化?；陔娫措妷篤DD與閾值電壓VTH之間的 較大的差由控制電路40影響的較大的電源電壓的變化速率能夠提供用 于在相對(duì)于所要求的操作速度來說適當(dāng)?shù)碾妷嚎刂颇繕?biāo)電路60的電源 電壓，而沒有降低電源的控制精確度所需要的時(shí)間長度的減少。在本 實(shí)施例中，與電源電壓VDD與閾值電壓VTH之間的差成比例的電源 電壓的變化速率使能每單位時(shí)間的操作頻率的恒定的變化速率，從而 能夠不管電源電壓如何而將電壓控制的精確度保持在所需要的值。
在上面的描述中，具有諸如圖6中所示的構(gòu)造的電路被用作基準(zhǔn) 電壓生成電路51，這不限于本示例。圖7示出基準(zhǔn)電壓生成電路的另 一示例構(gòu)造。在該示例中，通過電流源55和可變電阻器56構(gòu)造基準(zhǔn) 電壓生成電路51a。假定IREF和R分別是電流源55的電流和可變電 阻器56的電阻，并且將電流源55和可變電阻器56連接在一起的節(jié)點(diǎn) 具有輸出VREF，通過VREF二IREFXR來表達(dá)VREF。在此構(gòu)造中，通 過控制電路40改變可變電阻器56的電阻R來改變基準(zhǔn)電壓生成電路 51a的輸出電壓VREF。
盡管在本實(shí)施例中描述了使用圖5中所示的串聯(lián)調(diào)節(jié)器作為電源 電壓饋送電路50的示例，但是構(gòu)造不限于上述示例，電源電壓饋送電路50能夠控制輸出電壓的變化速率即足夠。例如，電源電壓饋送電路 的構(gòu)造使得根據(jù)時(shí)鐘信號(hào)的占空比控制其輸出電壓，其中控制電路40 控制時(shí)鐘信號(hào)的占空比，并且電源電壓饋送電路50控制電源電壓。
在上面的描述中，圖4中所示的閾值電壓生成電路31被采用為閾 值電壓生成電路31;但是，閾值電壓生成電路31不限于圖4中所示的 電路構(gòu)造。圖8示出閾值電壓生成電路的另一示例構(gòu)造。在該示例中， 閾值電壓生成電路31a使用包括被層疊的兩個(gè)MOSFET的閾值電壓生 成部件311B。在由包括層疊的MOSFET的諸如NAND的邏輯門限制 目標(biāo)電路60的關(guān)鍵路徑的速度的情況下，可以使用從閾值電壓生成電 路31a輸出的閾值電壓，同時(shí)使用具有圖8中所示的構(gòu)造的閾值電壓生 成電路31a控制目標(biāo)電路60的電源電壓。
圖9示出閾值電壓生成電路的另一示例構(gòu)造。在該示例中，閾值 電壓生成電路31b使用包括PMOSFET和NMOSFET的閾值電壓生成 部件311C。在由PMOSFET禾卩NMOSFET控制目標(biāo)電路60的關(guān)鍵路 徑的速度的情況下，可以使用由閾值電壓生成電路31b生成的閾值電 壓，同時(shí)使用具有圖9中所示的構(gòu)造的閾值電壓生成電路31b來控制 目標(biāo)電路60的電源電壓。由于與這樣控制關(guān)鍵路徑的器件相對(duì)應(yīng)的閾 值電壓生成部件的構(gòu)造，使得能夠改進(jìn)電源電壓的控制精確度。
在上面的描述中，由電壓差監(jiān)控器30監(jiān)控限制關(guān)鍵路徑的速度的 元件的電壓與目標(biāo)電路60的電源電壓之間的差；但是，除了限制關(guān)鍵 路徑的速度的器件的電壓之外的電壓可以被采用作為與電源進(jìn)行比較 的電壓(特定基準(zhǔn)電壓)。例如，構(gòu)造可以使得為目標(biāo)電路60獲得處 于操作電源電壓的范圍內(nèi)的操作速度的電源電壓依賴性，從電源電壓 依賴性獲得在操作速度呈現(xiàn)零的電源電壓(例如，在電源電壓為縱軸 的情況下，在朝著較低的電壓范圍延伸電源依賴性的圖之后與坐標(biāo)相 交的電源電壓的值)，所獲得的電壓被采用作為特定基準(zhǔn)電壓，并且 電壓差監(jiān)控器30監(jiān)控特定基準(zhǔn)電壓和電源電壓之間的差。圖10示出根據(jù)本發(fā)明的第二實(shí)施例的半導(dǎo)體集成電路器件的構(gòu)
造。本實(shí)施例的半導(dǎo)體集成電路器件10a使得從第一實(shí)施例的半導(dǎo)體集 成電路器件10中去除電壓差監(jiān)控器30。電源電壓饋送電路50a具有與 圖5中所示的電源電壓饋送電路50的構(gòu)造相類似的基本構(gòu)造，并且在 圖5中所示的基準(zhǔn)電壓生成電路51的部分的構(gòu)造方面不同于第一實(shí)施 例的電源電壓饋送電路50?；鶞?zhǔn)速度監(jiān)控器20和目標(biāo)電路60與第一 實(shí)施例中的相類似。
圖11示出電源電壓饋送電路50a中的基準(zhǔn)電壓生成電路的構(gòu)造。 基準(zhǔn)電壓生成電路51b包括閾值電壓生成部件91A和91B、固定電阻 92、運(yùn)算放大器93、電流鏡94、以及可變電阻器95。注意的是，電路 的閾值電壓VTH的定義與第一實(shí)施例中的閾值電壓的相同。例如，閾 值電壓生成部件91A和91B的構(gòu)造與第一實(shí)施例的相類似，即與圖4 中所示的構(gòu)造或者圖8中所示的構(gòu)造相類似。
在基準(zhǔn)電壓生成電路51b中，由于來自于運(yùn)算放大器93和電流鏡 94中的PMOSFET的反饋使得節(jié)點(diǎn)98的電勢(shì)被保持在被輸入至運(yùn)算放 大器93的非反轉(zhuǎn)輸入端子的電勢(shì)VMAX。因此，經(jīng)過固定電阻92(Rl) 的電流被設(shè)置在(VMAX-VTH) /Rl。在此級(jí)，經(jīng)過可變電阻器95的 電流等于經(jīng)過固定電阻92的電流，并且是(VMAX-VTH) /Rl 。作為 將可變電阻器95和電流鏡94連接在一起的節(jié)點(diǎn)的電壓而被輸出的基 準(zhǔn)電壓VREF被表達(dá)為
其中R2是可變電阻器95的電阻并且滿足0〈R2《R1。從公式(5)， 較大值的電阻R2引起較大值的VREF，從而增加目標(biāo)電路60的電源電 壓。如果保持R2=R1那么VREF呈現(xiàn)VMAX的最大值。
公式(5)的重新安排提供下面的公式
17』-y", 1(、-^) (6)'
從公式(6)中理解的是，如果改變可變電阻器95的電阻R2從而 電阻R2與當(dāng)前電阻R2成比例的變化，那么能夠不管電源電壓如何， 在保持操作速度的變化速率的同時(shí)改變電源電壓，如公式(3)中所示。
與第一實(shí)施例相類似地確定控制電路40中的電源電壓的控制的方 向。更具體地，如果從觸發(fā)器230 (圖2)輸出的信號(hào)在單時(shí)鐘周期內(nèi) 沒有到達(dá)節(jié)點(diǎn)23A，那么確定增加電源電壓，而如果從觸發(fā)器230輸 出的信號(hào)到達(dá)節(jié)點(diǎn)23A和節(jié)點(diǎn)23B，那么確定減少電源電壓。另外， 如果從觸發(fā)器230輸出的信號(hào)到達(dá)節(jié)點(diǎn)23A并且沒有到達(dá)節(jié)點(diǎn)23B， 那么確定保持電源電壓。
在增加或者減少電源電壓時(shí)，控制電路40改變基準(zhǔn)電壓生成電路 51b (圖11)中的可變電阻器95的電阻R2以增加或者減少電源電壓。 在此級(jí)，控制電路40確定可變電阻器95的電阻R2改變與變化之前電 阻R2的值相對(duì)應(yīng)的變化量。更具體地，確定第t個(gè)控制中的電阻R2(t) 使得保持下面的關(guān)系
其中Rl是可變電阻器95的電阻R2的最大值，并且當(dāng)R2=R1時(shí) AR是電阻R2的變化寬度。對(duì)于較大的電阻R2的情況，即，對(duì)于較高 的目標(biāo)電路60的操作速度的情況這樣的控制提供了較高的電壓的變化 速率。另外，能夠在將操作速度的變化速率保持在常數(shù)的同時(shí)，改變 電源電壓。
在本實(shí)施例中，如果操作速度較高并且關(guān)于電源電壓的變化的操 作速度變化較大，那么控制電路40增加可變電阻器95的電阻R2的變 化以增加電源電壓的變化速率，而如果操作速度較低并且關(guān)于電源電 壓的變化的操作速度變化較小，那么減少電源電壓的變化速率。這樣, 能夠減小目標(biāo)電路60的電源電壓達(dá)到所需要的電壓所需要的時(shí)間長度，而沒有降低電源電壓的精確度。另外，由于可變電阻器95的電阻 R2與在其變化之前的電阻成比例的變化，因此每單位時(shí)間的操作頻率 的變化速率被保持為恒定，從而能夠不管電源電壓如何，而將電壓控 制的精確度保持在所需要的值。
圖12示出根據(jù)本發(fā)明的第三實(shí)施例的半導(dǎo)體集成電路器件的構(gòu) 造。本實(shí)施例的半導(dǎo)體集成電路器件10b使得用延遲比率監(jiān)控器80替 換圖1中的電壓差監(jiān)控器30。在第一實(shí)施例中，使用電壓差監(jiān)控器30 確定電源電壓的控制速率，而在本實(shí)施例中，使用延遲比率監(jiān)控器80 確定電源電壓的控制速率?；鶞?zhǔn)速度監(jiān)控器20、控制電路40、電源電 壓饋送電路50、以及目標(biāo)電路60與第一實(shí)施例中的相類似。
圖13示出延遲比率監(jiān)控器80的電路構(gòu)造。延遲比率監(jiān)控器80包 括用于數(shù)據(jù)輸出的觸發(fā)器800、 N個(gè)延遲元件801-1至801-N、以及鎖 存來自于鄰近的延遲柵極之間的節(jié)點(diǎn)的信號(hào)的N個(gè)觸發(fā)器802-1至 802-N。每個(gè)延遲元件801被饋送有等于被饋送到目標(biāo)電路60的電源 電壓的電源電壓，并且將信號(hào)延遲與被饋送到目標(biāo)電路60的電壓相對(duì) 應(yīng)的延遲時(shí)間。將N個(gè)延遲元件801的總延遲時(shí)間設(shè)置為等于目標(biāo)電 路60的關(guān)鍵路徑的延遲時(shí)間。延遲元件801的延遲時(shí)間彼此相等并且 等于關(guān)鍵路徑的延遲時(shí)間的1/N。
N個(gè)觸發(fā)器802-1至802-N基于具有與目標(biāo)電路60所要求的最大 操作頻率fMAX的周期相等的周期的時(shí)鐘信號(hào)，分別鎖存延遲元件
801- 1至801-N的輸出。延遲比率監(jiān)控器80在特定的時(shí)鐘從觸發(fā)器800 輸出脈沖信號(hào)(數(shù)據(jù))，并且在隨后的時(shí)鐘分別接收觸發(fā)器802-1至
802- N中的延遲元件801-1至801-N的數(shù)據(jù)。由觸發(fā)器802-1至802-N 接收到的數(shù)據(jù)(電勢(shì))被傳送到控制電路40作為監(jiān)控的結(jié)果。
如果被饋送到目標(biāo)電路60的電源電壓較高并從而目標(biāo)電路60以 高于其所要求的最大操作頻率的操作速度進(jìn)行操作，即，如果關(guān)鍵路徑的延遲時(shí)間處于與目標(biāo)電路60所要求的最大操作頻率相對(duì)應(yīng)的時(shí)間 長度中，那么來自于觸發(fā)器800的輸出到達(dá)末級(jí)觸發(fā)器802-N。另一方 面，如果目標(biāo)電路60的關(guān)鍵路徑的延遲時(shí)間長于與目標(biāo)電路60所要 求的最大操作頻率相對(duì)應(yīng)的時(shí)間，那么從觸發(fā)器800輸出的數(shù)據(jù)沒有 到達(dá)末級(jí)觸發(fā)器802-N，并且僅到達(dá)中間的觸發(fā)器。
在此假定K是N個(gè)觸發(fā)器802-1至802-N當(dāng)中鎖存從觸發(fā)器800 輸出的數(shù)據(jù)的觸發(fā)器的數(shù)目。在較高的目標(biāo)電路60的操作速度的情況 下，從觸發(fā)器800輸出的數(shù)據(jù)到達(dá)后級(jí)的延遲元件801。因此，K的值 與目標(biāo)電路60的操作速度成比例地增加。各個(gè)觸發(fā)器802在從數(shù)據(jù)輸 出以后流逝了最大操作頻率的單周期之后的時(shí)序鎖存數(shù)據(jù)，從而K/N 的值表示目標(biāo)電路的當(dāng)前操作速度與目標(biāo)電路60的最大操作速度的比 率。
控制電路40基于從基準(zhǔn)速度監(jiān)控器20輸出的數(shù)據(jù)確定增加、減 少還是保持電源電壓，與第一實(shí)施例相類似?？刂齐娐?0，在確定電 源電壓的增加或者減少時(shí)，基于已經(jīng)鎖存從觸發(fā)器800輸出的數(shù)據(jù)的 延遲比率監(jiān)控器中的觸發(fā)器802的數(shù)目K確定其變化量。更具體地， 確定電源電壓的控制速率使得電源電壓的控制速率與N個(gè)觸發(fā)器802 中鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目K成比例，S卩，使得電源電壓的控制速率 與目標(biāo)電路60的操作速度與目標(biāo)電路60的最大操作速度的比率成比 例。在該級(jí)，從公式(3)獲得下面的公式<formula>formula see original document page 20</formula>
公式(7)中的"n"是比例常數(shù)。因此，從公式(2) 、 (3)以 及(7)能夠獲得每單元時(shí)間的操作頻率的變化速率，如下所示<formula>formula see original document page 20</formula>不管所要求的速度或者電源電壓如何，變化速率恒定。在本實(shí)施例中，延遲比率監(jiān)控器80監(jiān)控目標(biāo)電路60的操作速度 與最大操作速度的比率，并且基于監(jiān)控的結(jié)果，如果由于較高的目標(biāo)
電路60的操作速度導(dǎo)致關(guān)于電源電壓的變化的操作速度變化較大那么 增加電源電壓的變化速率，并且如果由于較低的目標(biāo)電路60的操作速
度導(dǎo)致關(guān)于電源電壓的變化的操作速度變化較小那么減少電源電壓的 變化速率。這樣，將電源電壓控制在所想要的電壓所需要的時(shí)間長度 能夠被減少而沒有降低電壓控制的精確度。另外，通過在延遲比率監(jiān)
控器80中與數(shù)據(jù)已經(jīng)被到達(dá)的觸發(fā)器的數(shù)目成比例地控制電源電壓的 變化速率，能夠?qū)⒚繂挝粫r(shí)間的操作頻率的變化速率保持恒定，從而 不管電源電壓如何，都能夠?qū)㈦妷旱目刂凭_度維持在想要的值。
注意盡管在本實(shí)施例中，與具有與目標(biāo)電路60所要求的最大操作 頻率fMAX相對(duì)應(yīng)的周期的時(shí)鐘信號(hào)同步地驅(qū)動(dòng)圖13中的延遲比率監(jiān) 控器80中的各個(gè)觸發(fā)器，但是該時(shí)鐘信號(hào)可以具有任意的頻率。然而， 如果采用極低的頻率，則可能降低電源電壓的控制速率的精確度。
圖14示出根據(jù)本發(fā)明的第四實(shí)施例的半導(dǎo)體集成電路器件的構(gòu) 造。本實(shí)施例的半導(dǎo)體集成電路器件10c使得用單個(gè)速度監(jiān)控器70統(tǒng) 一并且替換圖12中所示的基準(zhǔn)速度監(jiān)控器20和延遲比率監(jiān)控器80。 在本實(shí)施例中，控制電路40基于通過速度監(jiān)控器70監(jiān)控的結(jié)果確定 電源電壓的控制方向和控制速率。電源電壓饋送電路50和目標(biāo)電路60 與第一實(shí)施例中的相類似。
圖15示出速度監(jiān)控器70的電路構(gòu)造。速度比率監(jiān)控器70本身的 電路構(gòu)造與圖13中所示的延遲比率監(jiān)控器80的相類似。速度比率監(jiān) 控器70包括用于數(shù)據(jù)輸出的觸發(fā)器700、串行連接的N個(gè)延遲元件 701-1至701-N、以及鎖存鄰近的觸發(fā)器之間的節(jié)點(diǎn)上的信號(hào)的N個(gè)觸 發(fā)器702-1至702-N。延遲元件701中的每一個(gè)被饋送有等于被饋送到 目標(biāo)電路60的電源電壓的電源電壓，并且將信號(hào)延遲與被饋送到目標(biāo) 電路60的電壓相對(duì)應(yīng)的延遲時(shí)間。延遲元件701的延遲時(shí)間彼此相等。
21在速度監(jiān)控器70中，將N個(gè)延遲元件701當(dāng)中的C個(gè)延遲元件 (1^C<N)的總延遲時(shí)間設(shè)置為等于目標(biāo)電路60的關(guān)鍵路徑的延遲 時(shí)間。每個(gè)觸發(fā)器702與具有等于目標(biāo)電路60所要求的操作頻率fCLK 的周期的周期的時(shí)鐘信號(hào)同步地進(jìn)行操作。速度監(jiān)控器70在特定時(shí)鐘 輸出從觸發(fā)器700輸出數(shù)據(jù)，并且在后來分別鎖存延遲元件701-1至 701-N的輸出節(jié)點(diǎn)上的數(shù)據(jù)。通過觸發(fā)器702-1至702-N鎖存的數(shù)據(jù)被 傳送到控制電路40作為監(jiān)控的結(jié)果。
如果目標(biāo)電路60的操作速度低于所要求的操作速度，并且關(guān)鍵路 徑的延遲時(shí)間長于所要求的操作頻率fCLK的單個(gè)周期，那么從觸發(fā)器 700輸出的數(shù)據(jù)沒有到達(dá)從第一級(jí)側(cè)開始計(jì)數(shù)的第C個(gè)延遲元件701 的輸出節(jié)點(diǎn)。另一方面，如果操作速度高于所要求的操作速度，那么 從觸發(fā)器700輸出的數(shù)據(jù)到達(dá)從第一級(jí)側(cè)開始計(jì)數(shù)的第C個(gè)觸發(fā)器之 前的延遲元件701。因此，能夠在C被用作基準(zhǔn)的情況下基于已經(jīng)鎖存 數(shù)據(jù)的觸發(fā)器的數(shù)目是否大于C，或者數(shù)目是否小于C，來判斷目標(biāo)電 路的操作速度是否較高，或者是否較低。
如果N個(gè)觸發(fā)器702當(dāng)中已經(jīng)鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目D小于C， 那么考慮到較低的操作速度控制電路40確定增加電源電壓。另一方面， 如果已經(jīng)鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目D大于C+M，其中M是裕量(M 是正整數(shù)，滿足C+M《N)，那么考慮到較高的操作速度控制電路40 確定減少電源電壓。如果已經(jīng)鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目等于或者高于C 并且小于C+M，那么控制電路40將目標(biāo)電路60的電源電壓保持在當(dāng) 前的值。
在增加或者減少電源電壓時(shí)，根據(jù)相對(duì)于所要求的操作速度的目 標(biāo)電路60的操作速度的誤差，控制電路40基于通過速度監(jiān)控器70監(jiān) 控的結(jié)果確定變化速率，并且對(duì)于較大的誤差采用較高的變化速率。 更具體地，控制電路40在增加電源電壓時(shí)將電源電壓增加與C-D成比例的增量寬度(C>D),并且在減少電源電壓時(shí)將電源電壓減少與 D-(C+M)成比例的減量寬度(D> (C+M))。
在本實(shí)施例中，速度監(jiān)控器70監(jiān)控目標(biāo)電路60的操作速度低于 還是高于所要求的操作速度，并且同時(shí)監(jiān)控較低或者較高速度的程度。 基于監(jiān)控的結(jié)果，S卩，如果目標(biāo)電路60的操作速度較高并且與電源電 壓的變化對(duì)應(yīng)的操作速度的變化速率大，那么采用較高的電源電壓的 變化速率，而如果目標(biāo)電路60的操作速度較低并且與電源電壓的變化 對(duì)應(yīng)的操作速度的變化較小，那么釆用較低的變化速率。這樣，能夠 減少用于將電源電壓控制到所需要的電壓所需要的時(shí)間長度而沒有降 低電壓控制的精確度。另外，在本實(shí)施例中，由于僅需要單個(gè)速度監(jiān) 控器，所以能夠減少開銷(overhead)面積。
在上述實(shí)施例中的每一個(gè)的半導(dǎo)體集成電路器件中，控制電路根 據(jù)與目標(biāo)電路中的操作速度相對(duì)應(yīng)的變化速率(或者變化量)改變被 饋送到目標(biāo)電路的電源電壓?？偟膩碚f，半導(dǎo)體集成電路器件具有下 述趨勢(shì)，較高速度的操作引起較小的關(guān)于電源電壓的變化的操作速度 變化量。因此，通過在較高的操作速度的情況下以較高的變化速率增 加或者減少電源電壓，并且通過在較低的操作速度的情況下以較低的 變化速率增加或者減少電源電壓，即，取決于操作速度，減少了將目 標(biāo)電路的電源電壓控制到適當(dāng)?shù)碾妷核璧臅r(shí)間長度，而沒有降低電 源電壓的控制精確度。
如上所述，本發(fā)明能夠釆用下面的實(shí)施例。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中在 增加或者減少電源電壓時(shí)，控制電路以與被饋送給目標(biāo)電路的電源電 壓與根據(jù)目標(biāo)電路確定的特定基準(zhǔn)電壓之間的差相對(duì)應(yīng)的變化速率增 加或者減少電源電壓。在這樣的情況下，當(dāng)目標(biāo)電路的操作速度的電 源電壓的依賴性處于關(guān)于半導(dǎo)體集成電路器件的操作速度的操作的特定范圍內(nèi)時(shí)，特定基準(zhǔn)電壓可以是速率限制目標(biāo)電路中的關(guān)鍵路徑的
延遲的MOS晶體管的閾值電壓，使特定電流經(jīng)過目標(biāo)電路中的MOS 晶體管所需要的MOS晶體管的柵源電壓，或者導(dǎo)致操作速度呈現(xiàn)為零 的電源電壓。因此，通過以與差相對(duì)應(yīng)的變化速率改變被饋送給目標(biāo) 電路的電源電壓，能夠以與操作速度相對(duì)應(yīng)的變化速率改變被饋送到 目標(biāo)電路的電源電壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中在 增加或者減少電源電壓時(shí)，控制電路對(duì)于被饋送到目標(biāo)電路的電源電 壓與特定基準(zhǔn)電壓之間的較大的電壓差，采取較高的電源電壓的變化 速率。通過基于電壓差判斷操作速度，并且對(duì)于較大的電壓差采用較 高的電源電壓的變化速率，能夠減少用于控制電源電壓所需要的時(shí)間 長度而沒有降低電源電壓的控制精確度。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中控 制電路確定電源電壓的變化速率使得電源電壓的變化速率與電源電壓 和特定基準(zhǔn)電壓之間的差成比例。在這樣的情況下，能夠改變目標(biāo)電 路的電源電壓同時(shí)將每單位時(shí)間的目標(biāo)電路的操作的變化速率保持在 恒定。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中控 制電路包括電壓差監(jiān)控器，該電壓差監(jiān)控器輸出被饋送到目標(biāo)電路的 電源電壓與特定基準(zhǔn)電壓之間的差作為電壓差信息，并且控制電路在 增加或者減少電源電壓時(shí)，基于電壓差信息確定電源電壓的變化速率。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中假 定VI、 V2、 V3、 Rl以及R2分別是基準(zhǔn)電壓、高于基準(zhǔn)電壓的特定 電壓、特定基準(zhǔn)電壓、固定電阻的電阻以及可變電阻的電阻，電壓饋 送電路將與滿足下面公式的基準(zhǔn)電壓VI相對(duì)應(yīng)的電源電壓饋送到目
標(biāo)電路Vl-V3=(R2/Rl)x(V2-V3),
并且其中在增加或者減少電源電壓時(shí)，控制電路增加或者減少可 變電阻R2以改變電源電壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中在 增加可變電阻器的電阻R2時(shí)，控制電路確定可變電阻器在其以與可變 電阻器在其變化之前的電阻R2成比例的變化速率變化之后的電阻R2。 通過這樣確定可變電阻器的電阻R2，能夠以與電源電壓和特定基準(zhǔn)電 壓之間的電壓差成比例的變化速率改變被饋送到目標(biāo)電路的電源電 壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中控 制電路，在增加或者減少電源電壓時(shí)，增加或者減少由電壓饋送電路 饋送的電源電壓，以與目標(biāo)電路中的信號(hào)傳輸路徑的延遲時(shí)間相對(duì)應(yīng) 的變化速率增加或者減少電源電壓。通常，目標(biāo)電路中的信號(hào)傳輸路 徑的延遲時(shí)間表示目標(biāo)電路的操作速度。因此，以與目標(biāo)電路中的信 號(hào)傳輸路徑的延遲時(shí)間相對(duì)應(yīng)的變化速率改變被饋送到目標(biāo)電路的電 源電壓等價(jià)于以與操作速度相對(duì)應(yīng)的變化速率改變被饋送到目標(biāo)電路 的電源電壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中在 增加或者減少電源電壓時(shí)，控制電路對(duì)于較短的目標(biāo)電路中的信號(hào)傳 輸路徑的延遲時(shí)間采用較高的變化速率。對(duì)于較低的目標(biāo)電路的操作 速度的情況下目標(biāo)電路中的信號(hào)傳輸路徑的延遲時(shí)間較長，并且對(duì)于 較高的操作速度的情況其延遲時(shí)間較短。通過基于信號(hào)傳輸路徑的延 遲時(shí)間判斷目標(biāo)電路的操作速度，以對(duì)于較短的延遲時(shí)間采用較高的 目標(biāo)電路的電源電壓的變化速率，能夠減少用于控制目標(biāo)電路的電源 電壓所需要的時(shí)間長度而沒有降低電源電壓的控制精確度。
本發(fā)明的半導(dǎo)體集成電路器件包括延遲監(jiān)控器，該延遲監(jiān)控器監(jiān)控目標(biāo)電路中的信號(hào)傳輸路徑的延遲時(shí)間，以輸出與信號(hào)傳輸路徑的 延遲時(shí)間相對(duì)應(yīng)的延遲時(shí)間信息，其中控制電路基于延遲時(shí)間信息確 定電源電壓的變化速率。例如，在延遲監(jiān)控器中準(zhǔn)備復(fù)制以測(cè)量復(fù)制 的延遲時(shí)間，其中該復(fù)制在等于目標(biāo)電路的電源電壓的電源電壓上進(jìn) 行操作并且具有與目標(biāo)電路的關(guān)鍵路徑相同的延遲量。通過以與使用 此種復(fù)制測(cè)量的延遲時(shí)間相對(duì)應(yīng)的變化速率改變被饋送到目標(biāo)電路的 電源電壓，能夠以與操作速度相對(duì)應(yīng)的變化速率改變被饋送到目標(biāo)電 路的電源電壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中延 遲時(shí)間監(jiān)控器包括具有與目標(biāo)電路中的信號(hào)傳輸路徑的延遲相對(duì)應(yīng) 的總延遲時(shí)間的串行連接的N個(gè)延遲元件(N是等于或者大于2的整 數(shù))，和分別鎖存來自于延遲元件的輸出節(jié)點(diǎn)的數(shù)據(jù)的N個(gè)觸發(fā)器； 在從數(shù)據(jù)被輸入至N個(gè)延遲元件的第一級(jí)的延遲元件之后流逝了與目
標(biāo)電路所要求的關(guān)鍵路徑的最小延遲時(shí)間相對(duì)應(yīng)的時(shí)間長度之后在觸
發(fā)器中的每一個(gè)處執(zhí)行數(shù)據(jù)鎖存；并且輸出由觸發(fā)器鎖存的數(shù)據(jù)作為 延遲時(shí)間信息。在目標(biāo)電路所要求的關(guān)鍵路徑的最小延遲時(shí)間的時(shí)段 內(nèi)的被輸入至第一級(jí)延遲元件的數(shù)據(jù)到達(dá)的節(jié)點(diǎn)的數(shù)目根據(jù)目標(biāo)電路 的操作速度而變化。因此，N個(gè)觸發(fā)器當(dāng)中鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目 的調(diào)查允許目標(biāo)電路中的信號(hào)傳輸路徑的延遲時(shí)間的判斷。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中控 制電路基于N個(gè)觸發(fā)器當(dāng)中正確地鎖存被輸入至N個(gè)觸發(fā)器中的第一 級(jí)觸發(fā)器的數(shù)據(jù)的觸發(fā)器的數(shù)目確定電源電壓的變化速率。假定K是 N個(gè)觸發(fā)器當(dāng)中鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目，K/N表示關(guān)鍵路徑的當(dāng)前延 遲時(shí)間與關(guān)鍵路徑的所要求的最小延遲時(shí)間的比率。接近于"1"的比 率，即，接近于N的K的值意指較高的目標(biāo)電路的操作速度。因此， 通過以與K的值相對(duì)應(yīng)的變化速率改變被饋送到目標(biāo)電路的電源電 壓，能夠以與操作速度相對(duì)應(yīng)的變化速率改變被饋送到目標(biāo)電路的電 源電壓。在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中控 制電路確定電源電壓的變化速率使得電源電壓的變化速率與正確地鎖 存數(shù)據(jù)的觸發(fā)器的數(shù)目成比例。在這樣的情況下，能夠改變被饋送到 目標(biāo)電路的電源電壓同時(shí)將每單位時(shí)間的目標(biāo)電路的操作速度的變化 速率保持為常數(shù)。
本發(fā)明的半導(dǎo)體集成電路器件可以包括基準(zhǔn)速度監(jiān)控器電路，該 基準(zhǔn)速度監(jiān)控器電路監(jiān)控目標(biāo)電路所要求的基準(zhǔn)速度與目標(biāo)電路的操 作速度之間的關(guān)系，其中控制電路基于由基準(zhǔn)速度監(jiān)控器電路監(jiān)控的 結(jié)果控制電源電壓使得目標(biāo)電路的操作速度不低于基準(zhǔn)速度并且不比 基準(zhǔn)速度高出特定值。在這樣的情況下，可以采用下述構(gòu)造，其中當(dāng)
目標(biāo)電路(60)的操作速度低于基準(zhǔn)速度時(shí)控制電路確定增加電源電 壓，當(dāng)操作速度高于基準(zhǔn)速度特定值時(shí)確定減少電源電壓，并且當(dāng)操 作速度不低于基準(zhǔn)速度并且不比基準(zhǔn)速度低特定值時(shí)確定保持電源電 壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中基 準(zhǔn)速度監(jiān)控器電路包括復(fù)制，該復(fù)制在與目標(biāo)電路中的關(guān)鍵路徑的延 遲時(shí)間相對(duì)應(yīng)的時(shí)間延遲傳輸信號(hào)；延遲電路，該延遲電路被串行地 連接至復(fù)制；第一觸發(fā)器，該第一觸發(fā)器鎖存來自于將復(fù)制和延遲電 路連接在一起的節(jié)點(diǎn)的數(shù)據(jù)；第二觸發(fā)器，該第二觸發(fā)器鎖存來自于 延遲電路的輸出節(jié)點(diǎn)的數(shù)據(jù)，在從數(shù)據(jù)被輸入至復(fù)制以后流逝了與基 準(zhǔn)速度相對(duì)應(yīng)的時(shí)間長度之后在第一和第二觸發(fā)器中鎖存數(shù)據(jù)，并且 輸出被鎖存在第一和第二觸發(fā)器中的數(shù)據(jù)作為基準(zhǔn)速度和操作速度的 監(jiān)控的結(jié)果。在這樣的情況下，可以采用下述構(gòu)造，其中當(dāng)被鎖存在 第一觸發(fā)器中的數(shù)據(jù)與被輸出至復(fù)制的數(shù)據(jù)不一致時(shí)控制電路確定增 加電源電壓，當(dāng)被鎖存在第一觸發(fā)器中的數(shù)據(jù)與被輸出至復(fù)制的數(shù)據(jù) 一致并且被鎖存在第二觸發(fā)器中的數(shù)據(jù)與被輸出至復(fù)制的數(shù)據(jù)不一致 時(shí)確定保持電源電壓，并且當(dāng)被鎖存在第一和第二觸發(fā)器中的數(shù)據(jù)與被輸出至復(fù)制的數(shù)據(jù)一致時(shí)確定減少電源電壓。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中控 制電路在增加或者減少由電壓饋送電路饋送的電源電壓時(shí)基于目標(biāo)電 路所要求的基準(zhǔn)操作速度與目標(biāo)電路的操作速度之間的差確定電源電 壓的變化速率。如果目標(biāo)電路的操作速度與所要求的基準(zhǔn)操作速度之 間的差較大，那么被饋送到目標(biāo)電路的電源電壓與適當(dāng)?shù)碾娫措妷褐?間的差較大，從而電壓的控制精確度可能較低。另一方面，如果目標(biāo) 電路的操作速度與所要求的基準(zhǔn)操作速度之間的差較小，那么被饋送 到目標(biāo)電路的電源電壓與適當(dāng)?shù)碾娫措妷褐g的差較小，從而需要采 用相對(duì)較高的電壓的控制精確度。如果采用了差，則對(duì)于目標(biāo)電路的 操作速度與所要求的基準(zhǔn)操作速度的差較大的情況，或者如果采用比 率，則對(duì)于其之間的比率遠(yuǎn)離"1"的情況，采用較高的電源電壓的變 化比率。從而，減少用于將電源電壓控制到適當(dāng)?shù)碾妷旱臅r(shí)間長度， 同時(shí)改進(jìn)了適當(dāng)?shù)碾妷旱母浇碾妷旱目刂凭_度。
本發(fā)明的半導(dǎo)體集成電路器件可以包括速度監(jiān)控器，該速度監(jiān)控 器監(jiān)控目標(biāo)電路中的信號(hào)傳輸路徑的延遲時(shí)間，以輸出與信號(hào)傳輸路 徑的延遲時(shí)間相對(duì)應(yīng)的速度信息，并且控制電路基于速度信息確定電 源電壓的變化速率。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中速
度監(jiān)控器包括串行連接的N個(gè)延遲元件(N是不小于2的整數(shù))， 該N個(gè)延遲元件包括具有等于目標(biāo)電路中的關(guān)鍵路徑的延遲時(shí)間的總 延遲時(shí)間的C個(gè)延遲元件(C<N);和N個(gè)觸發(fā)器，該N個(gè)觸發(fā)器分 別鎖存來自于延遲元件的輸出節(jié)點(diǎn)的數(shù)據(jù)；在從數(shù)據(jù)被輸入至N個(gè)延 遲元件中的第一級(jí)延遲元件以后流逝了與目標(biāo)電路所要求的操作速度 相對(duì)應(yīng)的時(shí)間長度之后執(zhí)行觸發(fā)器中的數(shù)據(jù)鎖存；并且輸出被鎖存在 觸發(fā)器中的數(shù)據(jù)作為速度信息。如果目標(biāo)電路的操作速度低于所要求 的操作速度，那么N個(gè)觸發(fā)器當(dāng)中能夠鎖存數(shù)據(jù)的觸發(fā)器的數(shù)目小于C。在這樣的情況下，通過以與相對(duì)于基準(zhǔn)操作速度的偏差相對(duì)應(yīng)的變 化速率增加電源電壓來增加操作速度。相反地，如果目標(biāo)電路的操作 速度高于所要求的基準(zhǔn)操作速度，那么N個(gè)觸發(fā)器當(dāng)中能夠鎖存數(shù)據(jù) 的觸發(fā)器的數(shù)目大于C。在這樣的情況下，S卩，如果已經(jīng)鎖存數(shù)據(jù)的觸 發(fā)器的數(shù)目大于C，那么以與相對(duì)于基準(zhǔn)操作速度的偏差相對(duì)應(yīng)的變化 速率降低電源電壓，從而保持操作速度而沒有大大地超過所要求的速 度。
在本發(fā)明的半導(dǎo)體集成電路器件中，可以采用下述構(gòu)造，其中假 定D是N個(gè)觸發(fā)器當(dāng)中正確地鎖存被輸出至延遲元件中的第一級(jí)延遲
元件的數(shù)據(jù)的觸發(fā)器的數(shù)目，如果保持D<C那么控制電路以與C-D相
對(duì)應(yīng)的變化速率增加電源電壓。在本發(fā)明的半導(dǎo)體集成電路器件中，
可以采用下述構(gòu)造，其中假定D是N個(gè)觸發(fā)器當(dāng)中正確地鎖存被輸出 至延遲元件中的第一級(jí)延遲元件的數(shù)據(jù)的觸發(fā)器的數(shù)目，如果保持 C<D<C+M那么控制電路保持電源電壓。在本發(fā)明的半導(dǎo)體集成電路器 件中，可以采用下述構(gòu)造，其中假定D是N個(gè)觸發(fā)器當(dāng)中正確地鎖存 被輸出至延遲元件中的第一級(jí)延遲元件的數(shù)據(jù)的觸發(fā)器的數(shù)目，如果 保持D>C+M那么控制電路以D-(C+M)的變化速率減少電源電壓，假設(shè) M是特定的正整數(shù)。注意的是，M的值對(duì)應(yīng)于用于電源電壓的控制的 裕量。
雖然已經(jīng)參考優(yōu)選實(shí)施例描述了本發(fā)明，但是本發(fā)明的半導(dǎo)體集 成電路器件不限于上述實(shí)施例并且在本發(fā)明的范圍內(nèi)可以進(jìn)行實(shí)施例 的各種修改和變化。
本申請(qǐng)基于并要求2007年2月14日提交的日本專利申請(qǐng) No.2007-033450的優(yōu)先權(quán)，其公開在這里通過引用而整體地并入。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括目標(biāo)電路(60)，對(duì)于所述目標(biāo)電路(60)至少電源電壓是可變的；電壓饋送電路(50)，所述電壓饋送電路(50)將電源電壓饋送到所述目標(biāo)電路；控制電路(40)，所述控制電路(40)控制由所述電壓饋送電路饋送的電源電壓，其中所述控制電路以與所述目標(biāo)電路中的操作速度相對(duì)應(yīng)的變化速率增加或者減少所述電壓饋送電路饋送到所述目標(biāo)電路的電源電壓。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路器件，其中所述控制電 路(40)在增加或者減少電源電壓時(shí)，以與被饋送到所述目標(biāo)電路(60) 的電源電壓與根據(jù)所述目標(biāo)電路(60)確定的特定基準(zhǔn)電壓之間的差 相對(duì)應(yīng)的變化速率增加或者減少電源電壓。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其中特定基準(zhǔn)電 壓是對(duì)所述目標(biāo)電路中的關(guān)鍵路徑延遲進(jìn)行速率限制的MOS晶體管的 閾值電壓。
4. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其中特定基準(zhǔn)電 壓是使特定電流通過所述目標(biāo)電路(60)中的所述MOS晶體管所需要 的MOS晶體管(311A)的柵源電壓。
5. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路器件，其中，當(dāng)處于操 作速度的特定范圍內(nèi)的所述目標(biāo)電路(60)的操作速度的電源電壓依 賴性被外推到電源電壓的特定范圍時(shí)，特定基準(zhǔn)電壓是導(dǎo)致操作速度 呈現(xiàn)為零的電源電壓。
6. 根據(jù)權(quán)利要求2至5中的任何一項(xiàng)所述的半導(dǎo)體集成電路器件， 其中所述控制電路(40)在增加或者減少電源電壓時(shí)，對(duì)于在被饋送 到所述目標(biāo)電路(60)的電源電壓與特定基準(zhǔn)電壓之間的較大的電壓 差采用較高的電源電壓變化速率。
7. 根據(jù)權(quán)利要求2至6中的任何一項(xiàng)所述的半導(dǎo)體集成電路器件， 其中所述控制電路(40)確定電源電壓的變化速率使得電源電壓的變 化速率與電源電壓和特定基準(zhǔn)電壓之間的差成比例。
8. 根據(jù)權(quán)利要求2至7中的任何一項(xiàng)所述的半導(dǎo)體集成電路器件， 其中所述控制電路(40)包括電壓差監(jiān)控器(30)，所述電壓差監(jiān)控 器(30)輸出在被饋送到所述目標(biāo)電路(60)的電源電壓與特定基準(zhǔn) 電壓之間的差作為電壓差信息，并且所述控制電路(40)在增加或者 減少電源電壓時(shí)，基于電壓差信息確定電源電壓的變化速率。
9. 根據(jù)權(quán)利要求2至7中的任何一項(xiàng)所述的半導(dǎo)體集成電路器件， 其中假定VI、 V2、 V3、 Rl以及R2分別是基準(zhǔn)電壓、高于基準(zhǔn)電壓 的特定電壓、特定基準(zhǔn)電壓、固定電阻的電阻以及可變電阻的電阻， 所述電壓饋送電路(50)將滿足下面等式的與基準(zhǔn)電壓VI相對(duì)應(yīng)的電 源電壓饋送到所述目標(biāo)電路(60):Vl-V3= (R2/R1) X (V2-V3)，并且其中所述控制電路(40)在增加或者減少電源電壓時(shí)，增加 或者減少可變電阻R2以改變電源電壓。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)在增加所述可變電阻器的電阻R2時(shí)，確定所述可變電阻器 的在其以與所述可變電阻器變化之前的電阻R2成比例的變化速率變化 之后的電阻R2。
11. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)在增加或者減少由所述電壓饋送電路(50)饋送的電源電壓時(shí)，以與所述目標(biāo)電路(60)中的信號(hào)傳輸路徑的延遲時(shí)間相對(duì)應(yīng)的變化速率增加或者減少電源電壓。
12. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)在增加或者減少電源電壓時(shí)，對(duì)于所述目標(biāo)電路(60)中 的所述信號(hào)傳輸路徑的較短的延遲時(shí)間采用較高的變化速率。
13. 根據(jù)權(quán)利要求11或者12所述的半導(dǎo)體集成電路器件，進(jìn)一 步包括延遲監(jiān)控器(80)，所述延遲監(jiān)控器(80)監(jiān)控所述目標(biāo)電路(60)中的所述信號(hào)傳輸路徑的延遲時(shí)間，以輸出與所述信號(hào)傳輸路 徑的延遲時(shí)間相對(duì)應(yīng)的延遲時(shí)間信息，其中所述控制電路(40)基于 延遲時(shí)間信息確定電源電壓的變化速率。
14. 根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路器件，其中所述延遲 時(shí)間監(jiān)控器(80):包括具有與所述目標(biāo)電路(60)中的所述信號(hào)傳 輸路徑的延遲相對(duì)應(yīng)的總延遲時(shí)間的串行連接的N個(gè)延遲元件(801: N是等于或者大于2的整數(shù))，和分別鎖存來自于所述延遲元件的輸 出節(jié)點(diǎn)的數(shù)據(jù)的N個(gè)觸發(fā)器(802);在從數(shù)據(jù)被輸入至所述N個(gè)延遲 元件中的第一級(jí)延遲元件以后流逝了與所述目標(biāo)電路所要求的所述關(guān) 鍵路徑的最小延遲時(shí)間相對(duì)應(yīng)的時(shí)間長度之后執(zhí)行在所述觸發(fā)器中的 每一個(gè)處的數(shù)據(jù)鎖存；并且輸出由所述觸發(fā)器鎖存的數(shù)據(jù)作為所述延遲時(shí)間信息。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)基于所述N個(gè)觸發(fā)器(802)當(dāng)中正確地鎖存被輸入至所述 N個(gè)觸發(fā)器(802)的第一級(jí)觸發(fā)器(801-1)的數(shù)據(jù)的觸發(fā)器的數(shù)目來 確定電源電壓的變化速率。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)確定電源電壓的變化速率使得電源電壓的變化速率與正確 地鎖存數(shù)據(jù)的觸發(fā)器(802)的數(shù)目成比例。
17. 根據(jù)權(quán)利要求2至16中的任何一項(xiàng)所述的半導(dǎo)體集成電路器 件，進(jìn)一步包括基準(zhǔn)速度監(jiān)控器電路(70)，所述基準(zhǔn)速度監(jiān)控器電 路(70)監(jiān)控所述目標(biāo)電路(60)所要求的基準(zhǔn)速度與所述目標(biāo)電路 的操作速度之間的關(guān)系，其中所述控制電路(40)基于由所述基準(zhǔn)速 度監(jiān)控器電路監(jiān)控的結(jié)果控制電源電壓使得所述目標(biāo)電路的操作速度 不低于基準(zhǔn)速度并且不比基準(zhǔn)速度高出特定值。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體集成電路器件，其中當(dāng)所述目 標(biāo)電路(60)的操作速度低于基準(zhǔn)速度時(shí)所述控制電路(40)確定增 加電源電壓，當(dāng)操作速度比基準(zhǔn)速度高出特定值時(shí)確定減少電源電壓， 并且當(dāng)操作速度不低于基準(zhǔn)速度并且不比基準(zhǔn)速度低特定值時(shí)確定保 持電源電壓。
19. 根據(jù)權(quán)利要求17或者18所述的半導(dǎo)體集成電路器件，其中， 所述基準(zhǔn)速度監(jiān)控器電路(70)包括復(fù)制(21)，所述復(fù)制(21)以 與所述目標(biāo)電路(60)中的關(guān)鍵路徑的延遲時(shí)間相對(duì)應(yīng)的時(shí)間延遲傳 輸信號(hào)；延遲電路(22)，所述延遲電路(22)被串行地連接至所述 復(fù)制；第一觸發(fā)器(231)，所述第一觸發(fā)器(231)鎖存來自于將所 述復(fù)制和所述延遲電路連接在一起的節(jié)點(diǎn)的數(shù)據(jù)；第二觸發(fā)器(232)， 所述第二觸發(fā)器(232)鎖存來自于所述延遲電路的輸出節(jié)點(diǎn)的數(shù)據(jù)， 在從數(shù)據(jù)被輸入至所述復(fù)制以后流逝了與基準(zhǔn)速度相對(duì)應(yīng)的時(shí)間長度 之后在所述第一和第二觸發(fā)器中鎖存數(shù)據(jù)，并且輸出被鎖存在所述第 一和第二觸發(fā)器中的數(shù)據(jù)作為監(jiān)控基準(zhǔn)速度和操作速度的結(jié)果。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)當(dāng)被鎖存在所述第一觸發(fā)器(231)中的數(shù)據(jù)與被輸出至所述復(fù)制(21)的數(shù)據(jù)不一致時(shí)確定增加電源電壓，當(dāng)被鎖存在所述第 一觸發(fā)器中的數(shù)據(jù)與被輸出至所述復(fù)制的數(shù)據(jù)一致并且被鎖存在所述 第二觸發(fā)器(232)中的數(shù)據(jù)與被輸出至所述復(fù)制的數(shù)據(jù)不一致時(shí)確定 保持電源電壓，并且當(dāng)被鎖存在所述第一和第二觸發(fā)器中的數(shù)據(jù)與被 輸出至所述復(fù)制的數(shù)據(jù)一致時(shí)確定減少電源電壓。
21. 根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中所述控制 電路(40)基于所述目標(biāo)電路(60)所要求的基準(zhǔn)操作速度與所述目 標(biāo)電路的操作速度之間的差確定在增加或者減少由所述電壓饋送電路(50)饋送的電源電壓時(shí)電源電壓的變化速率。
22. 根據(jù)權(quán)利要求21所述的半導(dǎo)體集成電路器件，進(jìn)一步包括速 度監(jiān)控器(70)，所述速度監(jiān)控器(70)監(jiān)控所述目標(biāo)電路(60)中 的信號(hào)傳輸路徑的延遲時(shí)間，以輸出與信號(hào)傳輸路徑的延遲時(shí)間相對(duì) 應(yīng)的速度信息，并且所述控制電路(40)基于速度信息確定電源電壓 的變化速率。
23. 根據(jù)權(quán)利要求22所述的半導(dǎo)體集成電路器件，其中所述速度 監(jiān)控器(70):包括串行連接的N個(gè)延遲元件(701: N是不小于2的 整數(shù))，所述N個(gè)延遲元件包括具有等效于所述目標(biāo)電路(60)中的 關(guān)鍵路徑的延遲時(shí)間的總延遲時(shí)間的C個(gè)延遲元件(C<N);和N個(gè) 觸發(fā)器(702),所述N個(gè)觸發(fā)器(702)分別鎖存來自于所述延遲元 件的輸出節(jié)點(diǎn)的數(shù)據(jù)；在從數(shù)據(jù)被輸入至所述N個(gè)延遲元件中的第一 級(jí)延遲元件(701-1)以后流逝了與所述目標(biāo)電路所要求的操作速度相 對(duì)應(yīng)的時(shí)間長度之后執(zhí)行在所述觸發(fā)器中的數(shù)據(jù)鎖存；并且輸出被鎖 存在所述觸發(fā)器中的數(shù)據(jù)作為所述速度信息。
24. 根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路器件，其中假定D是 所述N個(gè)觸發(fā)器(702)當(dāng)中正確地鎖存被輸出至所述延遲元件中的第 一級(jí)延遲元件(701-1)的數(shù)據(jù)的觸發(fā)器的數(shù)目，如果保持D〈C，那么所述控制電路(40)以與C-D相對(duì)應(yīng)的變化速率增加電源電壓。
25. 根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路器件，其中假定D是 所述N個(gè)觸發(fā)器(702)當(dāng)中正確地鎖存被輸出至所述延遲元件中的第 一級(jí)延遲元件(701-1)的數(shù)據(jù)的觸發(fā)器的數(shù)目，如果保持CXD〈C+M， 那么所述控制電路(40)保持電源電壓。
26. 根據(jù)權(quán)利要求23所述的半導(dǎo)體集成電路器件，其中假定D是 所述N個(gè)觸發(fā)器(702)當(dāng)中正確地鎖存被輸出至所述延遲元件中的第 一級(jí)延遲元件(701-1)的數(shù)據(jù)的觸發(fā)器的數(shù)目，如果保持D>C+M， 那么所述控制電路(40)以與D-(C+M)相對(duì)應(yīng)的變化速率減少電源電 壓，假設(shè)M是特定的正整數(shù)。
全文摘要
控制電路(40)控制電源電壓饋送電路(50)，并且控制被饋送到目標(biāo)電路(60)的電源電壓?；鶞?zhǔn)速度監(jiān)控器(20)監(jiān)控目標(biāo)電路中的關(guān)鍵路徑的延遲時(shí)間是否滿足所要求的操作速度。電壓差監(jiān)控器(30)監(jiān)控目標(biāo)電路的電源電壓和目標(biāo)電路的閾值電壓之間的差，以輸出電壓差信息?？刂齐娐坊谟苫鶞?zhǔn)速度監(jiān)控器監(jiān)控的結(jié)果確定增加還是減少電源電壓。控制電路確定電源電壓的變化速率使得電源電壓的控制速率與從電壓差監(jiān)控器輸出的電壓差信息成比例。
文檔編號(hào)H01L21/822GK101617398SQ20088000522
公開日2009年12月30日 申請(qǐng)日期2008年2月14日 優(yōu)先權(quán)日2007年2月14日
發(fā)明者池永佳史, 野村昌弘 申請(qǐng)人:日本電氣株式會(huì)社