專利名稱：多芯片封裝結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制造方法，且特別是有關(guān)于一種多芯片封裝 結(jié)構(gòu)(multi-chips package)及其制造方法。
背景技術(shù)：
在半導(dǎo)體產(chǎn)業(yè)中，集成電路(integrated circuits, IC)的生產(chǎn)主要可分為三個階 段集成電路的設(shè)計、集成電路的制作及集成電路的封裝。 在集成電路的制作中，芯片(chip)是經(jīng)由晶圓(wafer)制作、形成集成電路以及 切割晶圓(wafer sawing)等步驟而完成。晶圓具有一有源面(activesurface)，其泛指晶 圓的具有有源元件(active element)的表面。當晶圓內(nèi)部的集成電路完成之后，晶圓的有 源面更配置有多個接墊(bonding pad)，以使最終由晶圓切割所形成的芯片可經(jīng)由這些接 墊而向外電性連接于一承載器(carrier)。承載器例如為一導(dǎo)線架(leadframe)或一封裝 基板(packagesubstrate)。芯片可以打線接合技術(shù)(wire-bonding technology)或覆晶接 合技術(shù)(flip-chip bonding technology)連接至承載器上，使得芯片的這些接墊可電性連 接于承載器的多個接墊，以構(gòu)成一芯片封裝結(jié)構(gòu)。 然而，在現(xiàn)今電子產(chǎn)業(yè)對于電性效能最大化，低制造成本與集成電路的高積集度
(integration)等的要求下，上述傳統(tǒng)上具有單芯片的芯片封裝結(jié)構(gòu)已無法完全滿足現(xiàn)今
電子產(chǎn)業(yè)的要求。因此，現(xiàn)今電子產(chǎn)業(yè)以發(fā)展兩種不同的解決方式來企圖滿足上述要求。其
一，將所有核心功能整合于單一芯片中，換言之，將數(shù)字邏輯、存儲器與模擬等功能完全整
合于單一芯片中，此即為系統(tǒng)性芯片(system on chip, S0C)的概念。如此，將使得此系統(tǒng)
性芯片比傳統(tǒng)上的單一芯片具有更多更復(fù)雜的功能。其二，利用打線接合技術(shù)或覆晶接合
技術(shù)將多個芯片封裝在一承載器上，以構(gòu)成一具有完整功能的多芯片封裝結(jié)構(gòu)。 就多芯片封裝結(jié)構(gòu)而言，以動態(tài)隨機存取存儲器(dynamic random
accessmemory，DRAM)以及中央處理器(CPU)為例，利用多芯片模組封裝(MCM)的封裝結(jié)構(gòu)
可將多個動態(tài)隨機存取存儲器以及中央處理器封裝在同一個基板上，如此不僅提高封裝密
度、減少封裝體體積，也降低了信號延遲的現(xiàn)象，以達到高速處理的目的，因此廣泛被應(yīng)用
在通訊及攜帶式電子產(chǎn)品中。 —般來說，在多芯片封裝結(jié)構(gòu)中，若采用中央焊墊的設(shè)計方式，則承載器必須具有
能夠讓焊線通過的開口 ，以使芯片透過焊線電性連接于承載器，因而使承載器上可配置焊
球的面積減少。此外，在多芯片封裝結(jié)構(gòu)中，芯片上的焊墊與承載器的距離愈遠，電性連接 于焊墊與承載器之間的焊線就必須愈長，因而增加線弧倒塌(wire swe印)的風險，且增加
多芯片封裝結(jié)構(gòu)的整體厚度。

發(fā)明內(nèi)容
本發(fā)明提供一種多芯片封裝結(jié)構(gòu)，其具有較小的整體厚度及較多的植球(ball placement)面禾只。
4
本發(fā)明提供一種多芯片封裝結(jié)構(gòu)的制造方法，其可制造出整體厚度較小且焊線倒 塌機率較低的多芯片封裝結(jié)構(gòu)。 本發(fā)明另提供一種多芯片封裝結(jié)構(gòu)的制造方法，其具有足夠的植球面積。
本發(fā)明提出一種多芯片封裝結(jié)構(gòu)，其包括一承載器、一第一芯片、一中繼線路基板 (relay circuit substrate)、多條第一焊線、多條第二焊線、一第二芯片、多條第三焊線及 一粘著層。第一芯片配置于承載器上。中繼線路基板配置于第一芯片上。第一焊線電性連 接第一芯片與中繼線路基板之間。第二焊線電性連接于中繼線路基板與承載器之間。第二 芯片配置于承載器上，并與第一芯片相堆疊。第三焊線電性連接于第二芯片與承載器之間， 其中第一焊線、第二焊線及第三焊線位于承載器的同一側(cè)。粘著層粘著于第一芯片與第二 芯片之間。 在本發(fā)明的一實施例中，上述的承載器包括一電路板或一導(dǎo)線架。 在本發(fā)明的一實施例中，上述的第一芯片具有一第一有源表面、多個位于第一有
源表面上的第一焊墊以及一第一背面，中繼線路基板配置于第一芯片的第一有源表面，并
將第一焊墊暴露。 在本發(fā)明的一實施例中，上述的中繼線路基板具有一開口 (aperture)，以將第一 焊墊暴露，且第一焊線連接于第一焊墊與中繼線路基板之間，并穿過開口 。
在本發(fā)明的一實施例中，上述的中繼線路基板具有一凹口 (notch)，以將第一焊墊 暴露，且第一焊線連接于第一焊墊與中繼線路基板之間，并穿過凹口 。 在本發(fā)明的一實施例中，上述的第一芯片配置于承載器與第二芯片之間，而粘著 層覆蓋第一芯片、中繼線路基板、第一焊線以及與中繼線路基板連接的各第二焊線的一端。
在本發(fā)明的一實施例中，上述的第二芯片配置于承載器與第一芯片之間，而粘著 層覆蓋第二芯片以及與第二芯片連接的各第三焊線的一端。 在本發(fā)明的一實施例中，上述的第二芯片具有一第二有源表面、多個位于第二有 源表面上的第二焊墊以及一第二背面，且粘著層粘著于第二背面與第一有源表面之間。
在本發(fā)明的一實施例中，上述的粘著層包括一 B階粘著層。 在本發(fā)明的一實施例中，上述的多芯片封裝結(jié)構(gòu)更包括一封裝膠體，配置于承載 器上，其中封裝膠體包覆第一芯片、第二芯片、第二焊線以及第三焊線。 本發(fā)明提出一種多芯片封裝結(jié)構(gòu)的制造方法。首先，提供一承載器。將一第一芯 片配置于承載器上，并將一中繼線路基板配置于第一芯片上。接著，形成多條第一焊線，以 使第一芯片與中繼線路基板電性連接。形成多條第二焊線，以使中繼線路基板與承載器電 性連接。之后，透過一粘著層將一第二芯片粘著于第一芯片上，其中粘著層覆蓋第一芯片、 中繼線路基板、第一焊線以及與中繼線路基板連接的各第二焊線的一端。形成多條第三焊 線，以使第二芯片與承載器之間電性連接。 在本發(fā)明的一實施例中，上述的粘著層的形成方法包括于一第一芯片的一第一有 源表面上形成一粘著層。 在本發(fā)明的一實施例中，上述的粘著層的形成方法包括于一第二芯片的一第二背 面上形成一粘著層，其中第一焊線與第二焊線能夠穿過(pierce)粘著層。
在本發(fā)明的一實施例中，上述的粘著層包括一 B階粘著層，而B階粘著層的形成方 法包括于一第二芯片的一第二背面上形成一二階粘著層(two stageadhesive)，以及使二階粘著層B階化(B-stagized)，以形成B階粘著層。 在本發(fā)明的一實施例中，上述的多芯片封裝結(jié)構(gòu)的制造方法，更包括以一固化制 程熟化B階粘著層。 本發(fā)明更提出一種多芯片封裝結(jié)構(gòu)的制造方法。首先，提供一承載器，并將一第二 芯片配置于承載器上。接著，形成多條第三焊線，以使第二芯片與承載器之間電性連接。透 過一粘著層將一第一芯片粘著于第二芯片上，并將一中繼線路基板配置于第一芯片上。之 后，形成多條第一焊線，以使第一芯片與中繼線路基板電性連接。形成多條第二焊線，以使 中繼線路基板與承載器電性連接。 在本發(fā)明的一實施例中，上述的粘著層的形成方法包括于一第二芯片的一第二有 源表面上形成一粘著層。 在本發(fā)明的一實施例中，上述的粘著層的形成方法包括于一第一芯片的一第一背 面上形成一粘著層。 在本發(fā)明的一實施例中，上述的粘著層包括一 B階粘著層。 在本發(fā)明的多芯片封裝結(jié)構(gòu)中，中繼線路基板可以有效地降低焊線的高度及長 度，因此中繼線路基板有助于多芯片封裝結(jié)構(gòu)的整體厚度的縮減，并可避免因焊線過長而 導(dǎo)致焊線倒塌。


為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，以下結(jié)合附圖對本發(fā)明的具 體實施方式作詳細說明，其中 圖1A至圖II為本發(fā)明一實施例的多芯片封裝結(jié)構(gòu)的制造方法的剖面示意圖。
圖2A及圖2B為圖IB的俯視圖。 圖3A至圖3F為本發(fā)明另一實施例的多芯片封裝結(jié)構(gòu)的制造方法的剖面示意圖。 圖4A及圖4B為圖3D的俯視圖。 主要元件符號說明 100、 100':多芯片封裝結(jié)構(gòu) IIO:承載器 110a :芯片座 110b :引腳112第三焊墊120鬼一心片122第一有源表面124第一焊墊126第一背面130中繼線路基板132開口132，:凹口134第四焊墊140第一焊線
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150第二焊線160鬼一心片162第二有源表面164第二焊墊166第二背面170第三焊線180粘著層190封裝膠體 B :焊5求 H1、H2、H3、H4、H5、H6 :高度
具體實施例方式
圖1A至圖II為本發(fā)明一實施例的芯片封裝結(jié)構(gòu)的制造方法的剖面示意圖，而圖 2A及圖2B為圖IB的俯視圖。首先，請參考圖1A，提供一承載器110，并將一具有一第一有 源表面122、多個位于第一有源表面122上的第一焊墊124及一第一背面126的第一芯片 120配置于承載器110上。在本實施例中，承載器110為一電路板，其中電路板可為FR4、 FR5、BT、PI電路基板，而導(dǎo)線架的材質(zhì)例如是銅或其他適當?shù)膶?dǎo)電材料。從圖1A可知，當 承載器110為一電路板時，其可具有多個第三焊墊112。 接著，請參考圖1B，將一具有一開口 132(如圖2A所繪示)或一凹口 132'(如圖 2B所繪示)的中繼線路基板130配置于第一芯片120上，此中繼線路基板130可以是FR4、 FR5、 BT、 PI電路基板。如圖1B所示，中繼線路基板130的開口 132或凹口 132'是用以將 第一芯片120的第一焊墊124暴露，以利后續(xù)打線制程的進行。在本實施例中，中繼線路基 板130具有多個第四焊墊134，且這些第四焊墊134皆位于未與第一芯片120連接的表面 上。 然后，請參考圖1C，形成多條穿過開口 132或凹口 132'而分別連接于第一焊墊124 與第四焊墊134之間的第一焊線140，以使第一芯片120與中繼線路基板130電性連接。在 本實施例中，第一焊線140的例如是金線(gold wires)，且第一焊線140例如是借由打線機 (wire bonder)所形成。 接著，請參考圖1D，形成多條分別連接于第一焊墊124與第三焊墊112之間的第二 焊線150，以使中繼線路基板130與承載器110電性連接。在本實施例中，第二焊線150的 例如是金線(gold wires)，且第二焊線150例如是借由打線機(wire bonder)所形成。由 圖1D可清楚得知，第一芯片120與承載器110之間的電性連接是透過第一焊線140、第二焊 線150以及中繼線路基板130來達成。透過中繼線路基板130的配置，本實施例所采用的 第一焊線140與第二焊線150在線長與高度上皆可明顯地減少，對于電器特性、制造成本以 及封裝體的厚度縮減有顯著的助益。 然后，請參考圖1E，透過一粘著層180將一具有一第二有源表面162、多個位于第 二有源表面162上的第二焊墊164及一第二背面166的第二芯片160粘著于第一芯片120 上，其中粘著層180覆蓋第一芯片120、中繼線路基板130、第一焊線140以及與中繼線路基 板130連接的各第二焊線150的一端。在本實施例中，粘著層180不但具有粘著的功能，亦具有保護第一焊線140以及第二焊線150與支撐第二芯片120的功能。
在本實施例中，粘著層180的形成方法例如是印刷(printing)、涂布(coating)等 方式。值得注意的是，粘著層180能夠允許第一焊線140與第二焊線150位于其中，以達到 保護第一焊線140與第二焊線150的目的。在一較佳實施例中，粘著層180例如是一B階粘 著層，而B階粘著層的形成方法例如是先形成一二階粘著層(two-stage adhesive layer), 接著在透過加熱或是光線照射(如照射紫外光)等方式使二階粘著層B階化，以形成B階 粘著層(S-steged adhesive layer)。 在本實施例中，可于第一芯片120的第一有源表面122上形成粘著層180，或于第 二芯片160的第二背面166上形成粘著層180，且在第一芯片120與第二芯片160接合的過 程中，會使第一焊線140與第二焊線150位于粘著層180中。詳細而言，若于第一芯片120 的第一有源表面122上形成粘著層180，則第一焊線140與第二焊線150會在形成粘著層 180的同時被粘著層180包覆。若于第二芯片160的第二背面166上形成粘著層180，則在 將第二芯片160及粘著層180配置于第一芯片的同時，第一焊線140與第二焊線150會陷 入粘著層180。 在本實施例中，當?shù)诙酒?60設(shè)置于第一芯片120之后或封裝膠體190覆蓋第 一芯片120與第二芯片160之后，B階粘著層會被固化。如果必要的話，可再進一步提供一 固化制程，以熟化B階粘著層。 特別的是，B階粘著層例如可為ABLESTIK的8008或8008HT。此外，B階粘著層例 如可為ABLESTIK的6200、6201、6202C或HITACHI Chemical CO. ， Ltd.提供的SA-200_6、 SA-200-10。然本發(fā)明并不以此為限制，B階粘著層也可為其它類似的具B階特性的粘著材 料。 最后，請參考圖1F，形成多條分別連接于第二焊墊164與第三焊墊112之間的第三 焊線170，以使第二芯片160與承載器110之間電性連接。之后，形成一封裝膠體190以包 覆第一芯片120、第二芯片160、第二焊線150以及第三焊線170。在本實施例中，封裝膠體 190的材質(zhì)例如是環(huán)氧樹脂(印oxyresin)或其他適合的材料。
以下配合圖IF說明本實施例的多芯片封裝結(jié)構(gòu)。 請參考圖1F，本實施例的多芯片封裝結(jié)構(gòu)100包括一承載器110、一第一芯片120、 一中繼線路基板130、多條第一焊線140、多條第二焊線150、一第二芯片160、多條第三焊線 170及一粘著層180。第一芯片120配置于承載器110上。中繼線路基板130配置于第一芯 片120上。第一焊線140電性連接第一芯片120與中繼線路基板130之間。第二焊線150 電性連接于中繼線路基板130與承載器110之間。第二芯片160配置于承載器110上，并 與第一芯片120相堆疊。第三焊線170電性連接于第二芯片160與承載器110之間，其中 第一焊線140、第二焊線150及第三焊線170位于承載器110的同一側(cè)。粘著層180粘著于 第一芯片120與第二芯片160之間。 如圖1F所示，第三焊線170的高度H1高于各第二焊線150的高度H2，且各第二焊 線150的高度H2高于各第一焊線140的高度H3。 值得注意的是，請參考圖1G，承載器IIO不具有用以讓焊線穿過的開口，所以承載 器110具有較大的面積來配置更多的焊球B。 請參考圖1H，在本實施例中，承載器110'也可以是一導(dǎo)線架，且包括一芯片座110a及多個引腳110b。此外，請參考圖11，在本實施例中，粘著層180也可以延伸至承載器 110上而將第二焊線150完全包覆。 此外，在另一未繪示的實施例中，中繼線路基板亦可由兩個獨立的硅芯片或兩個 獨立的線路基板所組成，且分別位于第一焊墊124的兩側(cè)，而可達到與圖IF的中繼線路基 板130相同的連接功能。 圖3A至圖3F為本發(fā)明另一實施例的芯片封裝結(jié)構(gòu)的制造方法的剖面示意圖，而 圖4A及圖4B為圖3D的俯視圖。首先，請參考圖3A，提供一承載器110，并將一具有一第二 有源表面162、多個位于第二有源表面162上的第二焊墊164及一第二背面166的第二芯 片160配置于承載器110上。在本實施例中，承載器110為一電路板，其中電路板可為FR4、 FR5、BT、PI電路基板，而導(dǎo)線架的材質(zhì)例如是銅或其他適當?shù)膶?dǎo)電材料。當然，在本發(fā)明其 他實施例中，承載器110可以是一導(dǎo)線架。從圖1A可知，當承載器110為一電路板時，其可 具有多個第三焊墊112。 然后，請參考圖3B，形成多條分別連接于第二焊墊164與第三焊墊112之間的第三 焊線170，以使第二芯片160與承載器110之間電性連接。在本實施例中，第三焊線170例 如是金線(gold wires)，且第三焊線170例如是借由打線機(wire bonder)所形成。
接著，請參考圖3C，透過一粘著層180將一具有一第一有源表面122、多個位于第 一有源表面122上的第一焊墊124及一第一背面126的第一芯片120粘著于第二芯片160 上。在本實施例中，粘著層180不但具有粘著的功能，亦具有保護第三焊線170與支撐第一 芯片120的功能。 在本實施例中，可于第一芯片120的第一背面126上形成粘著層180，或于第二 芯片160的第二有源表面162上形成粘著層180，而粘著層180的形成方法例如是印刷 (printing)、涂布(coating)等方式。值得注意的是，粘著層180能夠允許第三焊線170陷 入其中，以達到保護第三焊線170的目的。在一較佳實施例中，粘著層180例如是一 B階粘 著層，而B階粘著層的形成方法例如是先形成一二階粘著層(two-stage adhesive layer), 接著再透過加熱或是光線照射(如照射紫外光)等方式使二階粘著層B階化，以形成B階 粘著層(B-stagedadhesive layer)。在第一芯片120與第二芯片160接合的過程中，第三 焊線170會陷入B階粘著層中。 在本實施例中，當?shù)谝恍酒?20設(shè)置于第二芯片160或封裝膠體190覆蓋第一芯 片120與第二芯片160之后，B階粘著層會被固化。如果必要的話，可再進一步提供一固化 制程，以熟化B階粘著層。 特別的是，B階粘著層例如可為ABLESTIK的8008或8008HT。此外，B階粘著層例 如可為ABLESTIK的6200、6201、6202C或HITACHI Chemical CO. ， Ltd.提供的SA-200-6、 SA-200-10。然本發(fā)明不以此為限制，B階粘著層也可為其它類似的具B階特性的粘著材料。
接著，請參考圖3D，將一具有一開口 132(圖4A所繪示)或一凹口 132'(圖4B所 繪示)的中繼線路基板130配置于第一芯片120上，此中繼線路基板130可以是FR4、FR5、 BT、PI電路基板。如圖3D所示，中繼線路基板130的開口 132或凹口 132'是用以將第一芯 片120的第一焊墊124暴露，以利后續(xù)打線制程的進行。在本實施例中，中繼線路基板130 具有多個第四焊墊134，且這些第四焊墊134皆位于未與粘著層180連接的表面上。
之后，請參考圖3E，形成多條穿過開口 132或凹口 132'而分別連接于第一焊墊124與第四焊墊134之間的第一焊線140，以使第一芯片120與中繼線路基板130電性連接。在 本實施例中，第一焊線140例如是金線(gold wires)，且第一焊線140例如是借由打線機 (wire bonder)所形成。 最后，請參考圖3F，形成多條分別連接于第一焊墊124與第三焊墊112之間的第二 焊線150，以使中繼線路基板130與承載器110電性連接。之后形成一封裝膠體190以包覆 第一芯片120、第二芯片160、第二焊線150以及第三焊線170。在本實施例中封裝膠體190 的材質(zhì)例如是環(huán)氧樹脂(印oxy resin)或其他適合的材料。 由圖3F可清楚得知，第一芯片120與承載器110之間的電性連接是透過第一焊線
140、第二焊線150以及中繼線路基板130來達成。透過中繼線路基板130的配置，本實施
例所采用的第一焊線140與第二焊線150在線長與高度上皆可明顯地減少，對于電器特性、
制造成本以及封裝體的厚度縮減有顯著的助益。 以下配合圖3F說明本實施例的多芯片封裝結(jié)構(gòu)。 請參考圖3F，相較于圖1F的多芯片封裝結(jié)構(gòu)100，本實施例的多芯片封裝結(jié)構(gòu) 100'的第二芯片160配置于承載器110與第一芯片120之間，而粘著層180覆蓋第二芯片 160以及與第二芯片160連接的各第三焊線170的一端。 如圖3F所示，第二焊線150的高度H4高于各第三焊線170的高度H5，且各第三焊 線170的高度H5高于各第一焊線140的高度H6。 綜上所述，本發(fā)明的多芯片封裝結(jié)構(gòu)，其各芯片之間具有可讓焊線穿越的粘著層，
而具有可供焊線延伸的空間。承載器不必具有用以讓焊線通過的開口，即可透過多條焊線
與各芯片電性連接，以使得承載器具有較大的面積來配置更多的焊球。粘著層更具有支撐 芯片與保護焊線的功能。此外，配置于芯片上的中繼線路基板可減少所需焊線的長度，進而
降低焊線的高度以減少多芯片封裝結(jié)構(gòu)的厚度。 雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的修改和完善，因此本發(fā)明的保護范 圍當以權(quán)利要求書所界定的為準。
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權(quán)利要求
一種多芯片封裝結(jié)構(gòu)，包括一承載器；一第一芯片，配置于該承載器上；一中繼線路基板，配置于該第一芯片上；多條第一焊線，電性連接該第一芯片與該中繼線路基板之間；多條第二焊線，電性連接于該中繼線路基板與該承載器之間；一第二芯片，配置于該承載器上，并與該第一芯片相堆疊；多條第三焊線，電性連接于該第二芯片與該承載器之間，其中該些第一焊線、該些第二焊線及該些第三焊線位于該承載器的同一側(cè)；以及一粘著層，粘著于該第一芯片與該第二芯片之間。
2. 如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該承載器包括一電路板或一導(dǎo) 線架。
3. 如權(quán)利要求l所述的多芯片封裝結(jié)構(gòu)，其特征在于，該第一芯片具有一第一有源表 面、多個位于該第一有源表面上的第一焊墊以及一第一背面，該中繼線路基板配置于該第 一芯片的該第一有源表面，并將該些第一焊墊暴露。
4. 如權(quán)利要求3所述的多芯片封裝結(jié)構(gòu)，其特征在于，該中繼線路基板具有一開口，以 將該些第一焊墊暴露，且該些第一焊線連接于該些第一焊墊與該中繼線路基板之間，并穿 過該開口。
5. 如權(quán)利要求3所述的多芯片封裝結(jié)構(gòu)，其特征在于，該中繼線路基板具有一凹口 ，以 將該些第一焊墊暴露，且該些第一焊線連接于該些第一焊墊與該中繼線路基板之間，并穿 過該凹口。
6. 如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該第一芯片配置于該承載器與 該第二芯片之間，而該粘著層覆蓋該第一芯片、該中繼線路基板、該些第一焊線以及與該中 繼線路基板連接的各該第二焊線的一端。
7. 如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該第二芯片配置于該承載器與 該第一芯片之間，而該粘著層覆蓋該第二芯片以及與該第二芯片連接的各該第三焊線的一<formula>formula see original document page 2</formula>
8. 如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該第二芯片具有一第二有源表 面、多個位于該第二有源表面上的第二焊墊以及一第二背面，且該粘著層粘著于該第二背 面與該第一有源表面之間。
9. 如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，該粘著層包括一 B階粘著層。
10. 如權(quán)利要求1所述的多芯片封裝結(jié)構(gòu)，其特征在于，更包括一封裝膠體，配置于該 承載器上，其中該封裝膠體包覆該第一芯片、該第二芯片、該些第二焊線以及該些第三焊 線。
11. 一種多芯片封裝結(jié)構(gòu)的制造方法，包括 提供一承載器；將一第一芯片配置于該承載器上將一中繼線路基板配置于該第一芯片上；形成多條第一焊線，以使該第一芯片與該中繼線路基板電性連接；形成多條第二焊線，以使該中繼線路基板與該承載器電性連接；透過一粘著層將一第二芯片粘著于該第一芯片上，其中該粘著層覆蓋該第一芯片、該 中繼線路基板、該些第一焊線以及與該中繼線路基板連接的各該第二焊線的一端；以及 形成多條第三焊線，以使該第二芯片與該承載器之間電性連接。
12. 如權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，該粘著層的形成 方法包括于一第一芯片的一第一有源表面上形成一粘著層。
13. 如權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，該粘著層的形成 方法包括于一第二芯片的一第二背面上形成一粘著層，其中該些第一焊線與該些第二焊線 能夠穿過該粘著層。
14. 如權(quán)利要求11所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，該粘著層包括一B 階粘著層，而該B階粘著層的形成方法包括于一第二芯片的一第二背面上形成一二階粘著層；以及 使該二階粘著層B階化，以形成該B階粘著層。
15. 如權(quán)利要求14所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，更包括 以一固化制程熟化該B階粘著層。
16. —種多芯片封裝結(jié)構(gòu)的制造方法，包括 提供一承載器；將一第二芯片配置于該承載器上形成多條第三焊線，以使該第二芯片與該承載器之間電性連接； 透過一粘著層將一第一芯片粘著于該第二芯片上； 將一中繼線路基板配置于該第一芯片上；形成多條第一焊線，以使該第一芯片與該中繼線路基板電性連接；以及 形成多條第二焊線，以使該中繼線路基板與該承載器電性連接。
17. 如權(quán)利要求16所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，該粘著層的形成 方法包括于一第二芯片的一第二有源表面上形成一粘著層。
18. 如權(quán)利要求16所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，該粘著層的形成 方法包括于一第一芯片的一第一背面上形成一粘著層。
19. 如權(quán)利要求16所述的多芯片封裝結(jié)構(gòu)的制造方法，其特征在于，該粘著層包括一B 階粘著層。
全文摘要
一種多芯片封裝結(jié)構(gòu)，其包括一承載器、一第一芯片、一中繼線路基板、多條第一焊線、多條第二焊線、一第二芯片、多條第三焊線及一粘著層。第一芯片配置于承載器上。中繼線路基板配置于第一芯片上。第一焊線電性連接第一芯片與中繼線路基板之間。第二焊線電性連接于中繼線路基板與承載器之間。第二芯片配置于承載器上，并與第一芯片相堆疊。第三焊線電性連接于第二芯片與承載器之間。粘著層粘著于第一芯片與第二芯片之間。此外，一種多芯片封裝結(jié)構(gòu)的制造方法亦被提出。
文檔編號H01L21/60GK101740552SQ20081018158
公開日2010年6月16日 申請日期2008年11月25日 優(yōu)先權(quán)日2008年11月25日
發(fā)明者周世文 申請人:南茂科技股份有限公司;百慕達南茂科技股份有限公司