半導體器件的制作方法

文檔序號：6898959閱讀：179來源：國知局

專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件，具體地說，涉及一種具有三維結構
MISFET (在下文中被稱為"三維FET")的半導體器件。
背景技術：
作為減小MISFET的尺寸(以實現(xiàn)比如抑制短溝道效應的效果) 的方法，使用所謂的三維FET來代替典型的平面型MISFET以提高柵電極的溝道電荷的控制能力。三維FET是SOI (絕緣體上的硅)裝置中的一種。鰭式MISFET (FinFET)和雙柵FET (DG-FET)是典型的三維FET。
作為三維FET的示例，由FinFET形成的SRAM (靜態(tài)隨機存取存儲器)在下面的文件中公開Zheng Guo等人的《基于FinFET的SRAM 的設計》("FinFET-Based SRAM Design")，國際低功耗電子學與設計年會，pp2-7, 2005(ISLPED'05)。在這種技術中，通過采用FinFET 作為SRAM的FET，可以實現(xiàn)具有小的單元(cell)尺寸的SRAM。
關于包括三維FET或平面型SOI的裝置，所述三維FET包括 FinFET，熱產生經常變得麻煩。為了改善這些裝置的散熱，已經研究出各種技術。然而，這些研究中的大部分針對的是平面型SOI裝置，并且三維FET沒有被充分地考慮。由于三維FET和平面型SOI裝置的結構彼此不同，因此必須以與平面型SOI裝置不同的觀點來考慮三維 FET的散熱。具體地說，在平面型SOI裝置中，通過將形成在晶片的整個表面上的半導體層(SOI層)局部氧化來執(zhí)行裝置絕緣(device isolation)，而在三維FET中，通過單獨地在絕緣膜上形成半導體層來執(zhí)行裝置絕緣。通常，與對于平面型SOI裝置相比，熱擴散對于三維
FET是更重要的技術問題。
更具體地說，第JP-P2004-72017A號日本公開專利申請公開了一種利用平面型SOI裝置的上層上的金屬互連作為散熱器的技術。第 JP-P2004-363136A號日本公開專利申請公開了一種平面型SOI裝置的結構，在該結構中，用作ESD保護元件的MOSFET的柵電極形成為環(huán) 的形狀，并且源區(qū)以屏蔽板電極(shieldplate electrode)與源區(qū)的外部隔離。采用這種結構，由于SOI層形成連續(xù)的區(qū)域，因此提高了散熱效率。在第JP-P2005-197462A號日本公開專利申請中，即使沒有描述散熱問題，但是公開了一種柵電極和溝道區(qū)(在該文件中被稱為"阱") 變短的結構。采用該文件中公開的結構，P型FET的阱通過p-n結與N 型FET的阱連接。
第JP-P2006-19578A號日本公開專利申請公開了 FinFET的散熱。該文件公開了一種縮短柵電極和溝道區(qū)來降低FinFET的功耗并抑制短溝道效應的結構。采用這種結構，將源極和漏極中產生的熱通過柵電極擴散。
第JP-P2005-116969A號日本公開專利申請公開了一種逆變器電路鏈(chain)，這是一種利用三維FET形成邏輯電路的技術。該文件中的圖1示出了逆變器電路鏈的布局圖。在該圖中，逆變器電路的源極
(104和105)沒有通過半導體層彼此耦合(沒有公共的半導體層)，而是釆用金屬互連彼此電連接(106和107是源電極互連)。通常，當三維FET形成通過組合邏輯柵電路獲得的功能電路時，形成邏輯柵電路的FET的源極中的每個采用如該文件JP-P2005-116969A的金屬互連來彼此連接。因此，采用這種結構，由于來自金屬互連的熱從半導體層通過接觸塞擴散，因此被擴散的熱的量受接觸塞的熱阻的限制。結果，半導體層的排熱受接觸塞的熱阻的限制。

發(fā)明內容
然而，本發(fā)明的發(fā)明者已經認識到在第JP-P2006-19578A和第 JP-P2005-116969A號日本公開專利申請中公開的FinFET中，由于上面形成有源極、溝道和漏極的鰭層隔離地形成，因此難以擴散在FinFET 的操作過程中產生的熱。
由于漏極通常連接到金屬互連，因此可以考慮如下方法，即在漏極上設置許多接觸件來散熱或者采用具有大面積的金屬互連。然而，由于這種方法增加了漏極的電容，因此該方法不是優(yōu)選的。
因此，本發(fā)明的目的在于提供一種用于進行足夠散熱的技術，特別是在三維FET的情況下。
在本發(fā)明的一個實施例中，半導體器件包括第一共源半導體層，被構造為沿著第一方向延伸；第二共源半導體層，被構造為沿著第一方向延伸；第一邏輯柵電路，由至少一個三維P型FET和三維N型FET 組成；以及第二邏輯柵電路，由至少一個三維P型FET和三維N型FET 組成。第一邏輯柵電路中的三維P型FET的源極和第二邏輯柵電路中的三維P型FET的源極連接到第一共源半導體層。第一邏輯柵電路中的三維N型FET的源極和第二邏輯柵電路中的三維N型FET的源極連接到第二共源半導體層。第一邏輯柵電路中的三維P型FET的漏極和第一邏輯柵電路的三維N型FET的漏極彼此連接。第二邏輯柵電路的三維P型FET的漏極和第一邏輯柵電路的三維N型FET的漏極彼此連接。
在本發(fā)明的另一實施例中，半導體器件包括第一共源半導體層，被構造為沿著第一方向延伸；第二共源半導體層，被構造為沿著第一方向延伸；以及第一邏輯柵電路至第k邏輯柵電路，分別包括至少一組三維P型FET和三維N型FET。至少一個三維P型FET的源極連接到第一共源半導體層。至少一個三維N型FET的源極連接到第二共源半導體層。屬于所述至少一組三維P型FET和三維N型FET中的同一組的三維P型FET的漏極和三維N型FET的漏極彼此連接，并且所述至少一組三維P型FET和三維N型FET在至少k個點處彼此連接。根據本發(fā)明，可以有效地擴散三維FET中產生的熱。

從以下結合附圖的對特定優(yōu)選實施例的描述，本發(fā)明的上述及其他目的、優(yōu)點及特征將變得更加明顯，其中圖1是示出根據本發(fā)明第一實施例的半導體器件的構造的平面圖；圖2是示出沿著圖1中的B-B'線截取的半導體器件的構造的剖視圖；圖3是示出沿著圖1中的A-A'線截取的半導體器件的構造的剖視圖；圖4是示出三維P型FET (P型FinFET)的漏極和三維N型FET (N型FinFET)的漏極之間的結的另一構造的剖視圖；圖5是示出根據本發(fā)明第二實施例的半導體器件的構造的平面圖6是示出第二實施例中的鰭層的構造的平面圖7是示出根據本發(fā)明的第三實施例的半導體器件的構造的平面圖8A是示出第三實施例中的鰭層的構造的平面圖8B是示出第三實施例中的鰭層的另一構造的平面圖；圖9是示出根據本發(fā)明的第四實施例的半導體器件的構造的平面
圖；圖IO是示出第四實施例中的鰭層的構造的平面圖11是示出根據本發(fā)明的第五實施例的半導體器件的構造的平
面圖；圖12是示出第五實施例中的鰭層的構造的平面圖13是示出三維FET (FinFET)的另一構造的鳥瞰圖；以及圖14是示出鰭層的優(yōu)選結構的鳥瞰圖。
具體實施例方式
下文中，將參照附圖來詳細地描述本發(fā)明的實施例。請注意，在附圖中，相同或相似的參考標號用于相同或相似的部件。
(第一實施例)
下文中，為了說明，F(xiàn)inFET將用作三維FET的典型示例。圖1 是示出根據本發(fā)明第一實施例的半導體器件1的布局的平面圖。圖1 中的半導體器件1由串聯(lián)的三級逆變器電路(inverter circuit) IO形成。每個逆變器電路10具有p型FinFET 20和N型FinFET 30。在圖1中的半導體器件1中，逆變器電路IO沿著X軸方向排列，且信號沿著+X 方向傳輸。下面將詳細地描述半導體器件1的結構。
半導體器件l具有沿著X軸方向延伸的P+共源半導體層2和N+ 共源半導體層3。這里，半導體層也能夠被稱為半導體塊。P+共源半導體層2是高濃度摻雜有P型雜質的半導體層，并且連接到電源電平布線(未示出)。這里，電源電平布線是具有電源電勢電平Vdd的金屬互連。然而，^共源半導體層3是髙濃度摻雜有N型雜質的半導體層，并且連接到接地電平布線(未示出)。接地電平布線是具有接地電平電勢Vss的金屬互連。
P+共源半導體層2和N+共源半導體層3連接到鰭層4。這里，鰭層4是上面形成有P型FinFET 20和N型FinFET 30的源極、溝道和漏極的半導體層。如圖2所示，P+共源半導體層2、 N+共源半導體層3 和鰭層4形成在基底5上形成的絕緣膜6上。在圖2中，P+共源半導體層2、 N+共源半導體層3和鰭層4通過線隔離開。然而，事實上，在 P+共源半導體層2與鰭層4之間，以及在N+共源半導體層3與鰭層4 之間沒有明確的物理邊界。
P型FinFET 20的源區(qū)21、溝道區(qū)22和漏區(qū)23以及N型FinFET 30的漏區(qū)24、溝道區(qū)25和源區(qū)26在鰭層4上形成。源區(qū)21和漏區(qū) 23是高濃度摻雜有P型雜質的半導體區(qū)，以及溝道區(qū)22是低濃度摻雜有N型雜質的半導體區(qū)。漏區(qū)24和源區(qū)26是高濃度摻雜有N型雜質的半導體區(qū)，以及溝道區(qū)25是低濃度摻雜有P型雜質的半導體區(qū)。P 型FinFET 20的源區(qū)21連接到P+共源半導體層2，以及N型FinFET 30 的源區(qū)26連接到N+共源半導體層3。 P型FinFET 20的源區(qū)21、溝道區(qū)22和漏區(qū)23以及N型FinFET 30的漏區(qū)24、溝道區(qū)25和源區(qū)26 沿著Y軸方向(與X軸方向垂直)排列。請注意，在圖2所示的結構中，P型FinFET 20的漏區(qū)23物理地且電地連接(耦合)到N型FinFET30的漏區(qū)24。在本實施例中，其上形成有P型FinFET 20的鰭層和其上形成有N型FinFET 30的鰭層物理地彼此結合成一體。如隨后所描述的，這種結構對改善散熱是有效的。如圖3所示，形成柵絕緣膜7來覆蓋鰭層4的側表面和頂表面，并且柵電極8在柵絕緣膜7上形成。形成柵電極8以分別覆蓋P型 FinFET 20的溝道區(qū)22和N型FinFET 30的溝道區(qū)25。如圖2所示，側壁9在柵電極8的側表面上形成。如圖1所示，半導體器件l還設置有連接鰭層4的接觸件11，連接柵電極8的接觸件12，以及將接觸件11連接到接觸件12的金屬互連13。如圖2所示，形成接觸件ll以便既連接到P型FinFET 20的漏區(qū)23又連接到N型FinFET 30的漏區(qū)24。金屬互連13用于在相鄰的逆變器電路IO之間傳輸信號。本實施例中的半導體器件1的一個特征在于形成鰭層4來連接 P+共源半導體層2和N+共源半導體層3。在圖1所示的半導體器件1 中，P型FinFET 20的漏區(qū)電地且物理地連接到N型FinFET 30的漏區(qū)。
釆用這種構造，由于鰭層4中產生的熱可以同時通過P+共源半導體層2 和N+共源半導體層3擴散，因此散熱效果好。此外，通過增大P+共源半導體層2或N+共源半導體層3的寬度(即增大表面積)而不對布局面積產生影響，可以獲得好的散熱效果。為了改善散熱，期望的是 P+共源半導體層2和N+共源半導體層3的寬度大于鰭層4的寬度，并且P+共源半導體層2和N+共源半導體層3的圖案面積之和大于鰭層4 的圖案面積。
在本實施例中，請注意，上面形成有組成每個逆變器電路10的 FinFET的鰭層4連接到P+共源半導體層2和N+共源半導體層3，從而 P+共源半導體層2、 N+共源半導體層3和鰭層4形成四邊形(矩形)環(huán)。在圖1所示的半導體器件中，三個逆變器電路10串聯(lián)連接，從而與P+ 共源半導體層2、 N+共源半導體層3和鰭層4形成兩個矩形環(huán)。通常， k個逆變器電路10形成k-l個矩形環(huán)。對于散熱，優(yōu)選的是P+共源半導體層2、 N+共源半導體層3和鰭層4形成盡可能多的矩形環(huán)。在k 大的情況下，布置P+共源半導體層2、 N"共源半導體層3和鰭層4以便可以形成大約k/2個矩形環(huán)。也期望形成其他多邊形的環(huán)諸如五邊形的環(huán)多于四邊形的環(huán)。
請注意，采用本實施例中的半導體器件1的結構，P+型FiriFET20 和N+型FinFET30的漏電容不需要為了散熱而增大。如上所述，即使許多接觸件設置在漏極上的結構或連接面積大的金屬互連的結構對于提高漏極的散熱特性是有效的，漏電容增大。相反，本實施例中的半導體器件1的結構不會導致漏電容增大。
此外，釆用本實施例中的半導體器件l的構造，由于P型FinFET 20的漏區(qū)直接連接到N型FinFET 30的漏區(qū)，所以可以減少布局面積。
本實施例中的半導體器件1的構造也可優(yōu)選地在于沿著X軸方向的每個逆變器電路10的尺寸可以減小。在圖1所示的構造中，P型
FinFET 20的源區(qū)21、溝道區(qū)22和漏區(qū)23以及N型FinFET 30的漏區(qū)24、溝道區(qū)25和源區(qū)26沿著Y軸方向線性對齊。這種布置使沿著 X軸方向的每個逆變器電路10的尺寸能夠減小。
在圖2所示的結構中，P型FinFET 20的漏區(qū)23連接到N型FinFET 30的漏區(qū)24。以這種結構，不期望出現(xiàn)的雜質的相互擴散是有可能的。相互擴散對P型FinFET 20和N型FinFET 30的特性產生不期望的影響。
用于避免這類問題的方法是將P型FinFET 20的溝道區(qū)22與N型 FinFET 30的漏區(qū)24以及N型FinFET 30的溝道區(qū)25與P型FinFET 20 的漏區(qū)23分離充足的距離。如果有必要，如圖4所示，沒有摻雜由于離子注入導致的雜質的本征區(qū)27可以設置在漏區(qū)23和漏區(qū)24之間。在這種情況下，形成分別連接到漏區(qū)23和漏區(qū)24的接觸件lla和接觸件lib,連接到接觸件lla和接觸件lib的金屬互連13形成在上層上。
雖然沒有示出，但是P+共源半導體層2、 N+共源半導體層3以及鰭層4的除了溝道區(qū)之外的源區(qū)和漏區(qū)可具有金屬硅化物結構。艮P， P+共源半導體層2、 N+共源半導體層3以及鰭層4的源區(qū)和漏區(qū)的部分表面或全部表面可以被硅化。硅化可以提高散熱效果。
優(yōu)選的是，P+共源半導體層2通過多個接觸件連接到電源電平布線，并且N+共源半導體層3通過多個接觸件連接到接地電平布線。為了提高散熱效果，將P+共源半導體層2和N+共源半導體層3通過許多接觸件連接到金屬互連是有效的。
(第二實施例)
圖5是示出根據本發(fā)明第二實施例的半導體器件1A的構造的平面圖。與第一實施例的半導體器件l類似，第二實施例的半導體器件1A
具有串聯(lián)的三級逆變器電路10A。然而，第二實施例的半導體器件1A 中的鰭層和柵電極的形狀與第一實施例的半導體器件1的鰭層和柵電極的形狀不同。在第一實施例中，鰭層4線性沿著Y軸方向形成，而在第二實施例中，形成彎曲的鰭層4A。
圖6是示出鰭層4A的構造的平面圖。在第二實施例中，P型 FinFET20的源區(qū)21的一部分、溝道區(qū)22和漏區(qū)23的一部分沿著X 軸方向對齊，N型FinFET 30的漏區(qū)24的一部分、溝道區(qū)25和源區(qū) 26的一部分沿著X軸方向對齊。此外，P型FinFET20的溝道區(qū)22和 N型FinFET30的溝道區(qū)25沿著Y軸方向對齊。如圖5所示，柵電極 8A形成為覆蓋P型FinFET 20的溝道區(qū)22和N型FinFET 30的溝道區(qū)25。
采用第二實施例中的結構，如在第一實施例中，形成鰭層4A以便將P+共源半導體層2連接到N+共源半導體層3。因此，鰭層4A中產生的熱可以通過P+共源半導體層2和^T共源半導體層3擴散，由此散熱效果好。另外，第二實施例的結構也可優(yōu)選地在于每個逆變器電路10A的尺寸可以沿著Y軸方向減小。雖然可優(yōu)選的邏輯柵電路的尺寸根據芯片的整體布周而不同，但是通過正確地利用第一實施例和第二實施例的結構，邏輯電路的集成度可以增加。
(第三實施例)
圖7是示出根據第三實施例的半導體器件1B的構造的平面圖。第三實施例的半導體器件1B用作具有P型FinFET 20A、 20B和N型 FinFET 30A、 30B的NAND電路。
更具體地說，半導體器件1B具有將P+共源半導體層2連接到N+ 共源半導體層3的鰭層4B。鰭層4B被劃分為多個分支。具體地說，鰭層4B由上面形成有P型FinFET 20A的部分、上面形成有P型FinFET 20B的部分和上面連續(xù)地布置有N型FinFET 30A、 30B的部分形成。
上面形成有P型FinFET 20A、 20B的這些部分中的每個的一端連接到 P+共源半導體層2，并且這些部分中的每個的另一端連接到上面形成有 N型FinFET 30A、 30B的部分的一端。上面形成有N型FinFET 30A、
30B的部分的另一端連接到N+共源半導體層3。
圖8A是示出鰭層4B的構造的詳細的平面圖。在鰭層4B上形成下面的區(qū)域-
(1) P型FinFET 20A的源區(qū)31和溝道區(qū)32;
(2) P型FinFET 20B的源區(qū)33和溝道區(qū)34;以及
(3) 用作P型FinFET 20A、 P型FinFET20B的共漏的共漏區(qū)35。
P型FinFET 20A的源區(qū)31和溝道區(qū)32沿著Y軸方向排列在共漏區(qū)35和P+共源半導體層2之間。類似地，P型FinFET 20B的源區(qū)33 和溝道區(qū)34沿著Y軸方向排列在共漏區(qū)35和P+共源半導體層2之間。如圖7所示，P型FinFET 20A的溝道區(qū)32被柵電極14A覆蓋，并且P 型FinFET 20B的溝道區(qū)34被柵電極14B覆蓋。
另外，在鰭層4B上形成下面的區(qū)域
(4) N型FinFET 30A的漏區(qū)36和溝道區(qū)37;
(5) 用作N型FinFET 30A的漏極以及N型FinFET 30B的源極的源/漏區(qū)38;以及
(6) N型FinFET 30B的溝道區(qū)39和源區(qū)40。
組成N型FinFET 30A、 30B的漏區(qū)36、溝道區(qū)37、源/漏區(qū)38、溝道區(qū)39和源區(qū)40沿著Y軸方向在P型FinFET 20A、 20B的共漏區(qū) 35和N+共源半導體層3之間排列。N型FinFET 30A的漏區(qū)36連接到 P型FinFET 20A、 20B的共漏區(qū)35。如圖7所示，N型FinFET 30A的溝道區(qū)37被柵電極15A覆蓋，并且N型FinFET 30B的溝道區(qū)39被柵電極15B覆蓋。
如圖7所示，接觸件16A、 17A分別在P型FinFET 20A的柵電極 14A和N型FinFET 30A的柵電極15A上形成。用作NAND電路的第一輸入的第一輸入互連18A通過接觸件16A、 17A連接到柵電極14A、 15A。
類似地，接觸件16B、 17B分別在P型FinFET20B的柵電極14B 和N型FinFET 30B的柵電極15B上形成。用作NAND電路的第二輸入的第二輸入互連18B通過接觸件16B、 17B連接到柵電極14B、 15B。
如圖8A所示，接觸件19既連接到P型FinFET 20A、 20B的共漏區(qū)35，又連接到N型FinFET 30A的漏區(qū)36。接觸件19連接到輸出互連18C，輸出互連18C用作NAND電路的輸出。在本實施例中，輸出互連18C在第一互連層(最下面的金屬互連層)上形成，并且第一輸入互連18A和第二輸入互連18B在第二互連層(從底下數第二個金屬互連層)上形成。
如在第一實施例和第二實施例中，第三實施例的半導體器件1B表
現(xiàn)出高的散熱能力。同樣，采用第三實施例中的結構，因為形成鰭層 4B以便將P+共源半導體層2連接到N+共源半導體層3，所以鰭層4B 中產生的熱可以通過P+共源半導體層2和N+共源半導體層3擴散。因此，可以得到好的散熱效果。
在本實施例中，可以對P型FinFET 20A、20B的漏極和N型FinFET 30A的漏極之間連接的構造進行各種變化。例如，可以采用如圖8B所示的構造。在這種構造中，P型FinFET 20A的漏區(qū)35A和P型FinFET 20B的漏區(qū)35B可以單獨地設置，并且漏區(qū)35A、 35B連接到N型 FinFET 30A的漏區(qū)36。在這種情況下，接觸件19A、 19C分別在漏區(qū) 35A、 35B上形成，接觸件19B在漏區(qū)36上形成，并且將這些接觸件 19A至19C公共地連接到輸出互連18C。結合采用圖8A和圖8B中的構造，P型FinFET 20A、 20B在N型FinFET的漏區(qū)36和P+共源半導
體層2之間形成。圖8A中所示的構造在電學上等效于圖8B中所示的構造。
利用與第三實施例的半導體器件1B類似的結構，可以實現(xiàn)NOR 電路。在這種情況下，具體地說，鰭層4B由連續(xù)排列P型FinFET 20A、 20B的部分、形成的N型FinFET 30A的部分和形成的N型FinFET 30B 的部分形成。連續(xù)排列的有P型FinFET 20A、 20B的部分的一端連接到P+共源半導體層2，并且該部分的另一端連接到形成的N型FinFET 30A、 30B的部分的一端。形成的N型FinFET 30A、 30B的該部分的另一端連接到N+共源半導體層3。
(第四實施例)
圖9是示出根據第四實施例的半導體器件1C的構造的平面圖。第四實施例中的半導體器件1C用作具有P型FinFET 20A、 20B和N型 FinFET 30A、 30B的時鐘逆變器電路。
更具體地說，半導體器件1C具有鰭層4C，形成鰭層4(3以將？+ 共源半導體層2連接到N+共源半導體層3。在本實施例中，形成鰭層 4C使得沿著Y軸方向直線延伸。詳細地描述，如圖10所示，在鰭層 4C中形成下面的區(qū)域
(1) P型FinFET 20B的源區(qū)41和溝道區(qū)42;
(2) 用作P型FinFET 20B的漏極以及P型FinFET 20A的源極的源/漏區(qū)43;
(3) P型FinFET 20A的溝道區(qū)44和漏區(qū)45;
(4) N型FinFET 30A的漏區(qū)46和溝道區(qū)47;
(5) 用作N型FinFET 30A的源極以及N型FinFET 30B的漏極的源/漏區(qū)48;
(6) N型FinFET 30B的溝道區(qū)49和源區(qū)50。
在本實施例中，組成P型FinFET 20A、 20B和N型FinFET 30A、30B的源區(qū)41、溝道區(qū)42、源/漏區(qū)43、溝道區(qū)44、漏區(qū)45、漏區(qū)46、溝道區(qū)47、源/漏區(qū)48、溝道區(qū)49和源區(qū)50沿著Y軸方向排列。
再次參照圖9， P型FinFET20A的柵電極14A被形成為覆蓋在鰭層4C上形成的溝道區(qū)44，以及P型FinFET20B的柵電極14B被形成為覆蓋溝道區(qū)42。類似地，N型FinFET 30A的柵電極15A被形成為覆蓋在鰭層4C上形成的溝道區(qū)44,以及N型FinFET 30B的柵電極15B 被形成為覆蓋溝道區(qū)49。接觸件16A、17A分別形成在P型FinFET 20A的柵電極14A和N 型FinFET 30A的柵電極15A上。用作時鐘逆變器電路的數據輸入的第一輸入互連18A分別通過接觸件16A、 17A連接到柵電極14A、 15A。類似地，接觸件16B、 17B分別在P型FinFET 20B的柵電極14B 和N型FinFET 30B的柵電極15B上形成。用作時鐘逆變器電路的使能輸入的第二輸入互連18B分別通過接觸件16B、 17B連接到柵電極14B、 15B。如圖IO所示，接觸件19被形成為既連接到P型FinFET 20A的漏區(qū)45又連接到N型FinFET 30A的漏區(qū)46。接觸件19連接到輸出互連18C,輸出互連18C用作時鐘逆變器電路的輸出。在本實施例中，輸出互連18C在第一互連層(最下面的金屬互連層)上形成，并且第一輸入互連18A和第二輸入互連18B在第二互連層(從下面數第二個金屬互連層)上形成。當第二輸入互連18B變成接地電平Vss，具有這樣結構的半導體器件1C用作逆變器，逆變器利用第一輸入互連18A作為輸入，以及利用輸出互連18C作為輸出。當第二輸入互連18B變成電源電平Vdd吋，輸出互連18C成為高阻抗狀態(tài)。
如第一實施例至第三實施例，第四實施例中的半導體器件1C表現(xiàn) 出高的散熱能力。同樣，采用第四實施例的結構，由于鰭層4C被形成以將P+共源半導體層2連接到N+共源半導體層3，因此鰭層4C中產生的熱可以通過P+共源半導體層2和N+共源半導體層3擴散，且散熱效果好。
此外，其中，鰭層4C線性沿著Y軸方向延伸的圖9中的構造優(yōu) 選地用于減小沿著X軸方向的時鐘逆變器電路的尺寸。
(第五實施例)
圖11是示出根據第五實施例的半導體器件1D的構造的平面圖。如在第四實施例中，第五實施例的半導體器件lD用作具有P型FinFET 20A、 20B和N型FinFET 30A、 30B的時鐘逆變器電路。然而，如在第二實施例中，在第五實施例的半導體器件1D中，彎曲鰭層4D，以減小沿著Y軸方向的時鐘逆變器電路的尺寸。
參照圖12更詳細地描述，如在第四實施例的半導體器件1C中，鰭層4D具有下面的區(qū)域
(1) P型FinFET 20B的源區(qū)41和溝道區(qū)42;
(2) 用作P型FinFET 20B的漏極以及P型FinFET 20A的源極的源/漏區(qū)43;
(3) P型FinFET 20A的溝道區(qū)44和漏區(qū)45;
(4) N型FinFET 30A的漏區(qū)46和溝道區(qū)47;
(5) 用作N型FinFET 30A的源極和N型FinFET 30B的漏極的源/漏區(qū)48;以及
(6) N型FinFET 30B的溝道區(qū)49和源區(qū)50，然而，這些區(qū)域的布置與之不同。
在根據第五實施例的半導體器件ID中，為了減小沿著Y軸方向的時鐘逆變器電路的寬度，(a) P型FinFET20B的源區(qū)41、溝道區(qū)42和源/漏區(qū)43沿著X 軸方向排列；
(b) P型FinFET20A的源/漏區(qū)43、溝道區(qū)44和漏區(qū)45沿著X 軸方向排列；
(c) N型FinFET 30A的漏區(qū)46、溝道區(qū)47和源/漏區(qū)48沿著X 軸方向排列；
(d) N型FinFET 30B的源/漏區(qū)48、溝道區(qū)49和源區(qū)50沿著X 軸方向排列。
此外，P型FinFET 20A、 20B和N型FinFET 30A、 30B的溝道區(qū) 42、 44、 47、 49沿著Y軸方向排列。
返回至圖ll，在本實施例中，P型FinFET 20A和N型FinFET 30A 共用公共柵電極51。公共柵電極51被形成以覆蓋在鰭層4D上形成的溝道區(qū)44、 47。 P型FinFET 20B的柵電極52被形成以覆蓋在鰭層4D 上形成的溝道區(qū)42，以及N型FinFET 30B的柵電極53被形成以覆蓋溝道區(qū)49。
接觸件54在P型FinFET 20A和N型FinFET 30A的公共柵電極 51上形成。用作時鐘逆變器電路的數據輸入的第一輸入互連18A通過接觸件54連接到公共柵電極51。
接觸件55、56分別在P型FinFET 20B的柵電極52和N型FinFET 30B的柵電極53上形成。用作時鐘逆變器電路的使能輸入的第二輸入互連18B分別通過接觸件55、 56連接到柵電極52、 53。
當第二輸入互連18B變成接地電平Vss時，具有這樣結構的半導體器件1D用作逆變器，該逆變器利用第一輸入互連18A作為輸入，并且利用輸出互連18C作為輸出。當第二輸入互連18B變成電源電平VDD 時，輸出互連18C成為高阻抗狀態(tài)。
如第一實施例至第四實施例，第五實施例的半導體器件1D表現(xiàn)出高的散熱能力。同樣，采用第五實施例的結構，由于鰭層4D被形成以將P+共源半導體層2連接到N+共源半導體層3，因此鰭層4D中產生的熱可以通過P+共源半導體層2和N+共源半導體層3擴散，由此散熱效果好。此外，第五實施例的結構可優(yōu)選地在于沿著Y軸方向的時鐘逆變器電路的尺寸可以減小。雖然可優(yōu)選的功能電路的尺寸根據芯片的整體布局而不同，但是可以通過正確地利用第四實施例和第五實施例的結構來提高邏輯電路的集成密度。
雖然以上已經描述了各種實施例，但是本發(fā)明不限于上述的實施例。
例如，雖然在上述實施例中公開了柵電極延伸橫過鰭層的構造，但是可采用如圖13所示的鰭層4延伸橫過柵電極8的構造。在這種情況下，柵絕緣膜7在柵電極8的表面上形成。此外，本發(fā)明可以應用于許多三維結構的MISFET (例如DG-FET、雙柵FET)。
另外，本發(fā)明可以實施為通過組合多個邏輯柵電路比如上述實施例中描述的逆變器電路和NAND電路而獲得的邏輯電路。在這種情況下，形成每個邏輯柵電路的FinFET的鰭層可以連接到共源半導體層，并且前面的邏輯柵電路和后面的邏輯柵電路的鰭層和共源半導體層可以形成矩形環(huán)。即，優(yōu)選的是，具有k個邏輯柵電路的邏輯電路形成 k-l個矩形環(huán)。即使沒有形成k-l個矩形環(huán)，也將鰭層和共源半導體層布置為盡可能多地形成矩形環(huán)。這種構造有助于散熱，并且并不偏離本發(fā)明的精神。在k大的情況下，被布置為形成大約k/2個矩形環(huán)的鰭層和共源半導體層可以實現(xiàn)足夠的擴散能力。
另外，雖然在上述實施例中鰭層被示出具有恒定的寬度，但是優(yōu) 選地，鰭層的形成有FinFET的溝道區(qū)的部分窄。圖14是示出FinFET
的具有窄溝道區(qū)的鰭層4的構造的鳥瞰圖。在圖14中，鰭層4具有寬的源極焊盤61、寬的漏極焊盤62和夾在源極焊盤61和漏極焊盤62之間的變窄的部分63。源極焊盤61用作FinFET的源極，以及漏極焊盤 62用作FinFET的漏極。此外，變窄的部分63中被柵電極覆蓋的部分用作溝道區(qū)，沒有被覆蓋的部分用作源區(qū)或漏區(qū)的一部分。期望的是，源極焊盤61進一步延伸，從而得到更好的散熱效果。期望的是，漏極焊盤62被形成為用作P型FinFET和N型FinFET的共漏電極接觸部分。
雖然以上已經結合本發(fā)明的一些實施例描述了本發(fā)明，但是本領域的技術人員應該清楚，提供這些實施例僅為了示出本發(fā)明，而不應該理解為對權利要求的限制。
權利要求
1.一種半導體器件，包括第一共源半導體層，被構造為沿著第一方向延伸；第二共源半導體層，被構造為沿著所述第一方向延伸；第一邏輯柵電路，由至少一個三維P型FET和三維N型FET組成；以及第二邏輯柵電路，由至少一個三維P型FET和三維N型FET組成；其中，所述第一邏輯柵電路中的所述三維P型FET的源極和所述第二邏輯柵電路中的所述三維P型FET的源極連接到第一共源半導體層；所述第一邏輯柵電路中的所述三維N型FET的源極和所述第二邏輯柵電路中的所述三維N型FET的源極連接到第二共源半導體層；所述第一邏輯柵電路中的所述三維P型FET的漏極和所述第一邏輯柵電路的所述三維N型FET的漏極彼此連接；以及所述第二邏輯柵電路的所述三維P型FET的漏極和所述第一邏輯柵電路的所述三維N型FET的漏極彼此連接。
2. 根據權利要求l所述的半導體器件，其中，所述三維P型FET 和所述三維N型FET中的每個是FinFET或雙柵FET。
3. 根據權利要求1或2所述的半導體器件，其中，從所述第一邏輯柵電路傳輸到所述第二邏輯柵電路的信號的方向是所述第一方向。
4. 根據權利要求1或2所述的半導體器件，其中，包括在所述第一邏輯柵電路中的所述三維P型FET的溝道區(qū)和所述三維N型FET的半導體層的溝道區(qū)沿著垂直于所述第一方向的第二方向排列；以及包括在所述第二邏輯柵電路中的所述三維P型FET的半導體層的溝道區(qū)和所述三維N型FET的半導體層的溝道區(qū)沿著所述第二方向排列。
5. 根據權利要求1或2所述的半導體器件，其中，包括在所述第一邏輯柵電路中的所述三維P型FET的半導體層的溝道區(qū)和所述三維 N型FET的半導體層的溝道區(qū)沿著所述第一方向排列；包括在所述第一邏輯柵電路中的所述三維P型FET的源區(qū)的一部分和所述三維N型FET的源區(qū)的一部分沿著垂直于與所述第一邏輯柵電路的所述溝道區(qū)相對的第一方向的第二方向布置；包括在所述第二邏輯柵電路中的所述三維P型FET的源區(qū)的一部分和所述三維N型FET的源區(qū)的一部分沿著垂直于與所述第二邏輯柵電路的所述溝道區(qū)相對的第一方向的第二方向布置。
6. 根據權利要求1或2所述的半導體器件，其中，包括在所述第 —邏輯柵電路中的所述三維P型FET的漏區(qū)和所述三維N型FET的漏區(qū)連接，從而形成p-n結。
7. 根據權利要求6所述的半導體器件，其中，形成漏電極接觸件，以連接到包括在所述第一邏輯柵電路中的所述三維P型FET的漏區(qū)和所述三維N型FET的漏區(qū)連接從而形成p-n結的位置。
8. 根據權利要求1或2所述的半導體器件，其中，包括在所述第一邏輯柵電路中的所述三維P型FET的漏區(qū)和所述三維N型FET的漏區(qū)通過沒有摻雜雜質的本征區(qū)連接。
9. 根據權利要求1或2所述的半導體器件，其中，由所述三維P 型FET和所述三維N型FET的源極和漏極組成的區(qū)域的至少一部分具有金屬硅化物結構。
10. 根據權利要求1或2所述的半導體器件，所述第一共源半導體層、所述第二共源半導體層、包括在所述第一邏輯柵電路中的所述三維P型FET和所述三維N型FET以及包括在所述第二邏輯柵電路中的所述三維P型FET和所述三維N型FET被布置成形成四邊形的環(huán)或更多的多邊形的環(huán)。
11. 根據權利要求1或2所述的半導體器件，其中，所述第一邏輯柵電路和所述第二邏輯柵電路分別是逆變器電路、NAND電路、NOR 電路和時鐘逆變器電路中的一種。
12. 根據權利要求1或2所述的半導體器件，其中，所述第一共源半導體層的寬度和所述第二共源半導體層的寬度大于所述三維P型 FET和所述三維N型FET。
13. 根據權利要求1或2所述的半導體器件，其中，所述第一共源半導體層的圖案區(qū)和所述第二共源半導體層的圖案區(qū)之和大于所述三維P型FET的半導體層和所述三維N型FET的半導體層之和。
14. 根據權利要求1或2所述的半導體器件，其中，所述第一共源半導體層連接到具有電源電勢的互連；所述第二共源半導體層連接到具有接地電勢的互連。
15. 根據權利要求14所述的半導體器件，其中，所述第一共源半導體層和具有電源電勢的所述互連通過多個接觸件連接；以及所述第二共源半導體層和具有接地電勢的所述互連通過多個接觸件連接。
16. —種半導體器件包括絕緣層；第一半導體塊，形成于沿著第一方向延伸的所述絕緣層上；第二半導體塊，與所述第一半導體塊連接；第三半導體塊，與所述第一半導體塊連接；第一柵電極，與所述第二半導體塊的側表面鄰近地形成；第二柵電極，與所述第三半導體塊的側表面鄰近地形成。
17. 根據權利要求16所述的半導體器件，其中所述半導體塊距離所述絕緣層頂表面的高度相同；并且其中所述第二半導體塊在其一端具有連接到所述第一半導體塊的第一源節(jié)點，并且在其另一端具有第一漏節(jié)點；并且其中所述第三半導體塊在其一端具有連接到所述第一半導體塊的第二源節(jié)點，在其另一端具有第二漏節(jié)點；并且其中通過所述第一半導體塊對所述第一和所述第二源節(jié)點供給第一電源電勢，并且所述第一和所述第二漏節(jié)點響應所述第一和所述第二柵極各自的電勢輸出信號。
18. 根據權利要求17的所述半導體器件，還包括第四半導體塊，形成于沿著所述第一方向延伸的所述絕緣層上；第五半導體塊，與所述第四半導體塊連接；第三柵電極，形成于所述第五半導體塊的側表面上；所述第五半導體塊在其一端具有連接到所述第四半導體塊的第三源節(jié)點，并且在其另一端具有第三漏節(jié)點；通過所述第四半導體塊對所述第三源節(jié)點供給第二電源電勢，并且所述第三漏節(jié)點響應所述第三柵極的電勢輸出信號；所述第一漏節(jié)點和第三漏節(jié)點互相連接。
19. 根據權利要求18的所述半導體器件，還包括第六半導體塊，與所述第四半導體塊連接；第四柵電極，形成于所述第六半導體塊的側表面上；所述第六半導體塊在其一端具有連接到所述第四半導體塊的第四源節(jié)點，并且在其另一端具有第四漏節(jié)點；所述第二漏節(jié)點和第四漏節(jié)點互相連接。
20.根據權利要求18所述的半導體器件，還包括第五柵電極，形成于第六半導體塊的側表面上，所述第五柵電極設置在所述第三漏節(jié)點和所述第三柵電極之間。
全文摘要
本發(fā)明提供了一種半導體器件，該半導體器件包括第一共源半導體層和第二共源半導體層，分別沿著第一方向延伸；第一邏輯柵電路和第二邏輯柵電路，分別由至少一個三維P型FET和三維N型FET組成。第一邏輯柵電路和第二邏輯柵電路中的三維P型FET的源極連接到第一共源半導體層。第一邏輯柵電路和第二邏輯柵電路中的三維N型FET的源極連接到第二共源半導體層。第一邏輯柵電路中的三維P型FET和三維N型FET的半導體層連接它們的漏側，并且第二邏輯柵電路中的三維P型FET和三維N型FET的半導體層連接它們的漏側?？梢栽鰪奆inFET的散熱。
文檔編號H01L27/12GK101339947SQ20081013196
公開日2009年1月7日申請日期2008年7月2日優(yōu)先權日2007年7月2日
發(fā)明者古田博伺申請人:恩益禧電子股份有限公司

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