專利名稱：晶邊蝕刻設(shè)備及其相關(guān)的晶片平坦化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶邊蝕刻設(shè)備及其相關(guān)的晶片平坦化方法，尤指 一種利 用晶邊蝕刻設(shè)備進(jìn)行的晶片平坦化方法。
背景技術(shù)：
在半導(dǎo)體裝置的制作過程中，往往需要利用許多的多晶硅層、金屬內(nèi)連 線層以及低介電材料層等材料來形成所需的半導(dǎo)體裝置或集成電路。然而一 般而言，晶片上所沉積的膜層往往具有厚度不均的問題或是表面水平高度不
一的問題，使集成電路的表面呈現(xiàn)高低起伏的陡峭形貌(severe topography ), 增加后續(xù)在進(jìn)行圖案轉(zhuǎn)移(pattern transfer)工藝、化學(xué)才幾械拋光(chemical mechanical polishing, CMP )工藝或其他膜層沉積工藝時(shí)的困難。所以在進(jìn) 入深亞微米的半導(dǎo)體工藝之后，半導(dǎo)體業(yè)者大多會(huì)使用平坦化效果優(yōu)選的 CMP工藝來均勻地研磨半導(dǎo)體芯片上具有不規(guī)則表面的目標(biāo)薄膜層(target thin film),使半導(dǎo)體芯片在經(jīng)過CMP工藝后能夠具有平坦且規(guī)則的表面， 達(dá)到半導(dǎo)體芯片表面的全面平坦化，以確保后續(xù)工藝的成品率。
以已知工藝而言，這種膜層厚度不均的問題在晶邊(wafer bevel)附近 尤其明顯，且往往會(huì)導(dǎo)致晶邊附近的晶片特別厚。即使于沉積工藝之后可以 再進(jìn)行CMP工藝，但由于晶邊處的厚膜會(huì)阻礙CMP工藝的研磨漿料分布并 且影響研磨墊接觸時(shí)的應(yīng)力分布，而且已知CMP機(jī)臺(tái)本身也有其作用的限 制，因此這時(shí)的CMP工藝實(shí)際上無法有效控制晶片邊緣的形貌(edge topography),使得晶片邊緣仍舊會(huì)呈現(xiàn)出陡峭的側(cè)視輪廓(profile )。
請(qǐng)參照?qǐng)D1,其繪示的是已知方法所形成的晶片的膜層厚度關(guān)系示意圖。 其中，示意圖的橫坐標(biāo)表示的是晶片各部分至晶片圓心的距離，示意圖的縱 坐標(biāo)表示晶片的膜層厚度，而圖1所示的晶片經(jīng)過內(nèi)層介電(inter-layer dielectric, ILD )層沉積工藝、CMP工藝與晶邊清洗(wafer bevel rinse, WBR) 后的膜厚狀況。如圖l所示，晶邊的膜厚與中央?yún)^(qū)域的膜厚可能會(huì)相差800 埃(angstrom)。較厚的晶邊不但會(huì)影響CMP工藝的作用，而且晶片邊緣附近容易產(chǎn)生許多邊緣缺陷(defect)。這些邊緣缺陷可能會(huì)影響后續(xù)工藝的進(jìn) 行，使得后續(xù)所制作的裝置或結(jié)構(gòu)也具有缺陷。舉例來說，對(duì)于接觸插塞的 形成工藝而言，當(dāng)進(jìn)行接觸窗的蝕刻工藝時(shí)，由于晶邊處的膜厚較深，因此 會(huì)導(dǎo)致晶邊處的接觸窗蝕刻不足，使得接觸插塞不會(huì)與下方元件電連接，而 形成開路(open)缺陷。另一方面，晶片邊緣附近的邊緣缺陷也可能會(huì)直接 影響后續(xù)的蝕刻工藝或其他沉積工藝，例如當(dāng)晶邊處的膜厚越深時(shí)，蝕刻工 藝通常會(huì)產(chǎn)生越多不理想的結(jié)核(nodule)現(xiàn)象。
有鑒于此，已知膜層制作方法會(huì)導(dǎo)致產(chǎn)品晶片不易通過晶片可接受度測(cè) 試(wafer acceptance test, WAT)而降低產(chǎn)率(yield),仍待進(jìn)一步改善。如 何制作出具有良好厚度與表面形貌的膜層仍是該領(lǐng)域所致力解決的一大課 題。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的之一在于提供一種晶邊蝕刻設(shè)備，以提升產(chǎn)品成 品率并避免蝕刻時(shí)產(chǎn)生標(biāo)記辨識(shí)不清的問題。
根據(jù)本發(fā)明的一實(shí)施例，本發(fā)明提供一種晶邊蝕刻設(shè)備，其包含有晶片 防護(hù)掩模(wafer-protecting mask )，且晶片防護(hù)掩才莫覆蓋晶片的部分表面。 晶片上定義有中央?yún)^(qū)域與環(huán)繞該中央?yún)^(qū)域的晶邊區(qū)域。前述晶片防護(hù)掩模包 含有中央遮蔽區(qū)以及至少一晶邊遮蔽區(qū)。中央遮蔽區(qū)全面覆蓋晶片的中央?yún)^(qū) 域，而晶邊遮蔽區(qū)從中央遮蔽區(qū)的外緣向外延伸而出，覆蓋晶片的部分晶邊 區(qū)域，并且暴露出晶邊區(qū)域的其余部分。
根據(jù)本發(fā)明的另一優(yōu)選實(shí)施例，本發(fā)明另提供一種平坦化晶片的方法。 首先，提供至少一晶片。晶片包含有基底與至少一位于該基底上的介電層， 且晶片上定義有中央?yún)^(qū)域與環(huán)繞該中央?yún)^(qū)域的晶邊區(qū)域。之后進(jìn)行晶邊蝕刻 工藝，晶邊蝕刻工藝不蝕刻晶片的中央?yún)^(qū)域與部分晶邊區(qū)域，而蝕刻位于該 晶邊區(qū)域的其余部分的介電層。接著，再對(duì)晶片進(jìn)行化學(xué)機(jī)械拋光工藝。
為了更近一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的 詳細(xì)說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對(duì)本發(fā)明加以 限制。


圖1繪示的是已知方法所形成的晶片的膜層厚度關(guān)系示意圖。
圖2、 3、 4、 5、 6、 7和8為本發(fā)明第一優(yōu)選實(shí)施例平坦化晶片的方法 示意圖。
圖9與圖IO為本發(fā)明第二優(yōu)選實(shí)施例平坦化晶片的方法示意圖。 圖11為本發(fā)明第三優(yōu)選實(shí)施例晶邊蝕刻工藝的遮蔽狀況示意圖。 圖12繪示的是本發(fā)明第四優(yōu)選實(shí)施例平坦化晶片IO的方法示意圖。 附圖標(biāo)記說明
10晶片10a:上表面
10b:下表面12:基底
14介電層16:中央?yún)^(qū)域
18晶邊區(qū)域20:晶片標(biāo)記
22激光編碼24:定位缺口
40晶邊蝕刻i殳備42:蝕刻反應(yīng)室
44第一晶片防護(hù)掩模46:中央遮蔽區(qū)
48晶邊遮蔽區(qū)50:第一擋塊
50a:浮義載表面52:第一護(hù)環(huán)
54第一突出部60:第二擋塊
62第二護(hù)環(huán)64:第一電極
66第二電極68:蝕刻氣體提供管
70蝕刻氣體140晶邊蝕刻i殳備
144第二晶片防護(hù)掩模146中央遮蔽區(qū)
148晶邊遮蔽區(qū)150第一擋塊
152第一護(hù)環(huán)154:第二突出部
160第二擋塊162第二護(hù)環(huán)
202噴嘴204非蝕刻流體
240晶邊蝕刻i殳備244晶片防護(hù)掩才莫
具體實(shí)施例方式
請(qǐng)參閱圖2至圖8，圖2至圖8為本發(fā)明第一優(yōu)選實(shí)施例平坦化晶片10 的方法示意圖，其中相同的元件或部位沿用相同的符號(hào)來表示。需注意的是 附圖僅以說明為目的，并未依照原尺寸作圖。首先參考圖2,其繪示的是晶片IO的底視示意圖。如圖2所示，提供至少一晶片10。晶片IO上定義有中 央?yún)^(qū)域16,以及環(huán)繞中央?yún)^(qū)域16、位于晶片IO的邊緣且寬約數(shù)毫米的晶邊 區(qū)域(bevel region) 18。以12英寸晶片為例，晶邊區(qū)域18的寬度約介于1 毫米至3毫米(mm)之間，例如為2毫米。晶片10包含有基底12，基底 12內(nèi)可包含有至少一半導(dǎo)體元件(未顯示)，例如集成電路的部分元件，且 基底12的晶邊區(qū)域18中可設(shè)置有多個(gè)晶片標(biāo)記20,例如晶片標(biāo)記20可包 含有激光編碼(laser code) 22、定位缺口 24、定位記號(hào)(未顯示)、對(duì)準(zhǔn)標(biāo) 記(未顯示)或是任何待保護(hù)的元件。激光編碼22可供辨識(shí)裝置來辨識(shí)晶 片10,可包含晶片的批次編號(hào)以及晶片身份辨識(shí)號(hào)碼等訊息，其通常是以激 光方式燒結(jié)在晶片IO的表面，而定位缺口 24可用于各式半導(dǎo)體工藝中固定 晶片IO的坐標(biāo)。
圖3繪示的是晶片10的剖視示意圖。如圖3所示，接著可利用沉積工 藝、鍍膜工藝或旋涂工藝等方式于基底12上形成至少一介電層14。根據(jù)晶 片IO的整體輪廓，晶片IO具有上表面(top surface) 10a與下表面(bottom surface) 10b。晶片10的半導(dǎo)體元件通常設(shè)置于晶片10的上表面10a鄰近 處，以定義出多個(gè)管芯，而晶片標(biāo)記20可設(shè)置于晶片10的下表面10b,未 被介電層14所覆蓋。于此實(shí)施例中，介電層14為待研磨的材料層，而位于 晶邊區(qū)域18中的介電層14可能比位于中央?yún)^(qū)域16中的介電層14更厚。此 外，介電層14可為ILD層，直接覆蓋于晶片10的半導(dǎo)體元件上，然本發(fā)明 的晶邊蝕刻方法并未局限于用于蝕刻ILD層，而可應(yīng)用于任何需進(jìn)行晶邊蝕 刻的材料層，例如介電層14亦可為金屬層間介電(intermetal dielectric, IMD ) 層。
請(qǐng)一并參考圖4、圖5與圖6,圖4繪示的是進(jìn)行晶邊蝕刻工藝的剖視 示意圖，圖5繪示的是圖4所示的晶邊蝕刻工藝的底視示意圖，而圖6繪示 的是圖5所示的晶邊蝕刻工藝的遮蔽狀況示意圖。如圖4所示，其后可以把 晶片10載入本發(fā)明所提供的晶邊蝕刻設(shè)備40,以進(jìn)行晶邊蝕刻工藝。晶邊 蝕刻設(shè)備40包含有第一晶片防護(hù)掩模(wafer-protecting mask) 44,用以覆 蓋晶片10的部分下表面10b。第一晶片防護(hù)掩才莫44可包含有第一擋塊50、 第一護(hù)環(huán)52與至少一第一突出部54,設(shè)置于蝕刻反應(yīng)室42內(nèi)。于本實(shí)施例 中，第一擋塊50可以為承載基座(pedestal),用以載置晶片10,例如第一 擋塊50可為靜電吸盤(electrostatic chuck, E-chuck)，藉以吸附并固定晶片10。第一護(hù)環(huán)52可環(huán)繞于第一擋塊50周圍，且第一護(hù)環(huán)52的頂面水平高 度可以低于或等于第一擋塊50的承載表面50a的水平高度，使得第一護(hù)環(huán) 52可以適當(dāng)?shù)馗采w晶片IO的部分下表面10b。第一突出部54可從第一護(hù)環(huán) 52的外緣向外延伸而出至晶片IO的圓周。第一護(hù)環(huán)52與第一突出部54可 為 一體成形的i殳計(jì)，且可合稱為下基環(huán)(bottom pedestal ring)。
請(qǐng)對(duì)照?qǐng)D4、圖5與圖6，圖4的第一擋塊50與第一護(hù)環(huán)52可形成圖5 與圖6的第一晶片防護(hù)掩模44的中央遮蔽區(qū)46,而圖4的第一突出部54 即可形成圖5與圖6的第一晶片防護(hù)掩模44的晶邊遮蔽區(qū)48。如圖5與圖 6所示，第一晶片防護(hù)掩模44包含有中央遮蔽區(qū)46以及至少一晶邊遮蔽區(qū) 48。中央遮蔽區(qū)46可全面覆蓋晶片10的中央?yún)^(qū)域16,而晶邊遮蔽區(qū)48可 從中央遮蔽區(qū)46的外緣向外延伸而出至晶片IO的圓周，覆蓋部分的晶邊區(qū) 域18,并且暴露出位于待蝕刻的其余晶邊區(qū)域18。因此，晶邊蝕刻工藝不 會(huì)蝕刻到晶片10的中央?yún)^(qū)域16與部分晶邊區(qū)域18,而蝕刻位于晶邊區(qū)域 18的其余部分的介電層(未顯示)。舉例來說，第一晶片防護(hù)掩模44的晶邊 遮蔽區(qū)48可覆蓋晶片10晶邊區(qū)域18的激光編碼22。其中，中央遮蔽區(qū)46 的大小、形狀與位置可恰好對(duì)應(yīng)至中央?yún)^(qū)域16而設(shè)置，優(yōu)選地，中央遮蔽 區(qū)46的邊緣與中央?yún)^(qū)域16的邊緣相對(duì)距離小于等于0.25毫米，但不限于此。
另外，請(qǐng)?jiān)賲㈤唸D4，晶邊蝕刻設(shè)備40更可包含有第二擋塊60、第二 護(hù)環(huán)62、第一電極64、第二電極66與蝕刻氣體提供管線68,設(shè)置于蝕刻反 應(yīng)室42內(nèi)。第二擋塊60可設(shè)置于第一擋塊50上方，且與第一擋塊50相距 一預(yù)定間距，用以覆蓋晶片10的部分上表面10a。第二護(hù)環(huán)62可環(huán)繞于第 二擋塊60周圍，且第二護(hù)環(huán)62的底面水平高度可以等于第二擋塊60的底 面水平高度，使得第二護(hù)環(huán)62可以適當(dāng)?shù)馗采w晶片10的上表面10a。第二 擋塊60與第二護(hù)環(huán)62可全面覆蓋位于中央?yún)^(qū)域(未顯示)的晶片10上表面 10a。其中，前述第一擋塊50、第一護(hù)環(huán)52、第一突出部54、第二擋塊60 或第二護(hù)環(huán)62皆可包含有陶瓷材料，而其部分表面可再覆蓋有金屬膜，例 如氧化釔(Y20s),用以增加抗蝕刻效果。第一護(hù)環(huán)52與第二護(hù)環(huán)62以可拆 卸的方式設(shè)置于第一擋塊50與第二擋塊60的周圍。蝕刻氣體提供管線68 可提供蝕刻氣體70來蝕刻介電層14，而第一電才及64與第二電極66可以提 供電壓差以進(jìn)行前述晶邊蝕刻工藝。
圖7繪示的是晶邊蝕刻工藝之后的晶片10剖4見示意圖。如圖7所示，本發(fā)明不但可以減少位于晶邊區(qū)域18的介電層14厚度，減少晶邊區(qū)域18 的邊緣缺陷，同時(shí)也可以保護(hù)晶片的特定區(qū)域。舉例來說，第一晶片防護(hù)掩 ^:莫44的晶邊遮蔽區(qū)48可覆蓋晶片10的激光編碼22，因此可以避免激光編 碼22受到蝕刻而無法辨識(shí)。需注意的是，經(jīng)過晶邊蝕刻工藝之后，位于晶 邊區(qū)域18中的介電層14可以與位于中央?yún)^(qū)域16中的介電層14厚度相近， 可以比位于中央?yún)^(qū)域16中的介電層14更薄，也可以比位于中央?yún)^(qū)域16中 的介電層14更厚，而不需受到附圖所局限。此外，第一晶片防護(hù)掩模44的 晶邊遮蔽區(qū)48實(shí)際上不限于僅遮蔽晶片標(biāo)記20,而可用于遮蔽晶片10的<壬 何不需接受工藝反應(yīng)的部位。
接著如圖8所示，進(jìn)行化學(xué)機(jī)械拋光(chemical mechanical polishing, CMP)工藝，在于晶片IO的上表面10a上加入研磨漿(slurry,未顯示)后， 依據(jù)產(chǎn)品要求的規(guī)格研磨上表面10a上的介電層14至一預(yù)定厚度。隨后可 利用去離子水(deionized water, DI water)作為清洗液(未顯示)，在晶片 IO的上表面10a上進(jìn)行表面清洗(surface cleaning )工藝，以徹底去除位于 晶片IO上表面lOa上的介電層14的殘?jiān)?flake)以及殘余的研磨漿。
由于本發(fā)明的晶邊蝕刻工藝可以有效削減晶邊區(qū)域18的介電層14厚 度，因此可以防止晶邊區(qū)域18的介電層14阻礙CMP工藝的研磨漿料分布， 并且避免晶邊區(qū)域18的介電層14影響研磨墊接觸時(shí)的應(yīng)力分布，以提升 CMP工藝的平坦化效果。此外，因?yàn)楸景l(fā)明可削減晶邊區(qū)域18的介電層14 厚度，所以其后所進(jìn)行的CMP工藝的可以使用更多研磨漿料且/或提供更大 的研磨下壓力，進(jìn)而縮短CMP工藝的工藝時(shí)間。如此一來，本發(fā)明不^f旦可 以提升CMP工藝的平坦化效果、有效控制晶片邊緣的形貌(edge topography),且可減少晶邊區(qū)域18的邊纟彖缺陷，藉以4是升產(chǎn)品成品率并避 免蝕刻時(shí)產(chǎn)生標(biāo)記辨識(shí)不清的問題。
前述實(shí)施例的第一晶片防護(hù)掩模44覆蓋晶片IO的部分下表面10b，但 不需局限于此。于其他實(shí)施例中，本發(fā)明的晶片防護(hù)掩;f莫亦可覆蓋晶片的部 分上表面。請(qǐng)參閱圖9與圖10,圖9與圖10為本發(fā)明第二優(yōu)選實(shí)施例平坦 化晶片10的方法示意圖，其中相同的元件或部位沿用相同的符號(hào)來表示。 圖9繪示的是進(jìn)行晶邊蝕刻工藝的剖視示意圖，而圖10繪示的是圖9所示 的晶邊蝕刻工藝的遮蔽狀況示意圖。如圖9與圖10所示，在介電層14沉積 之后，可以把晶片10載入本發(fā)明所提供的晶邊蝕刻設(shè)備140,以進(jìn)行晶邊蝕刻工藝。于前述實(shí)施例的主要不同之處在于，此處晶片10的晶片標(biāo)記20可 設(shè)置于晶片IO上表面10a的晶邊區(qū)域18中，而晶邊蝕刻設(shè)備140包含有第 二晶片防護(hù)掩模144，用以覆蓋晶片IO的部分上表面10a。
如圖9所示，第二晶片防護(hù)掩模144可包含有第二擋塊160、第二護(hù)環(huán) 162與至少一第二突出部154,設(shè)置于蝕刻反應(yīng)室42內(nèi)。于本實(shí)施例中，第 二擋塊160設(shè)置于晶片IO上方，用以覆蓋晶片10的部分上表面10a。第二 護(hù)環(huán)162可環(huán)繞于第二擋塊160周圍，且第二護(hù)環(huán)162的底面水平高度可以 等于第二擋塊160的底面水平高度，使得第二護(hù)環(huán)162可以適當(dāng)?shù)馗采w晶片 10的上表面10a。第二擋塊160與第二護(hù)環(huán)162可全面覆蓋位于中央?yún)^(qū)域16 的晶片IO上表面10a。第二突出部154可從第二護(hù)環(huán)162的外緣向外延伸而 出至晶片IO的圓周。第二護(hù)環(huán)162與第二突出部154可為一體成形的設(shè)計(jì)， 且可合稱為上基環(huán)(top pedestal ring)。
另外，晶邊蝕刻設(shè)備140更可包含有第一擋塊150、第一護(hù)環(huán)152、第 一電極64、第二電極66與蝕刻氣體提供管線68，設(shè)置于蝕刻反應(yīng)室42內(nèi)。 第一擋塊150可設(shè)置于第二擋塊160下方，且與第二擋塊160相距一預(yù)定間 距。其中，第一擋塊150、第一護(hù)環(huán)152、第二擋塊160、第二護(hù)環(huán)162或第 二突出部154皆可包含有陶瓷材料，而其部分表面可再覆蓋有金屬膜。第一 擋塊150與第一護(hù)環(huán)152可覆蓋晶片10的部分下表面10b。
如圖IO所示，中央遮蔽區(qū)146可全面覆蓋位于晶片IO上表面10a的中 央?yún)^(qū)域16，而晶邊遮蔽區(qū)148可從中央遮蔽區(qū)146的外緣向外延伸而出至晶 片IO的圓周，覆蓋部分位于晶片IO上表面10a的晶邊區(qū)域18,并且暴露出 位于上表面10a的其余晶邊區(qū)域18。舉例來說，第二晶片防護(hù)掩模144的晶 邊遮蔽區(qū)148可覆蓋晶片IO上表面10a的至少一晶片標(biāo)記20。以一個(gè)已定 位的晶片IO而言，而此時(shí)的晶片標(biāo)記20約可與于晶片IO的定位缺口 24夾 90度角、180度角且/或270度角，而第二突出部154可對(duì)應(yīng)于所欲保護(hù)的晶 片標(biāo)記20的位置而設(shè)置，甚至可能直接覆蓋晶片IO的定位缺口 24。請(qǐng)對(duì)照 圖9與圖10，圖9的第二擋塊160與第二護(hù)環(huán)162可形成圖IO的第二晶片 防護(hù)掩才莫144的中央遮蔽區(qū)146,而圖9的第二突出部154即可形成圖10 的第二晶片防護(hù)掩才莫144的晶邊遮蔽區(qū)148。
需特別注意的是，本發(fā)明的晶片防護(hù)掩模的主要特色之一在于可遮蔽晶 片的中央?yún)^(qū)域與部分晶邊區(qū)域，且暴露出其余的晶邊區(qū)域，然而不需受到前述第一晶片防護(hù)掩模44與第二晶片防護(hù)掩模144的局限。于其他實(shí)施例中，
護(hù)環(huán)與突出部的形狀、位置、寬度、長(zhǎng)度、水平高度、厚度、設(shè)置角度或數(shù) 量皆可根據(jù)工藝需求而調(diào)整，且突出部可延伸至晶片的圓周外，或是亦可不 接觸晶片的圓周。例如，同一晶邊蝕刻工藝中亦可同時(shí)利用多個(gè)突出部來遮 蔽晶片的部分上表面與部分下表面?；蛘?，晶片防護(hù)掩模的形狀除了可以是 包含圓形中央遮蔽區(qū)與向外延伸的晶邊遮蔽區(qū)之外，也可以是包含一個(gè)基本 上為圓形且具有晶邊暴露缺口的晶片防護(hù)掩模。請(qǐng)參閱圖11，圖11為本發(fā) 明第三優(yōu)選實(shí)施例晶邊蝕刻工藝的遮蔽狀況示意圖。如圖11所示，第三實(shí)
施例的晶片防護(hù)掩模244基本上對(duì)應(yīng)整個(gè)晶片IO而設(shè)置，可遮蔽晶片10的 上表面10a或下表面10b。其中，晶片防護(hù)掩模244具有至少一個(gè)晶邊暴露 缺口 274,例如可位于晶片IO的定位缺口 24上方、晶片10的90度角位置、 180度角位置且/或270度角位置等等。另外需注意的是，晶邊暴露缺口274 并不一定要如圖11所示的內(nèi)凹形狀，只要相對(duì)于晶片邊緣內(nèi)縮，內(nèi)縮的程 度可視工藝需要調(diào)整，例如可以將部分圓弧以較大曲率半徑的圓弧取代。
此外，本發(fā)明亦可利用不會(huì)侵蝕晶片IO的非蝕刻流體來保護(hù)晶片10的 特定區(qū)域不受蝕刻。請(qǐng)參閱圖12，其繪示的是本發(fā)明第四優(yōu)選實(shí)施例平坦化 晶片IO的方法示意圖，其中相同的元件或部位沿用相同的符號(hào)來表示。如 圖12所示，在前述實(shí)施例主要的不同之處在于，此處的晶邊蝕刻設(shè)備240 可包含有至少一噴嘴202,朝向晶片10的部分晶邊區(qū)域18而設(shè)置，用于提 供至少一非蝕刻流體204,并使該非蝕刻流體204接觸晶片IO的晶邊區(qū)域 18。晶邊蝕刻設(shè)備240可另包含有第一擋塊50、第一護(hù)環(huán)52、第二擋塊60、 第二護(hù)環(huán)62、第一電極64、第二電極66與蝕刻氣體提供管線68,設(shè)置于蝕 刻反應(yīng)室42內(nèi)。于本實(shí)施例中，噴嘴202可朝向位于晶片10下表面10b的 晶邊區(qū)域18內(nèi)的激光編碼22而設(shè)置。如此一來，本發(fā)明可調(diào)整噴嘴202與 非蝕刻流體204的流速，使得非蝕刻流體204可以覆蓋激光編碼22表面而 使得蝕刻氣體70不會(huì)接觸到激光編碼22。因此，本發(fā)明不但可以減少位于 晶邊區(qū)域18的介電層14厚度，減少晶邊區(qū)域18的邊緣缺陷，同時(shí)也可以 保護(hù)晶片的特定區(qū)域。需注意的是，第三實(shí)施例的噴嘴202亦可結(jié)合至晶邊 蝕刻設(shè)備40或晶邊蝕刻設(shè)備140中，作為晶邊蝕刻工藝的輔助。
綜上所述，本發(fā)明具有下列幾項(xiàng)優(yōu)點(diǎn)。首先，本發(fā)明的晶邊蝕刻工藝可 以有效削減晶邊區(qū)域的介電層厚度。因此，本發(fā)明不但可以減少晶邊區(qū)域18的邊緣缺陷，而且可以防止晶邊區(qū)域的材料層厚度阻礙后續(xù)工藝的操作效 果。另外，本發(fā)明也可以于蝕刻的同時(shí)保護(hù)晶片的特定區(qū)域，避免激光編碼 等晶片標(biāo)記受到蝕刻而無法辨識(shí)。有鑒于此，本發(fā)明可有效控制晶片邊緣的 形貌、提升產(chǎn)品成品率并避免蝕刻時(shí)產(chǎn)生標(biāo)記辨識(shí)不清的問題。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的等同變 化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種晶邊蝕刻設(shè)備，包含有晶片防護(hù)掩模，覆蓋晶片的部分表面，其中該晶片上定義有中央?yún)^(qū)域與環(huán)繞該中央?yún)^(qū)域的晶邊區(qū)域，而該晶片防護(hù)掩模包含有中央遮蔽區(qū)，全面覆蓋該晶片的該中央?yún)^(qū)域；以及至少一晶邊遮蔽區(qū)，從該中央遮蔽區(qū)的外緣向外延伸而出，覆蓋該晶片的部分該晶邊區(qū)域，并且暴露出該晶邊區(qū)域的其余部分。
2. 如權(quán)利要求1所述的晶邊蝕刻設(shè)備，其中該晶邊區(qū)域的寬度介于1 毫米至3毫米之間。
3. 如權(quán)利要求1所述的晶邊蝕刻設(shè)備，其中該晶片防護(hù)掩模的該晶邊遮 蔽區(qū)從該中央遮蔽區(qū)的外緣向外延伸至該晶片的圓周。
4. 如權(quán)利要求1所述的晶邊蝕刻設(shè)備，其中該晶片具有至少一晶片標(biāo) 記，設(shè)置于該晶片的下表面并且位于該晶邊區(qū)域中。
5. 如權(quán)利要求4所述的晶邊蝕刻設(shè)備，其中該晶片防護(hù)掩模的該晶邊遮 蔽區(qū)覆蓋該晶片的該晶片標(biāo)記。
6. 如權(quán)利要求5所述的晶邊蝕刻設(shè)備，其中該晶片標(biāo)記包含有激光編碼。
7. 如權(quán)利要求1所述的晶邊蝕刻設(shè)備，其中該晶片包含有至少一半導(dǎo)體 元件與至少 一 晶片標(biāo)記，該半導(dǎo)體元件位于該中央?yún)^(qū)域中且鄰近該晶片的上 表面，且該晶片標(biāo)記設(shè)置于該晶片的上表面并且位于該晶邊區(qū)域中。
8. 如權(quán)利要求7所述的晶邊蝕刻設(shè)備，其中該晶片防護(hù)掩模的該晶邊遮 蔽區(qū);￡蓋該晶片的該晶片標(biāo)i己。
9. 如權(quán)利要求1所述的晶邊蝕刻設(shè)備，其中該晶片防護(hù)掩模包含有擋 塊、護(hù)環(huán)與至少一突出部，該護(hù)環(huán)環(huán)繞于該擋塊周圍，且該突出部從該護(hù)環(huán) 的外緣向外延伸而出。
10. 如權(quán)利要求9所述的晶邊蝕刻設(shè)備，其中該晶片防護(hù)掩模的該中央 遮蔽區(qū)由該擋塊與該護(hù)環(huán)所構(gòu)成，且該晶片防護(hù)掩才莫的該晶邊遮蔽區(qū)由該突 出部所構(gòu)成。
11. 如權(quán)利要求IO所述的晶邊蝕刻設(shè)備，其中該擋塊包含有承載基座， 用以載置該晶片。
12. —種晶邊蝕刻設(shè)備，包含有承載基座，該承載基座具有承載表面，用以載置晶片，且該晶片上定義 有中央?yún)^(qū)域與環(huán)繞該中央?yún)^(qū)域的晶邊區(qū)域；以及至少一噴嘴，朝向該晶片的部分該晶邊區(qū)域而設(shè)置，用于提供至少一非 蝕刻流體，并使該非蝕刻流體接觸該晶片的部分該晶邊區(qū)域。
13. 如權(quán)利要求12所述的晶邊蝕刻設(shè)備，其中該晶邊區(qū)域的寬度介于1 毫米至3毫米之間。
14. 如權(quán)利要求12所述的晶邊蝕刻設(shè)備，其中該晶片具有至少一晶片標(biāo) 記，設(shè)置于該晶片的下表面并且位于該晶邊區(qū)域中。
15. 如權(quán)利要求12所述的晶邊蝕刻設(shè)備，其中該噴嘴朝向該晶片的該晶 片標(biāo)記而"i殳置。
16. —種平坦化晶片的方法，包含有提供至少一晶片，該晶片包含有基底與至少一位于該基底上的介電層， 且該晶片上定義有中央?yún)^(qū)域與環(huán)繞該中央?yún)^(qū)域的晶邊區(qū)域；進(jìn)行晶邊蝕刻工藝，該晶邊蝕刻工藝不蝕刻該晶片的該中央?yún)^(qū)域與部分 該晶邊區(qū)域，而蝕刻位于該晶邊區(qū)域的其余部分的該介電層；以及對(duì)該晶片進(jìn)行化學(xué)機(jī)械拋光工藝。
17. 如權(quán)利要求16所述的方法，其中該晶邊蝕刻工藝是利用晶片防護(hù)掩 模覆蓋該晶片的該中央?yún)^(qū)域與部分該晶邊區(qū)域。
18. 如權(quán)利要求16所述的方法，其中該晶邊區(qū)域的寬度介于1毫米至3 毫米之間。
19. 如權(quán)利要求16所述的方法，其中該晶片具有至少一晶片標(biāo)記，設(shè)置 于該晶片的下表面并且位于該晶邊區(qū)域中。
20. 如權(quán)利要求16所述的方法，其中該晶邊蝕刻工藝不蝕刻該晶片的該晶片標(biāo)記。
全文摘要
一種晶邊蝕刻設(shè)備及其相關(guān)的晶片平坦化方法。本發(fā)明的晶邊蝕刻設(shè)備包含有晶片防護(hù)掩模，且晶片防護(hù)掩模覆蓋晶片的部分表面。晶片上定義有中央?yún)^(qū)域與環(huán)繞該中央?yún)^(qū)域的晶邊區(qū)域。前述晶片防護(hù)掩模包含有中央遮蔽區(qū)以及至少一晶邊遮蔽區(qū)。中央遮蔽區(qū)全面覆蓋晶片的中央?yún)^(qū)域，而晶邊遮蔽區(qū)從中央遮蔽區(qū)的外緣向外延伸而出，覆蓋晶片的部分晶邊區(qū)域，并且暴露出晶邊區(qū)域的其余部分。
文檔編號(hào)H01L21/00GK101620985SQ20081013195
公開日2010年1月6日 申請(qǐng)日期2008年7月2日 優(yōu)先權(quán)日2008年7月2日
發(fā)明者李志岳, 游岱恒 申請(qǐng)人:聯(lián)華電子股份有限公司