專利名稱：半導(dǎo)體器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件和半導(dǎo)體器件的制造，并且更具體地，涉及具有 晶體管的半導(dǎo)體器件和相關(guān)制造技術(shù)。
背景技術(shù)：
源區(qū)和漏區(qū)、以及在源區(qū)和漏區(qū)之間的溝道區(qū)上的柵電極。操作期間，將阱 偏壓施加于阱，以增加晶體管的操作穩(wěn)定性。隨著集成度提高，半導(dǎo)體器件 特征繼續(xù)減小和，因此，可以用于施加阱偏壓的阱拾取區(qū)(pick up region ) 的尺寸也繼續(xù)減小。
圖1是具有可以用于施加阱偏壓的結(jié)構(gòu)的傳統(tǒng)晶體管的截面圖。參照圖 1，阱2形成在半導(dǎo)體襯底1中，和器件隔離層3形成在半導(dǎo)體襯底1上以 界定有源區(qū)。柵氧化物層4和柵電才及5順序地形成在有源區(qū)上。4參雜離子注 入至與柵電極5的兩邊相鄰的有源區(qū)以形成源/漏區(qū)6。源/漏區(qū)6形成在阱2 中并摻雜有不同于阱2類型的摻雜劑。晶體管由柵電極5和相關(guān)的源/漏區(qū)6 組成。如圖1所示，多個(gè)晶體管形成在阱2上。
單阱拾取區(qū)7形成在阱2中。由圖1所示的多個(gè)晶體管共用單阱拾取區(qū) 7。通過阱沖合取區(qū)7將阱偏壓施加至多個(gè)晶體管下面的阱2。
這種結(jié)構(gòu)的 一個(gè)潛在缺點(diǎn)是盡管足夠電平的阱偏壓可以施加于在與阱 拾取區(qū)7直接相鄰的晶體管下面的一部分阱2(例如，圖1的最左側(cè))，但不 充足的阱偏壓電平可以施加于在遠(yuǎn)離阱拾取區(qū)7的晶體管下面一部分阱2 (例如，圖1的最右側(cè))。更具體而言，隨著晶體管下面的一部分阱2和阱拾 取區(qū)7之間的距離增加，阱2的那部分和阱拾取區(qū)7之間的總電阻也相應(yīng)地 增加。結(jié)果，相對遠(yuǎn)離阱拾取區(qū)7的晶體管下面的阱電壓變得不足以保持那 些晶體管的穩(wěn)定運(yùn)行，并且可能引起那些晶體管鎖定和/或噪聲容限的退化
發(fā)明內(nèi)容
本發(fā)明的一些實(shí)施例涉及一種半導(dǎo)體器件，其包括彼此隔開并且界定在 半導(dǎo)體襯底的同 一 阱內(nèi)的第 一摻雜區(qū)和第二摻雜區(qū)。柵絕緣層和柵電極堆疊 在第一和第二摻雜區(qū)之間的溝道區(qū)上。間隔壁在柵電極的相對的側(cè)壁上。第 一表面金屬硅化物層延伸越過與間隔壁相鄰的第一摻雜區(qū)的頂表面。第二表 面金屬硅化物層延伸越過與間隔壁相鄰的第二摻雜區(qū)的頂表面。至少一個(gè)絕 緣層延伸越過包括第一和第二表面金屬硅化物層的半導(dǎo)體襯底。第一接觸插 塞延伸貫穿絕緣層并接觸第 一表面金屬硅化物層。第二接觸插塞延伸貫穿絕 緣層、第二表面金屬硅化物、和第二摻雜區(qū)進(jìn)入至半導(dǎo)體襯底內(nèi)的阱中。
第二接觸插塞可以用于向阱施加偏壓，這可以改善半導(dǎo)體器件的操作穩(wěn) 定性和/或集成密度。
在另外一些實(shí)施例中，硅化物阻止圖案在半導(dǎo)體襯底上并將第二接觸插 塞與第二表面金屬硅化物層分離。
在另外一些實(shí)施例中，第二接觸插塞包括延伸貫穿絕緣層的第 一部分、 和延伸貫穿第二纟參雜區(qū)的第二部分。第二接觸插塞的第 一部分寬于第二接觸 插塞的第二部分。
在另外一些實(shí)施例中， 一對袋狀(pocket)摻雜區(qū)界定在分別在第一和 第二摻雜區(qū)下面的阱中。袋狀摻雜區(qū)具有高于阱中摻雜的同樣類型的摻雜劑 的摻雜濃度。第二接觸插塞至少部分地延伸至第二摻雜區(qū)下面的袋狀摻雜區(qū) 中。
在另外一些實(shí)施例中，阱摻雜有p型摻雜劑且第 一和第二摻雜區(qū)摻雜有 n型摻雜劑。在搡作期間,配置半導(dǎo)體器件以通過第二接觸插塞向該阱和第二 4參雜區(qū)施力4妾地電壓。
在另外一些實(shí)施例中，阱摻雜有n型摻雜劑且第 一和第二摻雜區(qū)摻雜有 p型摻雜劑。在操作期間,配置半導(dǎo)體器件以通過第二接觸插塞向該阱和第二 #^雜區(qū)施加電源電壓。
在另外一些實(shí)施例中，柵極金屬硅化物在柵電極上，且第一和第二表面 金屬硅化物層中的柵極金屬硅化物包括相同的金屬。
在另外一些實(shí)施例中，半導(dǎo)體襯底包括晶體管區(qū)和電阻區(qū)，且阱、第一 摻雜區(qū)、第二摻雜區(qū)、和柵電極設(shè)置在晶體管區(qū)中。電阻圖案在電阻區(qū)中的 半導(dǎo)體襯底上。電阻硅化物阻止圖案在電阻圖案的頂表面的第一部分上。電 阻金屬硅化物層在電阻圖案的頂表面的第二部分上且不在電阻區(qū)的頂表面的第一部分上。電阻插塞延伸貫穿絕緣層以接觸電阻金屬硅化物層。電阻金 屬硅化物層和第一和第二表面金屬硅化物層可以包括相同的金屬。電阻插塞 和第 一和第二接觸插塞可以包括相同的材料。
在另外一些實(shí)施例中，第一互連在絕緣層上并接觸第一接觸插塞。第二 互連在絕緣層上并接觸第二接觸插塞。電阻互連在絕緣層上并接觸電阻插 塞。
本發(fā)明的一些其它實(shí)施例涉及一種半導(dǎo)體器件的形成方法。在半導(dǎo)體襯 底上形成阱。在半導(dǎo)體襯底上順序地形成柵絕緣層和對冊電極。在斥冊電極的相 對兩側(cè)上阱中形成第一和第二摻雜區(qū)。在柵電極的相對側(cè)壁上形成間隔壁。 在一部分第二摻雜區(qū)上形成硅化物阻止圖案，同時(shí)留下第二摻雜區(qū)的另 一部 分暴露。執(zhí)行硅化處理以在第一摻雜區(qū)上形成第一表面金屬硅化物層，且在 第二摻雜區(qū)的暴露部分上而不是在被硅化物阻止圖案覆蓋的第二摻雜區(qū)的 另一部分上形成第二表面金屬硅化物層。在半導(dǎo)體襯底上形成至少一個(gè)絕緣 層。形成第一接觸孔和第二接觸孔，第一接觸孔延伸貫穿絕緣層以暴露第一 表面金屬硅化物層，和第二接觸孔延伸貫穿絕緣層和第二摻雜區(qū)至阱中。分 別形成填充第一和第二接觸孔的至少主要部分的第一和第二接觸插塞。
在另外一些實(shí)施例中，第二接觸孔延伸貫穿絕緣層、硅化物阻止圖案、 和第二摻雜區(qū)。硅化物阻止圖案圍繞第二孔。
在另外一些實(shí)施例中，第二接觸孔上部延伸貫穿絕緣層。第二接觸孔的 下部延伸貫穿第二摻雜區(qū)。第二接觸孔的上部比第二接觸孔的下部寬。第二 接觸孔的形成從第二摻雜區(qū)上方除去硅化物阻止圖案。
在另外一些實(shí)施例中，分別在第 一和第二摻雜區(qū)下面的阱中形成一對袋 狀摻雜區(qū)。袋狀摻雜區(qū)具有高于阱中摻雜的同樣類型的4參雜劑的摻雜濃度， 且形成第二接觸插塞以至少部分地延伸至第二摻雜區(qū)下面的袋狀摻雜區(qū)。
在另外一些實(shí)施例中，阱摻雜有P型摻雜劑和第 一和第二摻雜區(qū)摻雜有
n型摻雜劑。在半導(dǎo)體器件的操作期間，接地電壓通過第二接觸插塞施加于 阱和第二4參雜區(qū)。
在另外一些實(shí)施例中，阱摻雜有n型摻雜劑和第 一和第二摻雜區(qū)摻雜有 p型摻雜劑。在半導(dǎo)體器件的操作期間，電源電壓通過第二接觸插塞施加于 阱和第二摻雜區(qū)。
在另外一些實(shí)施例中，半導(dǎo)體襯底包括晶體管區(qū)和電阻區(qū)，且在晶體管區(qū)中形成阱、第一摻雜區(qū)、第二摻雜區(qū)、和柵電極。在電阻區(qū)中的半導(dǎo)體襯 底上形成電阻圖案。在電阻圖案的頂表面的第 一部分上形成電阻硅化物阻止 圖案。在電阻圖案的頂表面的第二部分上而不是在電阻區(qū)的頂表面的第一部 分上形成電阻金屬硅化物。形成延伸貫穿絕緣層以暴露電阻金屬硅化物的電 阻接觸孔。形成填充電阻接觸孔的電阻插塞。
在另外一些實(shí)施例中，同時(shí)形成電阻圖案和柵電極。同時(shí)形成電阻硅化 物阻止圖案和硅化物阻止圖案。同時(shí)形成電阻金屬硅化物和第 一和第二表面 金屬硅化物。同時(shí)形成電阻插塞和第一和第二接觸插塞。


附圖被納入以提供對本發(fā)明的進(jìn)一步了解，并且并入和組成說明書的一 部分。附圖示出本發(fā)明的示范實(shí)施例和，且與說明書一起，用來說明本發(fā)明
的原理。在圖中
圖l是示出具有多個(gè)晶體管的傳統(tǒng)半導(dǎo)體器件的截面圖2是根據(jù)本發(fā)明的一些實(shí)施例配置的半導(dǎo)體器件的截面圖3至6是示出根據(jù)本發(fā)明的一些實(shí)施例的圖2的示范半導(dǎo)體器件的形
成方法的截面圖7是根據(jù)本發(fā)明的其它的實(shí)施例的半導(dǎo)體器件的截面圖；和
圖8至9是示出才艮據(jù)本發(fā)明的一些實(shí)施例的圖7的示范半導(dǎo)體器件的形
成方法的截面圖。 具體實(shí)施例
現(xiàn)將參考其中顯示本發(fā)明的實(shí)施例的附圖在其后更加全面地描述本發(fā) 明。然而，本發(fā)明可以以許多不同的形式實(shí)現(xiàn)且不應(yīng)解釋為限于這里闡釋的 實(shí)施例。而是，提供這些實(shí)施例使得本公開充分和完整，且向那些本領(lǐng)域的 技術(shù)人員全面地傳達(dá)本發(fā)明的范圍。在附圖中，為了清晰夸大了層和區(qū)域的 厚度。通篇相似的附圖標(biāo)記指示相似的元件。
可以理解當(dāng)元件或?qū)颖环Q為在另一元件或?qū)?上"、"連接到"和/或"耦 合到，，另一元件或?qū)訒r(shí)，它可以直接在其他元件上或連接到、耦合到另一元 件或?qū)?，或者可以存在中間的元件或?qū)?。相反，?dāng)元件:被稱為"直接"在其 他元件"上"、"直接連接到"和/或"直接耦合到"另一元件或?qū)訒r(shí)，則沒有中間元件或?qū)哟嬖?。這里所用的術(shù)語"和/或，，包括相關(guān)列舉項(xiàng)目的一個(gè)或更 多的任何和所有組合且可以被簡寫為"/，，。
可以理解雖然術(shù)語第一、第二和第三可以用于此來描述各種元件，這些 元件應(yīng)不受這些術(shù)語限制。這些術(shù)語只用于區(qū)分一個(gè)元件與其他元件。例如， 第一區(qū)域/層可以被稱為第二區(qū)/層，且相似地，第二區(qū)/層可以被稱為第一區(qū) /層，而不背離本發(fā)明的教導(dǎo)。
這里所使用的術(shù)語是只為了描述具體的實(shí)施例的目的且不旨在限制本 發(fā)明。如這里所用，單數(shù)形式也旨在包括復(fù)數(shù)形式，除非內(nèi)容清楚地指示另 外的意思。可以進(jìn)一步理解當(dāng)在此說明書中使用時(shí)術(shù)語"包括，，和/或"包含，， 說明所述特征、區(qū)域、整體、步驟、操作、元件和/或組分的存在，但是不排 出存在或添加一個(gè)或更多其他特征、區(qū)域、整體、步驟、操作、元件、組分 和/或其組。
可以參考截面圖描述本發(fā)明的實(shí)施例，該圖是本發(fā)明的理想實(shí)施例的示 意圖。因此，可以預(yù)期由于例如制造技術(shù)和/或公差引起的圖示的形狀的變化。 因此，本發(fā)明的實(shí)施例不應(yīng)解釋為限于這里所示的具體的區(qū)域形狀，而是包 括由于例如由制造引起的形狀的偏離。例如，示出為矩形的區(qū)域可以具有修 圓或彎曲的特征。因此，圖中示出的區(qū)域本質(zhì)上是示意性的且它們的形狀不 旨在限制本發(fā)明的范圍。
除非另有界定，這里使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有本發(fā)
明屬于的領(lǐng)域的普通技術(shù)人員共同理解的相同的意思。還可以理解諸如那些 在共同使用的字典中定義的術(shù)語應(yīng)解釋為一種與在相關(guān)技術(shù)和本公開的背 景中的它們的涵義一致的涵義，而不應(yīng)解釋為理想化或過度正式的意義，除 非在這里明確地如此界定。
圖2是根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件的截面圖。 參照圖2，晶體管區(qū)域"a"和分開的電阻區(qū)"b"界定在半導(dǎo)體襯底100中。 摻雜有第一導(dǎo)電類型摻雜劑的阱ioi形成在半導(dǎo)體襯底100的晶體管區(qū) 域"a"中。器件隔離層102與阱101相鄰設(shè)置以界定有源區(qū)。有源區(qū)形成為具 有由器件隔離層102圍繞的阱101的半導(dǎo)體襯底100的一部分。阱101的底 部可以比器件隔離層102的底部更深地延伸至半導(dǎo)體襯底100。器件隔離層 102也形成在半導(dǎo)體襯底100的電阻區(qū)"b"中。電阻區(qū)"b"中的器件隔離層102 可以形成在整個(gè)電阻區(qū)"b"上。柵絕緣層104和柵電極106g順序地堆疊在有源區(qū)上。柵電極106g跨越 有源區(qū)。柵絕緣層104可以由氧化物層(例如，熱氧化物層)形成。作為選擇， 柵絕緣層104可以包括具有高介電常數(shù)的絕緣材料，例如金屬硅酸鹽和/或絕 緣金屬氧化物。柵電極106g可以由摻雜多晶硅形成。電阻圖案106r設(shè)置在 電阻區(qū)"b"的器件隔離層102上。電阻圖案106r可以由容易調(diào)節(jié)以控制電阻 率的材料形成。例如，電阻圖案106r可以由多晶硅形成，以便可以通過控 制其中摻雜劑的量來調(diào)節(jié)電阻圖案106r的電阻率。柵電極106g和電阻圖案 106r可以摻雜有相同類型的摻雜劑。作為選擇，柵電極106g和電阻圖案106r 可以摻雜有彼此不同類型的的摻雜劑。
兩個(gè)都摻雜有摻雜劑的第一摻雜區(qū)域108d和第二摻雜區(qū)域108s形成在 柵電極106g的相對側(cè)上的有源區(qū)中。第一摻雜區(qū)域108d可以對應(yīng)于漏區(qū) 108d和第二摻雜區(qū)域108s可以對應(yīng)于源區(qū)108s。在下文中，為了便于表述， 將第一摻雜區(qū)域108d稱為漏區(qū)108d和將第二摻雜區(qū)域108s稱為源區(qū)108s。 漏和源區(qū)108d和108s可以摻雜有與阱101中的摻雜劑不同的第二導(dǎo)電類型 摻雜劑。
袋狀摻雜區(qū)IIO分別設(shè)置在漏和源區(qū)108d和108s下面的阱101中。袋 狀摻雜區(qū)IIO可以覆蓋與柵電極116g下面的溝道區(qū)相鄰的漏和源區(qū)108d和 108s的下側(cè)壁。袋狀摻雜區(qū)IIO可以摻雜有與阱101中摻雜同樣類型的摻雜 劑。袋狀摻雜區(qū)IIO的摻雜劑濃度可以大于阱101的摻雜劑濃度，這可以提 高源區(qū)108s和漏區(qū)108d之間的穿通特性。間隔壁112可以設(shè)置在柵電極106g 的兩個(gè)側(cè)壁上，并可以設(shè)置在電阻圖案106r的側(cè)壁上。間隔壁112可以由絕 緣材料形成，包括但不限于氧化物、氮化物、和/或氮氧化物。
第一表面金屬硅化物116d設(shè)置在與間隔壁1U相鄰的漏區(qū)108d的整個(gè) 頂表面上。源極硅化物阻止圖案114a設(shè)置在源區(qū)108s的頂表面上。在該情 形，源極硅化物阻止圖案114a可以設(shè)置在源區(qū)108s的一部分頂表面上。因 此，源區(qū)108s的頂表面可以分成被源極硅化物阻止圖案114a覆蓋的部分和 沒有被源極硅化物阻止圖案114a覆蓋的部分。第二表面金屬硅化物116s設(shè) 置在部分源區(qū)108s上且沒有被源極硅化物阻止圖案1Ma覆蓋。柵極金屬硅 化物116g設(shè)置在柵電極106g上。
電阻硅化物阻止圖案114b在電阻圖案106r上。在這情形，在電阻圖案 106r兩端上的頂表面可以沒有被電阻硅化物阻止圖案114b覆蓋。電阻圖案106r的兩端上的頂表面形成^^觸區(qū)。電阻金屬^f圭化物116r設(shè)置在電阻圖案 106r的兩端上的頂表面(即，沒有被電阻硅化物阻止圖案114b覆蓋的部分) 上。圖1中示出了電阻圖案106r的^f叉一端。
源極和電阻硅化物阻止圖案114a和114b由妨礙/阻止形成硅化物的絕緣 材料形成。源極和電阻硅化物圖案114a和114b可以由相同的材料形成，例 如氮化物層。此外，源極和電阻硅化物阻止圖案114a和114b可以包括順序 堆疊的氧化物層和氮化物層。第一和第二表面金屬硅化物116d和116s可以 包括相同的金屬。第一和第二表面金屬硅化物116d和116s可以具有相對于 半導(dǎo)體襯底100足夠的蝕刻選擇性。第一和第二表面金屬硅化物116d和116s 可以由鈷硅化物形成，其具有相對于半導(dǎo)體襯底IOO足夠的蝕刻選擇性。作 為選擇，第一和第二表面金屬硅化物116d和116s可以由另一金屬硅化物形 成。第一和第二表面金屬硅化物U6d和116s和柵極金屬硅化物116g可以包 括相同的金屬。電阻金屬硅化物116r可以包括與第一和第二表面金屬硅化物 116d和116s相同的金屬。
蝕刻停止層118覆蓋半導(dǎo)體襯底100的整個(gè)頂表面，其包括金屬硅化物 116d、 116s、 116g、和116r,以及間隔壁112。層間電介質(zhì)120覆蓋蝕刻停 止層118的整個(gè)表面。蝕刻停止層118由相對于層間電介質(zhì)120具有蝕刻選 擇性的絕緣層形成。例如，層間電介質(zhì)120可以由氧化物層形成，且蝕刻停 止層118可以由氮氧化物層形成。依據(jù)設(shè)計(jì)考慮可以省略蝕刻停止層118。
第一接觸插塞124d填充第一接觸孔12M。第一接觸孔md順序透過層 間電介質(zhì)120和蝕刻停止層U8以暴露第一表面金屬硅化物116d。也就是說， 第一接觸插塞124d順序透過層間電介質(zhì)和蝕刻停止層118以接觸第一 表面金屬硅化物116d。
第二接觸插塞124s填充穿過層間電介質(zhì)U0、蝕刻停止層118、源極硅 化物阻止圖案114a、和源極硅化物阻止圖案114a下面的源區(qū)108s的第二接 觸孔122s。第二接觸孔122s暴露源區(qū)108s和源區(qū)108s下面的袋狀纟參雜區(qū) 110。此外，第二接觸孔122s可以暴露袋狀摻雜區(qū)IIO下面的阱101。也就 是說，第二接觸插塞124s順序穿過層間電介質(zhì)l加、蝕刻停止層ll8、源極 硅化物阻止圖案114a、和源區(qū)108s以接觸阱101。第二接觸插塞lMs因此 接觸源區(qū)108s。第二接觸插塞124s穿過具有相對高的濃度的袋狀摻雜區(qū)110 以接觸阱101。袋狀摻雜區(qū)IIO可以提高漏和源區(qū)108d和10Ss之間的穿通特性，并可以減小第二接觸插塞124s和阱101之間的接觸電阻。
源極硅化物阻止圖案114a在溝道區(qū)的溝道長度方向具有第一寬度Wl 且第二接觸插塞124s在溝道長度方向具有第二寬度W2。第二接觸插塞124s 的第二寬度W2小于源極硅化物阻止圖案114a的第一寬度Wl。源極硅化物 阻止圖案114a可以圍繞第二接觸插塞124s處中央部分的側(cè)壁。第二接觸插 塞124s通過源極硅化物阻止圖案114a與第二表面金屬硅化物116s分離的隔 開(分離)。第一接觸插塞124d的溝道長度方向可以具有與第二接觸插塞124s 的第二寬度W2相同的寬度。作為選擇，第一接觸插塞124d的寬度可以不 同于第二接觸插塞124s的第二寬度W2。
電阻插塞124r順序穿過層間電介質(zhì)120和蝕刻停止層118以填充暴露 電阻金屬硅化物116r的電阻接觸孔122r。因此，電阻插塞124r接觸電阻金 屬硅化物116r。電阻插塞124r的溝道長度方向的寬度可以不同于第二接觸 插塞124s的第二寬度W2。作為選擇，電阻插塞124r的寬度和第二接觸插 塞124s的第二寬度W2可以一致。
第一和第二接觸插塞124d和124s可以由相同的導(dǎo)電材料形成，并可以 由與電阻插塞124r相同的材料形成。插塞124d、 124s和124r可以包括摻雜 的多晶硅、鎢、銅、和/或鋁。特別地，插塞124(1、 1Ms和1Mr可以由在第 二^l妄觸插塞124s和具有源區(qū)108s、阱101、和袋狀4參雜區(qū)IIO的半導(dǎo)體襯底 IOO之間提供歐姆接觸的材料形成。例如，第二接觸插塞124s可以由摻雜多 晶硅或硅化鈥形成。
第一和第二互連126d和126s設(shè)置在晶體管區(qū)"a"的層間電介質(zhì)UO上， 和電阻互連126r設(shè)置在電阻區(qū)"b"的層間電介質(zhì)120上。第一和第二互連U6d 和126s分別接觸第一接觸插塞124d和第二接觸插塞124s。電阻互連1^r 接觸電阻插塞124r。第一互連126d、第二互連126s和電阻互連U6r可以由
金屬形成，例如鴒。
因此，第二接觸插塞124s直接接觸源區(qū)108s和源區(qū)108s下面的阱101。 具有片冊電4及106g和漏和源區(qū)108d和108s的晶體管可以通過第二4妄觸插塞 124s將偏壓直接地施加至源區(qū)108s和源區(qū)108s下面的阱101。因此，晶體
管可以更可靠地操作并不需要使用常規(guī)阱拾取區(qū)以施加阱偏壓，和，可以從 而啟動更高集成半導(dǎo)體器件的制造。
具有漏和源區(qū)108d和108s和4冊電極106g的晶體管可以是NMOS晶體管或PMOS晶體管。
當(dāng)晶體管是NMOS晶體管時(shí)，阱101摻雜有p型摻雜劑，且漏和源區(qū) 10Sd和108s摻雜有n型摻雜劑。當(dāng)操作時(shí)，設(shè)置半導(dǎo)體器件以通過第二互 連126s和第二接觸插塞124s向源區(qū)108s和阱101施加接地電壓。
相反，當(dāng)晶體管是PMOS晶體管時(shí)，阱101摻雜有n型摻雜劑，且漏和 源區(qū)108d和108s摻雜有p型摻雜劑。當(dāng)操作時(shí)，設(shè)置半導(dǎo)體器件以通過第 二互連126s和第二接觸插塞124s向源區(qū)108s和阱101施加電源電壓。
本發(fā)明的半導(dǎo)體器件可以包括MOS晶體管或PMOS晶體管。
圖3至6是說明根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體器件(例如圖2的半 導(dǎo)體器件)的形成方法的截面圖。
參照圖3,提供其中具有界定的晶體管區(qū)"a"和電阻區(qū)"b"的半導(dǎo)體襯底 100。在晶體管區(qū)"a"的半導(dǎo)體襯底100中形成阱101。在半導(dǎo)體襯底100上 形成器件隔離層102。器件隔離層102在晶體管區(qū)"a"中界定有源區(qū)。另外， 在電阻區(qū)"b"的半導(dǎo)體襯底100上形成器件隔離層102。在電阻區(qū)"b"的整個(gè) 表面上形成器件隔離層102。可以使用運(yùn)用第一導(dǎo)電類型摻雜離子的第一離 子注入工藝形成阱IOI。在執(zhí)行第一離子注入工藝之后，可以執(zhí)行熱處理工 藝以激活注入的摻雜劑。器件隔離層102可以由溝槽型器件隔離層形成。在 形成阱101之后，可以形成器件隔離層102。相反，在形成器件隔離層102 之后可以形成阱IOI。
在有源區(qū)上形成柵絕緣層104之后，在半導(dǎo)體襯底100的整個(gè)表面上形 成柵極導(dǎo)電層。姍極導(dǎo)電層可以由摻雜多晶硅形成。在晶體管區(qū)"a"上形成柵 電極106g和通過圖案化柵極導(dǎo)電層在電阻區(qū)"b"上形成電阻圖案106r。柵電 極106g跨越有源區(qū)。在電阻區(qū)"b"的器件隔離層102上形成電阻圖案106r。
在圖案化柵極導(dǎo)電層之前，可以執(zhí)行第二離子注入工藝以調(diào)整電阻 區(qū)"b"中的柵極導(dǎo)電層的電阻率。第二離子注入工藝可以使用第一導(dǎo)電類型
摻雜離子和第二導(dǎo)電類型摻雜離子之一。
參照圖4，使用柵電極106g作為掩模通過第二導(dǎo)電類型離子執(zhí)行第三離 子注入工藝，以在4冊電極106g的兩側(cè)上的有源區(qū)中形成漏區(qū)108d和源區(qū) 108s。使用柵電極106g作為掩模通過第一導(dǎo)電類型離子執(zhí)行第四離子注入 工藝以在漏區(qū)108d和源區(qū)108s下面的阱101中形成袋狀摻雜區(qū)110?？梢?使用傾斜注入執(zhí)行第四離子注入工藝。因此，袋狀摻雜區(qū)iio可以覆蓋與柵電極106g下面的溝道區(qū)相鄰的漏和源區(qū)108d和108s的下側(cè)壁。如上所述， 用于阱101的第一離子注入工藝和用于袋狀摻雜區(qū)IIO的第四離子注入工藝 可以使用同樣類型的摻雜離子。
在柵電極106g的兩個(gè)側(cè)壁上分別形成間隔壁112。在該情形，可以在電 阻圖案106r的側(cè)壁上形成間隔壁112。在形成間隔壁112之后，通過使用柵 電極106g和間隔壁112作為掩模通過第二導(dǎo)電類型摻雜離子執(zhí)行第五離子 注入工藝。因此，漏和源區(qū)108d和108s可以形成為輕纟參雜漏極(LDD)結(jié)構(gòu)。
在半導(dǎo)體襯底100的整個(gè)表面上形成硅化物阻止層114。硅化物阻止層 114由在隨后工藝中防礙/阻止形成硅化物的絕緣材料形成。硅化物阻止層 114可以包括防止/最小化金屬原子滲透的絕緣材料。例如，硅化物阻止層114 可以包括氮化物層。硅化物阻止層114可以包括順序堆疊的氧化物和氮化物 層。
參照圖5,通過圖案化硅化物阻止層114在晶體管區(qū)"a"中形成源極硅化 物阻止圖案114a和在電阻區(qū)"b"中形成電阻硅化物阻止圖案114b。在與間隔 壁112相鄰的源區(qū)108s的頂表面的一部分上形成源極硅化物阻止圖案114a。 暴露源區(qū)108s的頂表面的另一部分。源極硅化物阻止圖案114a在溝道區(qū)的 溝道長度方向具有第一寬度Wl。暴露與間隔壁127相鄰的漏區(qū)108d的整個(gè) 頂表面。另外，可以暴露柵電極106g的頂表面。電阻硅化物阻止圖案1Mb 覆蓋電阻圖案106r。在該情形，暴露在電阻圖案106r的兩端上的頂表面。 使用各向異性蝕刻工藝或各向同性蝕刻工藝可以圖案化硅化物阻止圖案 114。
在包括源極和電阻硅化物阻止圖案114a和114b的半導(dǎo)體襯底100上執(zhí) 行硅化工藝。在具有源極和電阻硅化物阻止圖案114a和114b的半導(dǎo)體襯底 100的整個(gè)表面上形成金屬層。然后，對具有金屬層的半導(dǎo)體襯底IOO執(zhí)行 熱處理工藝。因此，當(dāng)金屬層與暴露的漏區(qū)108d、暴露的源區(qū)108s、暴露 的柵電極106g、和暴露的電阻圖案106r反應(yīng)時(shí)，分別形成第一表面金屬硅 化物116d、第二表面金屬硅化物116s、柵極金屬硅化物116g、和電阻金屬 硅化物116r。在該情形，在被源極和電阻硅化物阻止圖案114a和114b和電 阻圖案106r覆蓋的部分源區(qū)108s上不形成金屬硅化物。可以通過非原位或 原位方法執(zhí)行形成金屬層和熱處理工藝?？梢孕纬山饘俟杌?16d、 116s、 116g和116r以便相對于半導(dǎo)體襯底100具有足夠的蝕刻選擇性。例如，金屬硅化物116d、 116s、 116g和116r可以由硅化鈷形成。然后熱處理工藝除 去未反應(yīng)的金屬層。
參照圖6，在具有金屬硅化物116d、 116s、 116g和116r的半導(dǎo)體襯底 100的整個(gè)表面上順序地形成蝕刻停止層118和層間電介質(zhì)120。蝕刻停止 層118和層間電介質(zhì)120的材料可以與上述圖2的相同。順序圖案化層間電 介質(zhì)120、蝕刻停止層118、源極硅化物阻止圖案114a、和半導(dǎo)體襯底100 以形成第一接觸孔122d、第二接觸孔122s、和電阻接觸孔122r。第一接觸 孔122d透過層間電介質(zhì)120和蝕刻停止層118以暴露第一表面金屬硅化物 H6d。第二接觸孔122s穿過層間電介質(zhì)120、蝕刻停止層118、源極硅化物 阻止圖案114a、和源區(qū)108s。因此，第二4妄觸孔122s暴露源區(qū)108s和阱 101。第二接觸孔122s暴露源區(qū)108s下面的阱101中的袋狀摻雜區(qū)110。第 二接觸孔122s的溝道長度方向的第二寬度W2小于源極硅化物阻止圖案 114a的第一寬度Wl。因此、第二接觸孔122s穿過源極硅化物阻止圖案114a， 且源極硅化物阻止圖案114a圍繞第二接觸孔122s。電阻接觸孔122r穿過層 間電介質(zhì)120和蝕刻停止層118以暴露電阻金屬硅化物116r。
當(dāng)蝕刻層間電介質(zhì)120以形成接觸孔122d、 122s,和122r時(shí)，蝕刻停止 層118用作蝕刻層。
如上所述，第一表面金屬硅化物116d和電阻金屬硅化物116r相對于半 導(dǎo)體襯底100具有足夠的蝕刻選擇性。因此，當(dāng)蝕刻源區(qū)10"以形成第二 接觸孔122s時(shí)，第一表面金屬硅化物116d和電阻金屬硅化物116r用作蝕刻 停止層。因此，當(dāng)?shù)诙佑|孔122s形成時(shí)，保護(hù)在第一接觸孔122d下面的 半導(dǎo)體襯底100 (即，具有漏區(qū)108d的有源區(qū))、和在電阻接觸孔122r下面 的電阻圖案106r。金屬硅化物116d、 116s、 116g和116r相對于由絕緣材料 形成的源極硅化物阻止圖案114a具有足夠的蝕刻選擇性。
然后，形成填充第一和第二和電阻接觸孔122d、 122s和122r的導(dǎo)電層， 并然后平面化以形成圖2的第一和第二接觸插塞124d和124s和電阻插塞 124r。然后形成圖2顯示的互連126d、 126s和126r，可以完全形成圖2顯 示的半導(dǎo)體器件。
因此，當(dāng)形成第二接觸孔122s時(shí)，第一表面金屬硅化物116d和電阻金 屬硅化物116r用作蝕刻停止層。另外，源極硅化物阻止圖案114a引起僅僅 在圍繞第二接觸孔122s形成的區(qū)域形成第二表面金屬硅化物116s。因此，可以保護(hù)第一接觸孔122d和電阻接觸孔122r下面的半導(dǎo)體襯底100、以及 電阻圖案106r,從而形成第二接觸孔122s。
現(xiàn)在將描述不同的其他實(shí)施例，其與之前的實(shí)施例相同，除了源區(qū)和接 觸插塞連接到源區(qū)下面的阱。相似的參考符號表示相似的元件。為了簡要起 見,下面主要描述這些其他的實(shí)施例的區(qū)別特征。
圖7是根據(jù)本發(fā)明的 一些其它的實(shí)施例的半導(dǎo)體器件的截面圖。
參照圖7，柵絕緣層104和柵電極106g順序地堆疊在晶體管區(qū)域"a"的 有源區(qū)上。漏區(qū)108d和源區(qū)108s設(shè)置在柵電極106g的相對側(cè)上的有源區(qū) 中。間隔壁112在柵電極106g的相對的側(cè)壁上。第一表面金屬硅化物116d 設(shè)置在與間隔壁112相鄰的漏區(qū)108d的整個(gè)頂表面上，且第二表面金屬硅 化物116s設(shè)置在與間隔壁112相鄰的源區(qū)108s的一部分頂表面上。因此， 與間隔壁112相鄰的源區(qū)108s的頂表面被分成第二表面金屬硅化物116s存 在的區(qū)域和第二表面金屬硅化物116s不存在的區(qū)域。
蝕刻停止層118和層間電介質(zhì)120順序地覆蓋半導(dǎo)體襯底100的整個(gè)表 面。第一接觸插塞124d'順序透過層間電介質(zhì)120和蝕刻停止層118以接觸 第一表面金屬硅化物116d。第二接觸插塞124s'順序穿過層間電介質(zhì)120、蝕 刻停止層118、和源區(qū)108s。第二接觸插塞124s'穿過第二表面金屬硅化物 116s不存在的區(qū)域并通過源區(qū)108s。第二表面金屬珪化物116a不存在的區(qū) 域在柵電極106g下面的溝道區(qū)的溝道長度方向具有第一寬度Wa。第二接觸 插塞124s'接觸源區(qū)108s和源區(qū)108s下面的阱101。第二接觸插塞124s'接觸 形成在源區(qū)108s下面的阱101上的袋狀摻雜區(qū)110,從而減小第二接觸插塞 124s'和阱101之間的"f妄觸電阻。第一和第二接觸插塞124d'和12化'分別填充 第一和第二接觸孔122d'和122s'。第一接觸孔122d'穿過層間電介質(zhì)UO和蝕 刻停止層118以暴露第一表面金屬硅化物116d。第二接觸孔12h'穿過蝕刻 停止層118和源區(qū)108s。
第二接觸插塞124s'包括穿過層間電介質(zhì)120和蝕刻停止層118的第一 部分、和穿過源區(qū)108s的第二部分。第二接觸插塞12化'的第一部分在溝道 長度方向具有第二寬度Wb,第二接觸插塞124s'的第二部分在溝道長度方向 具有第一寬度Wa。第一寬度Wa小于第二寬度Wb。因此，第二表面金屬硅 化物116s在第二接觸插塞124s'的第一部分與第二部分分離的位置接觸接觸 插塞124s'。第二接觸插塞124s'的第二區(qū)域的下部的寬度可以與第一寬度Wa相同，或小于第一寬度Wa。在第一接觸插塞124d'的溝道長度方向的寬度可 以與第二寬度Wb相同。作為選擇，第一接觸插塞124d'的寬度可以不同于 第二寬度Wb。
第一和第二互連126d和126s設(shè)置在層間電介質(zhì)120上并分別接觸第一 和第二接觸插塞124d'和124s'。其他的所示部件，例如半導(dǎo)體襯底100的電 阻區(qū)"b"中的電阻圖案106r,可以與以上圖2中對于相同參考符號描述的相 同。
如圖7所示，第二接觸插塞124s'接觸第二表面金屬硅化物116s。因此， 可以減小第二接觸插塞124s'和源區(qū)108s之間的接觸電阻，可以更精確地調(diào) 節(jié)施加于其的偏壓電平。
下面根據(jù)本發(fā)明的一些實(shí)施例參考圖8和9描述半導(dǎo)體器件(例如圖7 的半導(dǎo)體器件)的另外形成方法，并且可以包括以上圖3和4描述的方法。
參照圖4和8，通過圖案化硅化物阻止層114，在晶體管區(qū)"a"中形成源 極硅化物阻止圖案114a'，且在電阻區(qū)"b"中形成電阻硅化物阻止圖案114b。 源極硅化物阻止圖案114a'在柵電極106g下面的溝道區(qū)的溝道長度方向具有 第一寬度Wa。
在半導(dǎo)體襯底IOO上順序地形成蝕刻停止層118和層間電介質(zhì)120。通 過圖案化層間電介質(zhì)120和蝕刻停止層118，形成第一接觸孔122d'、上部孔 150、和電阻接觸孔122r。第一接觸孔122d'暴露第一表面金屬硅化物116d。 在源區(qū)108s上形成上部孔150。上部孔150在溝道長度方向具有第二寬度 Wb。第二寬度Wb大于第一寬度Wa。因此，上部孔150可以暴露整個(gè)源極 硅化物阻止圖案114a'。另外，上部孔150暴露圍繞源極硅化物阻止圖案114a' 的第二表面金屬硅化物116s。
參照圖9,順序蝕刻通過上部孔150暴露的源極硅化物阻止圖案1Ma' 和源區(qū)108s以形成下部孔151。在該情形，除去全部的源^l硅化物阻止圖案 114a'，且下部孔151穿過源區(qū)108s和源極珪化物阻止圖案114a'下面的袋狀 摻雜區(qū)域110。因此，下部孔151的側(cè)壁暴露一部分源區(qū)108s和阱101中的 袋狀摻雜區(qū)域110的一部分。
如上所述，設(shè)置第一和第二表面金屬硅化物116d和U6s和電阻金屬硅 化物116r以相對于半導(dǎo)體襯底100具有足夠的蝕刻選擇性。因此，當(dāng)形成下 部孔151時(shí)，暴露于第一接觸孔122d'的第一表面金屬硅化物116d、暴露于上部孔150的第二表面金屬硅化物116s、和暴露于電阻接觸孔122r的電阻 金屬硅化物116r充分地用作蝕刻停止層，其可以保護(hù)漏區(qū)108d和電阻圖案 106r。因此，在下部孔151的至少上部中溝道長度方向的寬度具有第一寬度 Wa，其小于第二寬度Wb。因此，源區(qū)108s內(nèi)的下部孔151的至少一部分 比暴露第二表面金屬硅化物116s和/或與層間電介質(zhì)120的頂表面相鄰的上 面孔的一部分窄。
可以通過相同的掩模圖案(沒有顯示)順序地執(zhí)行第一接觸孔122d'、上部 孔150、和電阻4妾觸孔122r的形成和下部孔151的形成。如圖9所示，第二 接觸孔122s'包括上部孔150和下部孔151。
然后，在半導(dǎo)體襯底IOO的整個(gè)表面上形成導(dǎo)電層以填充第一和第二接 觸孔122d'和122s'和電阻接觸孔122r,并其被平面化以暴露電介質(zhì)120,并 從那里形成圖7的第一接觸插塞124d'、第二接觸插塞124s'、和電阻插塞124r。
然后，如圖7所示形成圖7的第一互連126d、第二互連126s、和電阻 互連126r。
可以在周邊電路區(qū)域形成示范性晶體管。作為選擇，可以在SRAM器 件的單元中形成示范性晶體管。例如，可以設(shè)置示范性晶體管作為驅(qū)動晶體 管，即，SRAM單元中的NMOS晶體管，和/或作為上拉晶體管，即，SRAM 單元中的PMOS晶體管。此外，示范性晶體管可以普遍地用于任何類型的包 含晶體管的半導(dǎo)體器件中。
如所描述的，本發(fā)明的一些實(shí)施例提供穿過源區(qū)以接觸源區(qū)下面的阱的 接觸插塞。接觸插塞可以穿過源區(qū)的頂表面上的表面金屬硅化物層中的開 口。因此,偏壓電平可以通過接觸插塞直4妄施加于源區(qū)和源區(qū)下面的阱。如此 施加偏壓電平可以提高晶體管的操作穩(wěn)定性。使用接觸插塞可以消除形成傳 統(tǒng)阱拾取區(qū)域的需要，并可以形成更高地集成的半導(dǎo)體晶體管和相關(guān)器件。
上面公開的主題是考慮為說明性的，而不是限制的，以及所附的權(quán)利要 求旨在覆蓋落入本發(fā)明的精神和范圍的全部這樣的修改、改進(jìn)、及其他實(shí)施 例。因而，為了獲得法律允許的最大范圍，通過所附權(quán)利要求和其等同物的 最寬的可允許的解釋來確定本發(fā)明的范圍，并且本發(fā)明的范圍不受上文詳細(xì) 說明的約束或限制。
本申請要求于2007年1月12日提交的韓國專利申請 No. 10-2007-0003842的優(yōu)先權(quán)，其整個(gè)內(nèi)容通過引用的形式引入于此。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一摻雜區(qū)域和第二摻雜區(qū)域，兩者都摻雜有摻雜劑，彼此分開，并界定在半導(dǎo)體襯底的同一阱內(nèi)；堆疊在所述第一和第二摻雜區(qū)域之間的溝道區(qū)上的柵絕緣層和柵電極；在所述柵電極的相對的側(cè)壁上的間隔壁；延伸越過與所述間隔壁相鄰的第一摻雜區(qū)域的頂表面的第一表面金屬硅化物層；延伸越過與所述間隔壁相鄰的第二摻雜區(qū)域的頂表面的第二表面金屬硅化物層；延伸越過包括所述第一和第二表面金屬硅化物層的所述半導(dǎo)體襯底的至少一絕緣層；延伸貫穿所述絕緣層并接觸所述第一表面金屬硅化物層的第一接觸插塞；和延伸貫穿所述絕緣層、第二表面金屬硅化物層和第二摻雜區(qū)域至所述半導(dǎo)體襯底中的阱中的第二接觸插塞。
2. 權(quán)利要求1的半導(dǎo)體器件，還包括在所述半導(dǎo)體襯底上并將所述第二 接觸插塞與第二表面金屬硅化物層分離的硅化物阻止圖案。
3. 權(quán)利要求1的半導(dǎo)體器件，其中所述第二接觸插塞包括延伸貫穿所述絕緣層的第 一部分和延伸貫穿所 述第二摻雜區(qū)域的第二部分；和所述第二接觸插塞的第一部分比所述第二接觸插塞的第二部分寬。
4. 權(quán)利要求1的半導(dǎo)體器件，還包括分別界定在所述第一和第二摻雜區(qū) 域下面的阱中的 一對袋狀摻雜區(qū)域，其中所述袋狀摻雜區(qū)域具有與所述阱中 摻雜的同樣類型摻雜劑的更高摻雜劑濃度，和其中所述第二接觸插塞至少部分地延伸至所述第二摻雜區(qū)域下面的所 述袋狀摻雜區(qū)域中。
5. 權(quán)利要求1的半導(dǎo)體器件，其中所述阱摻雜有p型摻雜劑以及所述第 一和第二摻雜區(qū)域摻雜有n型摻雜劑，且在操作期間，所述半導(dǎo)體器件配置 成通過所述第二接觸插塞向所述阱和第二摻雜區(qū)域施加接地電壓。
6. 權(quán)利要求1的半導(dǎo)體器件，其中所述阱摻雜有n型摻雜劑以及所述第 一和第二摻雜區(qū)域摻雜有p型摻雜劑，且在操作期間，所述半導(dǎo)體器件配置 成通過所述第二接觸插塞向所述阱和第二摻雜區(qū)域施加電源電壓。
7. 權(quán)利要求1的半導(dǎo)體器件，還包括在所述柵電極上的柵極金屬硅化物， 其中所述柵極金屬硅化物和第 一和第二表面金屬硅化物層包括相同的金屬。
8. 權(quán)利要求1的半導(dǎo)體器件，其中所述半導(dǎo)體襯底包括晶體管區(qū)和電阻 區(qū)，且所述阱、第一摻雜區(qū)、第二摻雜區(qū)和柵電極設(shè)置在所述晶體管區(qū)中，所述半導(dǎo)體器件還包括所述電阻區(qū)中的所述半導(dǎo)體村底上的電阻圖案； 在所述電阻圖案的頂表面的第 一部分上的電阻硅化物阻止圖案； 在所述電阻圖案的頂表面的第二部分上而不在所述電阻區(qū)的頂表面的 第一部分上的電阻金屬硅化物層；和延伸貫穿所述絕緣層以接觸所述電阻金屬硅化物層的電阻插塞。
9. 權(quán)利要求8的半導(dǎo)體器件，其中所述電阻金屬硅化物層和第一和第二 表面金屬硅化物層包括相同的金屬。
10. 權(quán)利要求8的半導(dǎo)體器件，其中所述電阻插塞和第一和第二接觸插塞 包括相同的材料。
11. 權(quán)利要求8的半導(dǎo)體器件，還包括 在所述絕緣層上并接觸所述第 一接觸插塞的第 一互連； 在所述絕緣層上并接觸所述第二接觸插塞的第二互連；和 在所述絕緣層上并接觸所述電阻插塞的電阻互連。
12. —種半導(dǎo)體器件的形成方法，包括 在半導(dǎo)體襯底中形成阱；在所述半導(dǎo)體襯底上順序地形成柵絕緣層和柵電極；在所述柵電極的相對側(cè)上的所述阱中形成第一和第二摻雜區(qū)域; 在所述柵電極的相對的側(cè)壁上形成間隔壁；在所述第二摻雜區(qū)域的一部分上形成硅化物阻止圖案，而且留下所述第 二摻雜區(qū)域的暴露的另 一個(gè)部分；執(zhí)行硅化工藝以在所述第一摻雜區(qū)域上形成第一表面金屬硅化物層和 在所述第二摻雜區(qū)域的暴露的部分上而不是在被所述硅化物阻止圖案覆蓋 的第二摻雜區(qū)域的另 一部分上形成第二表面金屬硅化物層；在所述半導(dǎo)體襯底上形成至少一絕緣層；形成第一接觸孔和第二接觸孔，第一接觸孔延伸貫穿所述絕緣層以暴露 所述第一表面金屬硅化物層，第二接觸孔延伸貫穿所述絕緣層和第二摻雜區(qū) 域至所述半導(dǎo)體襯底中的阱中；和分別形成填充至少大部分第一和第二接觸孔的第一和第二接觸插塞。
13. 權(quán)利要求12的方法，其中所述第二接觸孔延伸貫穿所述絕緣層、所述硅化物阻止圖案和所述第二 摻雜區(qū)域；和所述硅化物阻止圖案圍繞所述第二接觸孔。
14. 權(quán)利要求12的方法，其中所述第二接觸孔的上部延伸貫穿所述絕緣層； 所述第二接觸孔的下部延伸貫穿所述第二摻雜區(qū)域； 所述第二接觸孔的上部比第二接觸孔的下部寬；和 所述第二接觸孔的形成從所述第二摻雜區(qū)域的上方除去所述硅化物阻 止圖案。
15. 權(quán)利要求12的方法，還包括分別在所述第一和第二摻雜區(qū)域下面的所述阱中形成一對袋狀摻雜區(qū)域，其中所述袋狀摻雜區(qū)域具有比在所述阱中摻雜的同樣類型的摻雜劑更 高的摻雜濃度，以及所述第二接觸插塞形成為至少部分地延伸至所述第二摻 雜區(qū)域下面的所述袋狀摻雜區(qū)域中。
16. 權(quán)利要求12的方法，其中所述阱摻雜有p型摻雜劑以及所述第一和 第二摻雜區(qū)域摻雜有n型摻雜劑，且在所述半導(dǎo)體器件的操作期間，接地電 壓通過所述第二接觸插塞施加于所述阱和第二摻雜區(qū)域。
17. 權(quán)利要求12的方法，其中所述阱摻雜有n型摻雜劑以及所述第一和 第二摻雜區(qū)域摻雜有p型摻雜劑，且在所述半導(dǎo)體器件的操作期間，電源電 壓通過所述第二接觸插塞施加于所述阱和第二摻雜區(qū)域。
18. 權(quán)利要求12的方法，其中所述硅化工藝的執(zhí)行包括 在具有所述硅化物阻止圖案的所述半導(dǎo)體襯底上形成金屬層；和 對所述半導(dǎo)體襯底執(zhí)行熱處理工藝以在所述柵電極上形成所述第一和第二表面金屬硅化物層和柵極硅化物層。
19. 權(quán)利要求12的方法，其中所述半導(dǎo)體襯底包括晶體管區(qū)和電阻區(qū)， 且在所述晶體管區(qū)中形成所述阱、第一摻雜區(qū)、第二摻雜區(qū)和柵電極，所述方法還包括在所述電阻區(qū)中的所述半導(dǎo)體襯底上形成電阻圖案； 在所述電阻圖案的頂表面的第一部分上形成電阻硅化物阻止圖案； 在所述電阻圖案的頂表面的第二部分上而不是在所述電阻區(qū)的頂表面 的第 一部分上形成電阻金屬硅化物；形成延伸貫穿所述絕緣層以暴露所述電阻金屬硅化物的電阻接觸孔；和 形成填充所述電阻接觸孔的電阻插塞。
20. 權(quán)利要求19的方法，其中同時(shí)形成所述電阻圖案和所述柵電極；同時(shí)形成所述電阻硅化物阻止圖案和所述硅化物阻止圖案；同時(shí)形成所述電阻金屬硅化物和第一和第二表面金屬硅化物；和同時(shí)形成所述電阻插塞和第一和第二接觸插塞。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件及其形成方法。該半導(dǎo)體器件包括彼此分開并界定在半導(dǎo)體襯底的同一阱內(nèi)的第一摻雜區(qū)域和第二摻雜區(qū)域。柵絕緣層和柵電極堆疊在第一和第二摻雜區(qū)之間的溝道區(qū)上。間隔壁在柵電極的相對的側(cè)壁上。第一表面金屬硅化物層延伸越過與間隔壁相鄰的第一摻雜區(qū)的頂表面。第二表面金屬硅化物層延伸越過與間隔壁相鄰的第二摻雜區(qū)的頂表面。至少一個(gè)絕緣層延伸越過包括第一和第二表面金屬硅化物層的半導(dǎo)體襯底。第一接觸插塞延伸貫穿絕緣層并接觸第一表面金屬硅化物層。第二接觸插塞延伸貫穿絕緣層、第二表面金屬硅化物、和第二摻雜區(qū)至半導(dǎo)體襯底內(nèi)的阱中。
文檔編號H01L21/28GK101304044SQ20081012772
公開日2008年11月12日 申請日期2008年1月14日 優(yōu)先權(quán)日2007年1月12日
發(fā)明者黃善夏 申請人:三星電子株式會社