Cmos電路和半導體器件的制作方法

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專利名稱：Cmos電路和半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及低功率電路，尤其涉及將漏電流抑制得較小、并能以
較小的電壓來進行高速工作的CMOS (Complementary Metal-Oxide-Semiconductor: 互補型金屬氧化物半導體)電路。
背景技術(shù)：
要實現(xiàn)大規(guī)模集成電路(LSI) , CMOS電路和構(gòu)成該CMOS電路的MOS晶體管(MOST: Metal-Oxide-Semiconductor Transistor金屬氧化物半導體晶體管)的微細化是不可或缺的。CMOS電路尤為重要。其原因在于，例如如圖29所示的由n溝道MOS晶體管(Mn, 以下稱為nMOST)和p溝道MOS晶體管(Mp,以下稱為pMOST) 構(gòu)成的CMOS反相器，根據(jù)輸入IN的二進制信息而使任一方MOST 導通、但使另一方截止，因此，不流過直流的擊穿電流，從降低功耗方面看是理想的。作為對CMOS電路有記載的文獻例子，有專利文獻1和非專利文獻1。
專利文獻1:日本特開2002 - 319859號公才艮
非專利文獻 1 : Y.Nakagome，M.Horiguchi,T.Kawahara,K.Itoh， "Review and future prospects of low-voltage RAM circuits," IBM J,R&D，vol.47,no.5/6，pp.525國552,Sep./Nov.200
發(fā)明內(nèi)容
但是，隨著MOST的微細化，這樣的CMOS電路還出現(xiàn)如下這樣的大問題。即，通常將MOST微細化時其耐壓降低，因此為了維持LSI的可靠性，必須降低其工作電壓(VDD)。降低VoD對于降低 LSI激活時的功耗也是極其有效的。這是由于對負載電容充放電的功率與Vd^成正比。但是，為了即使降低Vdd也要維持速度，必須減
小MOST的閾值電壓(VT)。這是由于MOST的驅(qū)動電流與有效柵極電壓(VDD-VT)大致成正比，因此，速度與有效柵極電壓大致成反比。但是，若減小VT， MOST的亞閾值(subthreshold)電流(以下稱為漏電流)開始以指數(shù)函數(shù)方式地增力口 (例如只要V T減小0.1V ，漏電流就增加l位)，這導致CMOS電路中流過直流的擊穿電流，因此失去了 CMOS電路的低功耗的優(yōu)點。因此，由于該漏電流的問題，Vt的可取但有下限。該下限值因產(chǎn)品規(guī)格的不同而不同，但邏輯電路中大致是0.3V左右。隨之Vdd的可取但也有下限。以往，為了在該VT的基礎(chǔ)上達到實用的速度，將該Vdd的下限取作0.6V左右。因此，即使MOST逐步微細化，從漏電流和速度的方面考慮， Vdd不能取到更低，因此，隨著微細化而MOST的可靠性降低。為了應(yīng)對隨著MOST等的微細化和大規(guī)?；瘜е碌墓牡脑龃蠖档?VDD，這樣可實現(xiàn)LSI的大規(guī)?；?，但由于不能降低Vdd,所以LSI 的大規(guī)?；捎诠膯栴}而難以實現(xiàn)。近年來，逐漸認識到隨著微細化而芯片內(nèi)的Vt偏差増加，為此，被指出Vdd的下限隨著微細化而變高，MOST的可靠性的降低和功率增大愈發(fā)嚴重。
本發(fā)明所要解決的問題是提供一種即使閾值電壓VT較小也能使漏電流較小、以高速且較小的電壓振幅進行工作的CMOS電路及半導體器件。
本發(fā)明的上述及其他目的和新特征，將通過本說明書的記載和附圖而得以清楚。
簡要說明本申請公開的發(fā)明中的代表性技術(shù)方案，如下所示。即，一種動態(tài)CMOS電路，在非激活時，例如對VT較小的MOST的柵極施加電壓以使該MOST的柵極和源極之間為逆偏壓來減少漏電流，在激活時根據(jù)輸入電壓保持該逆偏壓狀態(tài)或控制為正偏壓狀態(tài)，在正偏壓狀態(tài)下，以與該MOST的小Vt相符的小電壓4^幅驅(qū)動負載。
一種CMOS電路或具有該CMOS電路的半導體器件，該CMOS流過亞閾值電流的MOST,該MOST具有第一工作才莫式和第二工作模式，該第一工作模式下，在該MOST的柵極上施加與該電路的輸入電壓無關(guān)的恒定電壓，以使該MOST的柵極和源極之間為逆偏壓，在該第二工作模式下，根據(jù)該電路的輸入電壓保持該逆偏壓狀態(tài)或控制該柵極電壓以使該柵極和源極之間為正偏壓。或者，另一種 CMOS電路或具有該CMOS電路的半導體器件，該CMOS電路包括
值電流的MOST,該MOST具有第一工作才莫式和第二工作才莫式，該第一工作模式下，在該MOST的4冊極上施加與該電路的輸入電壓無關(guān)的恒定電壓，以〗吏該MOST的柵極和源極之間為正偏壓，在該第二工作模式下，根據(jù)該電路的輸入電壓保持該正偏壓狀態(tài)或控制該柵極電壓以使該柵極和源極之間為逆偏壓。
根據(jù)本發(fā)明，利用逆偏壓降低在截止時流過MOST的漏電流，導通時以較低的工作電壓也能高速驅(qū)動負載，因此，能夠在維持高速性不變的狀態(tài)下實現(xiàn)低功耗。

號的說明圖圖IB是-
反相器的電路符號的說明圖。
圖IC是表示施加于MOST的電壓關(guān)系的說明圖。
圖2A是從原理上表示輸出級電路中pMOST的本發(fā)明一例的概念圖。
圖2B是從原理上表示輸出級電路中nMOST的本發(fā)明一例的概念圖。
圖3是表示MOST的閾值電壓和工作電壓的關(guān)系的說明圖。圖4A是表示作為驅(qū)動器應(yīng)用本發(fā)明的例子的小振幅輸入輸出 CMOS動態(tài)電路和其輸入電路的電路圖。圖4B是圖4A所示電路的工作時序圖。
圖5是例示可代替圖4A的輸入晶體管M1利用的電路的電路圖。圖6A是例示可代替圖4A的輸入晶體管Ml利用的另一電路的電路圖和其時序圖。
圖6B是例示可代替圖4A的輸入晶體管Ml利用的電路的電路圖和其時序圖。
圖7A是表示驅(qū)動器應(yīng)用本發(fā)明的另一例子的電路圖。圖7B是圖7A所示電路的工作時序圖。
圖8是例示可代替圖7A的輸入晶體管M1利用的電路的電路圖。圖9A是例示可代替圖7A的輸入晶體管Ml利用的另一電路的電路圖和其工作時序圖。
圖9B是例示可代替圖7A的輸入晶體管Ml利用的另一電路的
電路圖和其工作時序圖。
圖IOA是例示乂人圖4A所對應(yīng)的小4展幅電壓工作向大"t展幅電壓工
作轉(zhuǎn)換的CMOS動態(tài)電路的電路圖。
圖IOB是例示圖7A所對應(yīng)的大輸出振幅用電路的電路圖。
圖11是表示從大振幅電壓工作向小振幅電壓工作轉(zhuǎn)換的CMOS
動態(tài)電路的電路圖。
圖12是表示對NAND電路應(yīng)用的應(yīng)用例的電路圖。
圖13是表示對NOR電路應(yīng)用的應(yīng)用例的電路圖。
圖14是表示對電源開關(guān)應(yīng)用的應(yīng)用例的電路圖。
圖15A是表示作為反相器應(yīng)用本發(fā)明的例子的小振幅輸出
CMOS動態(tài)電路和其輸入電路的電路圖。
圖15B是圖15A所示電路的工作時序圖。
圖15C是驅(qū)動圖15A的預(yù)充電用pMOSTM2的柵極的電路圖。圖16是例示比圖15A更高速化的電路的電路圖。圖17A是表示驅(qū)動器應(yīng)用本發(fā)明的另一例子的電路圖。圖17B是表示驅(qū)動器應(yīng)用本發(fā)明的由多級反相器構(gòu)成的另一例子的電路圖。圖18A是例示可代替圖15A的輸入晶體管Ml而利用的電路的
電路圖和工作時序圖。
圖18B是例示可代替圖15A的輸入晶體管M1而利用的另一電
路的電路圖和工作時序圖。
圖18C是例示代替圖15A的輸入晶體管Ml而由兩個MOST構(gòu)
成的另一電路的電路圖和工作時序圖。
圖19A是表示作為反相器應(yīng)用本發(fā)明的例子的使用負電壓的小
振幅輸出CMOS動態(tài)電路和其輸入電路的電路圖。
圖19B是驅(qū)動圖19A的預(yù)充電用nMOSTM2的柵極的電路圖。
圖19C是圖19A所示電路的工作時序圖。
圖20是例示比圖19A更高速化的電路的電路圖。
圖21A是表示驅(qū)動器應(yīng)用本發(fā)明的另一例子的電路圖。
圖21B是表示驅(qū)動器應(yīng)用本發(fā)明的由多級反相器構(gòu)成的另一例
子的電路圖。
圖22A是例示可代替圖19A的輸入晶體管Ml而利用的電路的電路圖和工作時序圖。
圖22B是例示可代替圖19A的輸入晶體管Ml而利用的另一電路的電路圖和工作時序圖。
圖22C是例示代替圖19A的輸入晶體管M1而由兩個MOST構(gòu) 成的另一電路的電路圖和工作時序圖。
圖23A是利用了 MOS電容的電路上應(yīng)用本發(fā)明的反相器的電路圖。
圖23B是圖23A的電路的工作時序圖。
圖24A是利用了反饋環(huán)的轉(zhuǎn)換器應(yīng)用本發(fā)明的電路圖。
圖24B表示圖24A的前級電路例。
圖24C是圖24A的工作時序圖。
圖25A是選擇驅(qū)動多個模塊的圖24A的應(yīng)用例。
圖25B是對NOR電路應(yīng)用的應(yīng)用例。
圖25C是對NAND電^各應(yīng)用的應(yīng)用例。圖26是對圖15A中增加用于緩和過大電壓的MOST的反相器的例子。
圖27是表示小振幅電壓工作和大振幅電壓工作混合存在的芯片的構(gòu)成例的框圖。
圖28A是產(chǎn)生各種工作電壓和時鐘的芯片。
圖28B是使I/O電路部的電源電壓產(chǎn)生降壓電源電壓的電路例。
圖29是表示大振幅電壓工作用CMOS電路的以往例的電路圖。
附圖標記的說明
IN/OUT 輸入輸出
DTC電壓檢測器
CVP/CNV電壓轉(zhuǎn)換器
IV/IVP/IVN反相器
SW1/SW2開關(guān)
CK1/CK1B/CK2/CK3時鐘
VDD/VSS向芯片輸出的外部電源電壓
VDH/VDI/VSH/VSL/Vref芯片內(nèi)部產(chǎn)生的內(nèi)部電源電壓
bll/bl2電路子模塊
CORE/CORE ，內(nèi)部主要電路
CKG/VC時鐘發(fā)生電路和電源電壓轉(zhuǎn)換器
CP比較器
具體實施例方式
以下，對輸出級含有Vt校小的MOST的電路、即該輸出級的負載電壓振幅小于該MOST的柵極的電壓振幅的CMOS電路或具有該電路的半導體器件進行詳細說明。
以下，作為用于說明幾個實施方式的準備，圖1A和圖IB中示出MOST和反相器的電路符號。圖1A中一并表示了 Vt很小(例如 0V)的MOST和Vt校大(如上所述，例如0.3V)的MOST。箭頭表示襯底或阱，若是nMOST，則固定為最低的電壓，或者控制為最低的電壓，若是pMOST,固定為最高的電壓，或者控制為最高的電壓。另外，虛線框中表示對nMOST、 pMOST分別將源極與襯底連接的情況下的電路符號。在此，Vt如所公知的那祥，是MOST開始導通的源極為基準的柵極電壓。圖1B中也一并表示組合了上述較小 Vt的MOST和較大Vt的MOST的三種反相器(與下文中所述子反相器對應(yīng))。在以下的實施例中，在無特別記述的情況下，從芯片
(后述的圖28A)外部施加的與主要電路(CORE)直接關(guān)系的電源電壓是V。d和Vss。例如Vdd是0.9V、 Vss是0V時，Vdl(例如0.6V) 和VSH ( 0.3V)是使用這些Vdd和Vss而在芯片內(nèi)部產(chǎn)生的內(nèi)部電源電壓。根據(jù)設(shè)計情況，如圖1C的括號內(nèi)所示，可以利用外部電源 Vdd和Vss而在芯片內(nèi)部產(chǎn)生升壓電源電壓VoH和負電壓VSL。例如 VDD = 0.3V、 Vss = 0V、 VDH = 0.6V、 VSL- -0.3V等。即使如此改變電壓設(shè)定，還可保持電壓相互的大小關(guān)系，因此在以下的電路工作的說明中是通用的。
圖2A至圖2B表示本發(fā)明的概念。圖中的MOST (M)必須在導通時(以下為導通時)高速驅(qū)動較大的負載電容(未圖示)，因此其溝道寬度極其大。為了更高速化，想要使該MOST的Vt盡量小。例如比上述的0.3V小很多，極端的例子中也包括耗盡型(normally on)。但是如上所述，需要注意使VT為0.3V以下。在MOST的非導通時(以下稱為截止時)，即柵極與源極之間電壓(VGS)為0V 時，VT為0.3V左右以下，則其漏極與源極之間開始流過亞閾值電流
(以下稱為漏電流)，該漏電流對VT的大小敏感，每次VT減小100mV 左右，漏電流增大一位，而且，該漏電流與溝道寬度成正比。通常，在對漏電流的規(guī)格不要求特別嚴格的應(yīng)用中，即使Vt-OV左右，也允許截止時的漏電流，但如移動設(shè)備等那樣的對待機時的漏電流規(guī) 格要求嚴格的應(yīng)用中，有時不能允許那樣的漏電流。若Vt降低到OV 以下則會出大問題。但是，實際即使減小VT,在要截止MOST的時間區(qū)越使源極與柵極之間為逆偏壓越能更增大有效的VT,利用該情況能夠在維持漏電流和速度不變的狀態(tài)下降低工作電壓VDD而實現(xiàn)低功耗化。這是因為如下所述，只要施加較大的逆偏壓，就能降低 VDD。因此，若應(yīng)用本發(fā)明，能抑制輸出級M的這種漏電流。
圖2A是VT較小的輸出級的pMOST(圖中的M)應(yīng)用本發(fā)明的例子。首先，說明使用高電壓Vdh的情況。由于是pMOST,因此若是通常的增強型(normally off) MOST，則其VT為負值，但該MOST 是在使柵極和源極為相等電壓時在漏極與源極之間實質(zhì)上流過亞閾值電流的那樣的小Vt的MOST,其源極被施加較小的電壓VDD。DTC 是用于檢測輸入(IN)電壓的檢測器。在要截止該MOST的時間區(qū)，開關(guān)SW1導通，開關(guān)SW2截止。因此，DTC與該MOST的節(jié)點N 即該MOST的柵極分開，因此，節(jié)點N與輸入電壓無關(guān)地預(yù)充電為比該MOST的源極電壓VoD大的電壓VDH。因此，在該MOST的才冊極與源極之間被逆偏壓VDH - VDD ，則其有效的閾值電壓相應(yīng)變大，成為-(VDH-VDD) +VT。在該偏壓條件下，要將該MOST完全截止，只要如上述那樣使其有效的閾值電壓V丁為-0.3V以下即可。
- (VDH - VDD ) + V《-0.3V ( 1 ) VDH2 ( VDD + VT ) + 0.3V ( 2 )
在要導通該MOST的時間區(qū)，在開關(guān)SW1截止后，利用DTC 檢測至此確定的輸入(IN)電壓，開關(guān)SW2導通，節(jié)點N保持VoH 或放電為Vss(0V)。當i文電時，MOSTM導通，至此輸出OUT成為0V,則該輸出一皮漏電流Ip充電為VDD。對該負載充電的速度T與該MOST的有效柵極電壓Vdd+Vt成反比，大致以下式表示。
Tool/ ( VDD+VT) (3)
因此，如圖3所示，在恒定為0.3V的有效柵極電壓即恒定速度
下，越能咸小Vt，則越能減小VDD，因此，可實現(xiàn)低功耗化。例如，
使增強型MOST的VT從-0.3V逐漸減小到0V時，能夠使VoD從0.6V 減小到0.3V。而且，若做成耗盡型，則使Vt從0V逐漸増大到0.3V 時，能更進一步減小V。d。例如，若V產(chǎn)0.2V，則也可進行VDD=0.1V 的超低電壓工作。要達到減小該MOST的截止時的漏電流的同時滿足該條件，由式(2)可知，只要使V。h為恒定值(0.6V)以上即可。但是，隨之VDH-VoD變大，即截止時施加于柵極與源極之間的電壓變大，因此，如后所述，有時需要設(shè)置用于緩和過大電壓的電路(圖 26)。在恒定的Vdd下，要增大有效柵極電壓來進行更高速工作，
對于增強型MOST只要減小Vt即可，若使用耗盡型MOST,則只要増大Vt即可。當然，要抑制變得過大的漏電流，由式(2)可知，必須進一步增大VDH。
同樣，圖2B是在使用負電壓Vsl的例子中向Vt校小的nMOST (圖中M)應(yīng)用的應(yīng)用例。若使電壓的極性相反，則其工作與pMOST 的情況相同。即，在非選擇時，M為截止。例如，該MOST的柵極被施加VSL (-0.3V),源極被施加VSS (0V),這是由于對VT(M) 為0V的MOST逆偏壓了 0.3V。激活時，輸入IN將該一冊極電壓充電為VDD (0.3V)時，M被正偏壓了 0.3V，流過較大的負載驅(qū)動電流 In。同樣，要達到可無視截止時漏電流的程度，而使VsL為負值時，成為下式(4)。
<formula>formula see original document page 14</formula>
由于是nMOST,因此若是增強型(normally off)則其VT為正值，若是耗盡型(normally on)則其VT為負值。顯然，在截止時，若增大負電壓VSL，則該nMOST的VT即^使減小也能截止該MOST。若進一步增大VsL,則即使是耗盡型MOST也就是即使VT為負值，也能將該MOST截止。對激活時的MOST的負載放電的速度t近似表示為下式(5)。
<formula>formula see original document page 14</formula>
因此，能夠以較小的VoD即低功率實現(xiàn)相同的速度。如上所述，
以往的電路中VoD和輸出的電壓振幅的下限是0.6V,但本發(fā)明中能夠在0.6V以下的VoD和電壓振幅下進行工作。
使用內(nèi)部電源電壓VDL、 Vsh的情況也相同。例如，以圖2A為例進行說明，在非激活時，利用時鐘CK2將開關(guān)SW2截止，轉(zhuǎn)換器 CVP自該MOST的節(jié)點N即該MOST的柵極分離。因此，利用時鐘 CKl使開關(guān)SWl導通時，節(jié)點N被預(yù)充電為大于該MOST的源極電壓VoL的電壓VDD。在這樣的條件下要將MOST的漏電流減小至可無視的程度，在設(shè)該MOST的閾值電壓為VT (M)時，必須達到 VDL-VDD+VT ( M ) 0.3V。在此，電壓差VDL-VDD越大，則即使是絕對值更小的負VT(M)的值也能滿足上述條件。這意味著激活時能夠更高速化。若進一步增大電壓差，則VT(M)也允許正值。即，即使是耗盡型(normally on)，也能無視該MOST的漏電流，即可以截止。在激活時，用時鐘CK1使開關(guān)SW1截止，節(jié)點N的寄生電容保持電壓VoD。接著，輸入IN確定后，由CK2使開關(guān)SW2導通，則由檢測器DTC檢測輸入IN的二進制的電壓狀態(tài)，根據(jù)其檢測結(jié)果，使節(jié)點N保持VoD或放電為VSH。若是保持為VDD，則該 MOST保持截止，若放電為VSH,則該MOST導通，流過較大的負載驅(qū)動電流Ip。 VT的絕對值越小則該電流越大，若是耗盡型(normally on)則更大。
根據(jù)基于圖2A和圖2B說明的原理，在包括當使柵極和源極為相等電壓時在漏極與源極之間實質(zhì)上流過亞閾值電流那樣的MOST (M)的CMOS電路中，在要使該MOST截止的時間區(qū)，對該MOST (M)的柵極施加電壓，以4吏該MOST(M)的柵極與源才及之間為逆偏壓，在要使該MOST導通的時間區(qū)，根據(jù)輸入電壓來保持該逆偏壓狀態(tài)或控制為正偏壓狀態(tài)。另外，該MOST在由該CMOS電^^構(gòu) 成的半導體器件的激活時或非激活時的任一狀況下都能取得導通和
截止狀態(tài)。即，在該電路為非激活時(例如待機時)，如圖2A所示，使節(jié)點N為VDH (或VDD),對該MOST施加該逆偏壓而使其截止，在激活時，根據(jù)電路的輸入來保持該逆偏壓狀態(tài)(維持截止狀態(tài)) 或做成正偏壓狀態(tài)，相反還存在如下情況在非激活時使節(jié)點N為 0V,對該MOST施加正偏壓而使其導通，在激活時根據(jù)電路的輸入而保持該正偏壓，或#丈成該逆偏壓狀態(tài)而<吏其截止。在此，關(guān)于對該MOST(M)的4冊才及施加電壓而4吏該MOST (M)的4冊才及與源才及之間為逆偏壓，在MOST (M)為p溝道型晶體管時，是指將比p型的源極高的電壓施加于柵極，在MOST (M)為n溝道型晶體管時，是指將比n型的源極低的電壓施加于柵極。本發(fā)明涉及利用這樣的逆
偏壓的電路。另外，在以下的說明中，為了便于說明，將該MOST 的VT例如設(shè)定得較小為0V，對于其他MOST,較小的VT和較大的 V丁分別假定為0V和0.3V。
圖4A和圖4B表示向驅(qū)動器應(yīng)用的應(yīng)用例。在以下的實施例中，說明的是使用內(nèi)部電源電壓VDL、 Vsh的情況，但只要滿足電壓的大小關(guān)系，即使改變電壓也沒有問題。表示出圖2A、圖2B中的轉(zhuǎn)換器CVP和構(gòu)成輸出級的反相器IVP的具體電路，這些是串聯(lián)連接。圖2A、圖2B中的晶體管M相當于M6或M3,由M6和M5構(gòu)成反相器，以小振幅(V既與Vsh之差)驅(qū)動負載。開關(guān)SW1相當于M4 或M2。轉(zhuǎn)換器CVP由起到接收低振幅的輸入IN信號的開關(guān)的作用和辨別該信號大小的作用的輸入部的pMOST(Ml )、接收其輸出的 nMOST (M3)、將其輸出部預(yù)充電為Vss ( 0V)的開關(guān)用nMOST (M2)構(gòu)成。在此，Ml和M3的VT為較小的值，以便能夠高速檢測小信號輸入。為了用低VT也能在非選擇時將M3截止，如圖4B 所示，對其源極施加VsH。因此，節(jié)點N2維持預(yù)充電電壓VDD。在此，在例如VDD=0.9V, VDL=0.6V， VSH=0.3V， Vss=0,低VT=0V, 高VT==0.3V的假定下，以下說明電路工作。
非激活時，即CK2為VoL的期間，輸入IN電壓若為VSH,則 Ml中不流過漏電流。這是由于VT (Ml) =0V，對柵極與源極之間電壓(VGS)施加了 0.3V的逆偏壓。若輸入電壓為VDL,貝'j VGS=0V, 因此有^艮小的漏電流流過M2的Vss (OV)之間，1"旦由于M2導通，因此節(jié)點Nl維持大致Vss。在此，節(jié)點N2被預(yù)充電為VDD，輸出 OUT利用M5被放電為VSH。由于VoD是高電壓，因此即使M5的 VT變大也會充分導通。激活時，即CK2成為VsH來檢測輸入信號的期間，若輸入為VSH ( 0.3V)，貝'J Vos-OV,因此流過很小的漏電流，對節(jié)點Nl緩緩充電為VSH，但在時鐘寬度為納秒的實用范圍中，節(jié) 點N1可視為維持大致恒定的Vss (OV)。因此，M3保持截止狀態(tài)。但是，若輸入為VDL (0.6V),則Ml的Vcs為VDL—VSH (=0.3V)而導通，M3的柵極被充電為VDL。因此，M3被正偏壓了 0.3V而導通，節(jié)點N2被放電而成為 VSH 。由此，M6被正偏壓為 VGS=VDL-VSH=0.3V,因此，輸出的負載電容從至此的Vsh到Vdl被高速充電。
在圖4A、圖4B的實施方式中，如以下這樣減少功耗。節(jié)點N1 和N2的寄生電容Cw和Q^以及輸出OUT的負載電容CJ未圖示) 分別以振幅0.6V、 0.6V、 0.3V驅(qū)動。通常，CL足夠大，C^和Cn2
足夠小，因此整體的功耗大致取決于負載電容CL的充放電功率。在
以往的圖29中，CL以振幅0.6V驅(qū)動，在本實施例中，用其一半的振幅驅(qū)動，因此功耗減少了大致1/4。另外，因時鐘CK1、 CK1'、 CK2驅(qū)動MOST引起的功耗的增加很小，為可無視的程度。這是由于，這些時鐘的電壓振幅是0.6V或0.3V,關(guān)聯(lián)的MOST足可以驅(qū) 動較小的寄生電容的節(jié)點，因此這些柵極電容較小。若使M2和M4 的Vt咸小至OV,則所需要的時鐘振幅可以是0.3V,能夠進一步降低時鐘關(guān)聯(lián)的功率。也可以使用圖5的電路來取代輸入晶體管Ml。 Mil是檢測輸入信號的pMOST， M12是選通輸入信號的MOST。輸入確定后，由CK2使M12導通，則成為與圖4A的CVP的輸入部相同的功能。在非激活時，輸入始終被固定為VSH，則此時不需要時鐘，因此能夠更簡單地實現(xiàn)該功能。這是由于，如圖6A所示，若對M1 的柵極施加VsH的直流電壓，則在非激活時Ml截止，激活時CK2 導通的時刻確定的二進制電壓輸入到Ml。圖5的例子如圖6B所示那樣變得簡單。
圖7A、圖7B表示對驅(qū)動器應(yīng)用的其他應(yīng)用例。是將圖4A的電路內(nèi)的nMOST置換為pMOST，將pMOST置換為nMOST的例子。隨之，電壓關(guān)系與圖4A相反。例如，在非激活時，節(jié)點N1和N2 分別被預(yù)充電為Vdd和Vss,輸出OUT成為VoL。由于低Vt(0V) 的M3和M5被逆偏壓為0.3V而截止。M6即使為高VT ( 0.3V ), 柵極與源極之間電壓為VDL (0.6V),因此成為導通，負載為V。l。相對于圖7A、圖7B,圖8和圖9A、圖9B表示相當于圖5和圖6A、圖6B的例子。
圖4A、圖4B和圖7A、圖7B的實施例是利用小振幅輸入(從 V^到Vsh的0.3V)以相同的的小振幅輸出驅(qū)動較大負載的實施例，但與此相反，圖IOA是利用從小振幅輸入(從Vdl到Vsh的0.3V) 向大振幅輸出(從Vdd到Vss的0.9V)轉(zhuǎn)換的電路。在維持圖4A、圖4B的電路形式的同時僅改變電源電壓和VT就能實現(xiàn)如此的轉(zhuǎn)換。在此，省略了內(nèi)部電路的詳細說明，以圖4A的端子名表示電路模塊。為了大振幅輸出，對圖4A的M5和M6的源極(端子e和d)施加電壓Vss和V。d。但是，在非激活時M6的柵極和源極為等于Vdd的電壓，因此，在這種狀況下若要M6不流過漏電流，只要増大其Vt 即可。在激活時，節(jié)點N2被放電，M6成為導通時，M5必須截止，因此，N2被放電后的電壓必須是Vss。即，必須使圖4A的CVP內(nèi) 端子b的施加電壓從VsH改變到電壓Vss。非激活時，在該狀態(tài)下截止M3，則必須對M3的柵極施加充分的負電壓(-△)即施加與端子c相同的負電壓。隨之，時鐘CK1，的低電平側(cè)的電壓也被改變?yōu)?與其負電壓相等。圖IOB是與圖7A對應(yīng)的大輸出振幅用電路。同樣，將圖7A內(nèi)的M5改變?yōu)檩^大的VT,進而必須對端子h施加VDD+ △。
圖11是從大振幅輸出(從Vdd到Vss的0.9V)向低振幅輸出(從 VDL到VSH的0.3V )轉(zhuǎn)換的電路。輸出的nMOST和pMOST都是低 VT。這些柵極電壓根據(jù)輸入IN而成為Vdd或Vss的任一電壓，截止的輸出MOST始終被逆偏壓了 Vdd-Vdl或Vsh-Vss，因此可無視漏電流。導通的MOST為低VT,因此能夠以低振幅高速驅(qū)動負載。
圖12至圖14是至此敘述的實施例的應(yīng)用例。圖12是對NAND 電路的應(yīng)用。圖4A的CVP為5級縱向累積，最上部共用地連接IVP。 NAND電路作為存儲器的地址譯碼器多用于一個芯片上，作為 NAND電路輸入的地址輸入布線較長，其電容較大，因此希望小振幅工作。譯碼器在非激活時，所有的地址輸入固定為較低的電壓電平(例如VSH)，因此如圖6A、圖6B所示，可簡化其輸入部。現(xiàn)在，若多個地址輸入(從IN0到IN4的5個輸入)均為高電壓電平 (VDL)而選擇了該譯碼器時，至此為Voo的節(jié)點N2被放電為VSH, 作為VsH的譯碼器輸出OUT成為VDL。多個地址輸入中的低電壓電平的輸入只要1個即可，這樣的非選擇譯碼器的輸出OUT為V化不變。圖13表示對NOR電路的應(yīng)用例。并聯(lián)連接的5個CVP共用地串聯(lián)連接IVP。激活時，至少一個輸入成為高電平(VDL)時，至此為VSH的輸出OUT變化為VDIj。
圖14表示對電源開關(guān)的應(yīng)用例。以小振幅工作的大規(guī)模電路 CORE，的共用電源部連接有CVN和CVP。電源開關(guān)是用于至少在非激活時或待機時為了截斷CORE，產(chǎn)生的較大漏電流而將CORE，的電源切斷。為了處理CORE，在激活時的較大電流而電源開關(guān)MOST(相當于圖4A和圖7A的CVP或CVN內(nèi)的M3 )使用極大的MOST, 其柵極電容變大。因此，通常用于驅(qū)動這樣的MOST的功率變大，因此希望以小振幅信號驅(qū)動該柵極。圖14表示為此的電路。激活時，對輸入IN和IN，分別施加Vsh和Vdl而使CVN和CVP導通。端子f 和a表現(xiàn)出Vdl和Vsh，這些成為CORE，的電源電壓。在想要非激活 (關(guān)閉電源)時，對輸入IN和IN，分別施加Vdl和VsH時，則CVN 和CVP截止而與CORE，分離，不會再對CORE，供給電源電壓。
圖15是圖2A的應(yīng)用例，表示輸入輸出振幅都是Vdd的反相器。
在以下的實施例中，使用升壓電源VoH、負電壓VsL進行說明，但只
要滿足電壓的大小關(guān)系就可改變電壓。整個電路構(gòu)成一個反相器。表示圖2A中的檢測器DTC與開關(guān)SW1、以及輸出電路的具體例。 DTC相當于nMOST Ml ， SWl相當于pMOST M2， M相當于副反相器IV內(nèi)的pMOSTMp。在圖4A中，說明的是圖2A的開關(guān)SWl也包含在反相器IVP之中，但在以后的說明中，作為開關(guān)SWl也包含在CVP中的情況進行說明。然而，上述差異是說明上的差異，在本發(fā)明的本質(zhì)上開關(guān)SW1包含于IVP還是CVP沒有差異。在以下的實施例中，具有與圖4A的預(yù)充電用的MOST M2、 M4相同功能的預(yù)充電用MOST作為M2進行說明。為了高速區(qū)別盡量低的VoD輸入，Ml的VT為較小的值(0V)。為了抑制自身截止時的漏電流，
M2的VT為較大的值0.3V。由于以大電壓VoH進行工作，所以允許這樣。進而，Mp的VT選擇為OV。因此，由圖3可知，VDD=0.3V、 VDH=0.6V。以下，以隨機輸入的情況為例并說明其工作。反相器非激活時，如圖15B所示，CK2和CK1都是0V, Ml截止，M2導通，因此節(jié)點N維持VDH。因此副反相器IV內(nèi)的較大Vt的nMOST Mn 導通，輸出為0V。其間，IV內(nèi)的較小Vt的Mp被施加VDH—VDD( =0.3V ) 的逆偏壓，因此，可無一見其漏電流。在該期間，輸入IN電壓若為 VDD，則M1不流過漏電流。這是由于VT為OV，柵極與源極之間電壓(VGS) 4皮施加了 0.3V的逆偏壓。豐ir入電壓為OV,貝'J VGS=0V, 因此，從M2的V加端子到輸入IN僅流過很小的漏電流。該電流對于V產(chǎn)OV左右的Ml不造成問題，但若進一步減小VT，則在進行低 VoD工作時會成為問題。當然，如后所述，非激活期間的輸入IN不是隨機的，若始終固定為VDD,則能夠解決該問題。
在電路即將激活之前，CK1成為Vdh而M2截止，節(jié)點N成為浮動狀態(tài)。其后，CK2成為VoD而成為檢測輸入信號的激活期間時，輸入若為VDD,則Ml的柵極與源極之間的電壓VGs為OV,因此在 Ml流過很小的漏電流，使至此為浮動的節(jié)點N緩緩放電，但在接收輸入的CK2的脈沖寬度為納秒這樣的實用范圍中，可視為節(jié)點N維持大致恒定的VDH (0.6V)。因此，副反相器IV內(nèi)的Mp保持截止狀態(tài)不變。但是，輸入為OV時，Ml的VGs成為VDD-VT (=0.3V) 而導通，節(jié)點N被放電為OV。因此，Mp被正偏壓了 VDD (0.3V) 而導通，輸出OUT被充電為VDD。此時，IV內(nèi)的MOST Mn的VT
較大，因此其漏極電壓即使為VDD也不會流過漏電流。接著，要為
非激活狀態(tài)時，為了使Ml與M2之間不流過比率電流，使CK2為 0V來將M1截止后，4吏CK1為0V來將M2導通。由此，節(jié)點N復(fù) 位為VDH。圖15A的實施方式中如下這樣減少功耗。節(jié)點N的寄生屯容Cn、以及輸出OUT的負載電容CL (未圖示)分別以振幅0.6V 和0.3V被驅(qū)動。通常，與Cn相比，CL足夠大，因此，整體的功耗大致取決于Ci的充放電功率。在與0.3V相同的有效柵極電壓下，
以往的電^各(圖17)以振幅0.6V驅(qū)動CL，本實施例以其一半振幅驅(qū)動，因此，功^J咸少至大致1/4。 CK1和CK2相對于以往而言雖然是多余的時鐘，但其導致的功耗的增加非常小，可以無視。這是因為，這些負載電容與d相比非常小，如后述那樣，若允許很小的漏電流，則相關(guān)的時鐘的電壓振幅能夠減小至0.3V。在以上的例子中，為了簡化說明，對所有的MOST—律假定較大的VT為0.3V、較小的VT為0V，但可根據(jù)漏電流的》見格、對節(jié)點N的i文電速度的要求而適當改變。例如，關(guān)于漏電流的規(guī)格，必須對通常電路為非激活時(CK1和CK2都是0V的期間)的漏電流更嚴格地抑制，因此，需要對在此期間內(nèi)可能流過漏電流的MOST(Mp、 M2、 Ml) 多加留意。在節(jié)點的放電速度方面，對與Ml的Vt也必須多加留意。使Ml、 M2、副反相器IV內(nèi)的Mp和Mn的V丁分別為VT(M1 )、 VT(M2) 、 VT(Mp) 、 VT(Mn),假定MOST導通時所必須的有效柵極電壓為0,3V,則各MOST中下式成立。
《1》.Mp中，為了在VoH的柵極電壓下截止，根據(jù)式(l) (2) 導出VDH2{VDD+VT (Mp) }+0.3V,為了在OV的4冊極電壓下導通，導出VDD+VT (Mp)三0.3V。在這些條件下，V丁(Mp)的值可任意改
變，與其相應(yīng)地Vdd和V。h也發(fā)生改變。如上所述，圖3是V。d+VT
(Mp) =0.3V的例子。
《2》.Mn中，為了在0V的柵極電壓下無漏電流地截止，則VT
(Mn )三0.3V,為了在VDH的柵極電壓下使Mn導通，則VDH—VT( Mn ) >0.3V。因此，若VDH^0.6V則這些條件成立。當然，在截止時若允許很小的漏電流，則能夠?qū)T(Mn)減小至0V左右。
《3》.M2中，為了在VoH的柵極電壓下無漏電流地截止，則VT
(M2 0.3V,為了在0V的柵極電壓下使M2導通，則VDH+V" M2 ) S0.3V。因此，若VDH$0.6V則這些條件成立。當然，在截止時若允許很小的漏電流，則能夠?qū)T (M2)減小至OV左右，因此設(shè)計變得容易。由于能夠?qū)K1的振幅減小至VDH-VDD (-0.3V)，因此能夠減小CK1發(fā)生電路的負載的充放電功率。此時，CK1在電路非激活時(M2導通時)為VDD(0.3V),因此斥冊極與源極間電壓 VGS=VDH-VDD=0.3V, M2導通，在電路激活時(M2截止時)，為 Vdh(0.6V),因此Vgs二O, M2大致截止。圖15C是這樣的CK1發(fā) 生電路的一例子。利用組合了較小Vt和校大Vt的MOST的副反相器IV無漏電流地將振幅V。h的輸入脈沖轉(zhuǎn)換為所希望的CK1脈沖。《4》.Ml的VT (Ml )，如下所示，出于與M1的有效柵極電壓相關(guān)而與VoD密切相關(guān)。CK2成為Vdd而Ml被激活，但輸入為VDD 時的電流In (VDD)因其柵極源極間電壓為0V而變小，輸入為OV 時的電流In (0)因其柵極源極間電壓為VoD而變大。In (VDD)與 In (0)的電流差若為某一值以上，則也可允許O以上的電流，即，也允許M1為一定程度的耗盡型，在此為了簡單，增強型下In(VoD) =0,即VT (Ml ) 20V。于是，若輸入為VDD，則節(jié)點N保持至此的 VDH。另外，若輸入為0V，則節(jié)點N自VoH電平開始放電。在此，允許放電直到VDD+VT(Mp)。這是因為放電到該點時，達到副反相器IV的至此的邏輯狀態(tài)要發(fā)生變化的臨界點。至少要使Mp開始導通，并在Vdd+Vt(Mp)大于VT(Mn)時，Mn要開始截止。Mp 的有效柵極電壓VDD+VT (Mp) =0.3V、 VDH=0.6VT,如以下這樣求出所需要的VT ( Ml )和VDD的關(guān)系。設(shè)CK2的脈沖寬度為tw，節(jié) 點N的電容為CN， Ml的溝道寬度為W,溝道長度為L,則施加CK2 后經(jīng)過了 tw后到達該臨界點時，在該期間中，Ml以飽和狀態(tài)進行工作，由此，成為下式。<formula>formula see original document page 22</formula>式(6)的右邊是常數(shù)，因此越減小VT(M1)則Vdd也能咸小。例如，在65納米設(shè)備技術(shù)中，若VT( Ml )=0V,則W/L=140nm/50nm, (30=0.43|iS/V， CN=1.8fF, tw=2.5ns時，VDD=0.12V。因此，Ml以其以上的VoD來區(qū)別輸入。將該VoD作為源極電壓來使Mp工作時，根據(jù)VDD+VT (Mp) =0.3V的條件，VT (Mp) =0.18V，由此Mp必須是耗盡型。若是該VoD，與以往的0.6V工作的電路(圖17)相比，功耗為約1/25。
圖16是將圖15A的IV內(nèi)的nMOST分離出并附加于輸出的例子。為了將輸出預(yù)充電為0V，需要新的作為CK1的反相信號的CK1B，但將以更高速進行工作。這是為了使節(jié)點N的電容因Mn的柵極電容的消除的量而相應(yīng)減少。由于選擇Mn的VT為較大，因此，CK1B 成為從0V變化到Vdh的高振幅的脈沖，但若將Mii的Vt咸小至0V, 或者做成耗盡型，則CK1必須維持高振幅的Vdh脈沖，但CK1B能夠?qū)崿F(xiàn)低振幅的VDD脈沖。這是由于，在非激活時，輸出OUT為0V, 因此，Mn的源極和漏極成為等電位為0V，因此即使逸祥的Vt也會不流過漏電流。但是，在激活時，僅限于輸出OUT成為Voo時流過 ^艮小的漏電流，^f旦與其他激活電流相比非常小，可無—見。在無法無視的情況下，如后所述，只要根據(jù)激活時和非激活時控制Mn的柵才及和源一及即可。
圖17是輸入輸出振幅均是VDD的反相器或驅(qū)動器。利用了圖15A 內(nèi)的電壓轉(zhuǎn)換器CVP,但從輸入IN到N，的電路視為圖2A的輸入的檢測器DTC和開關(guān)SW2。但是，圖15A與圖16不同，表示的是在電路非激活時在Vdd下工作的副反相器IV內(nèi)的較小Vt的pMOST 導通、激活時對柵極源極之間施加了逆偏壓的例子。即，在非激活時，該pMOST的柵極在0V下導通，因此輸出OUT成為VDD,但在激活時根據(jù)輸入IN而節(jié)點N，保持為0V或成為VDH。若是VDH，則輸出OUT放電為0V，但此時，該pMOST不流過漏電流。這是由于該pMOST的柵極被逆偏壓了 VDH-VDD。圖17B中，連接了在VDH 下工作并可無視漏電流的多級(n級)副反相器IV,最終級上連接了在Vdd下工作的副反相器IV。視級數(shù)不同而使電路整體為反相器或驅(qū)動器。在最終級與其前級，與圖17A同樣的電壓關(guān)系成立，因此整體的漏電流非常小，可無視。在此多級副反相器起到緩存的作用。即使在輸出OUT的負載電容尤其大的情況下，由于能夠使副反相器的尺寸朝向前級地逐漸變小，因此結(jié)果可使直接與節(jié)點N連接的副反相器的尺寸最小化，能夠使其輸入電容、即節(jié)點N的電容極
其小。因此，利用CVP內(nèi)的較小的Ml和M2也能高速控制節(jié)點N 的電壓。
圖18是圖2A的檢測器DTC與開關(guān)SW2的另一實施方式。圖 18A是與圖15A的輸入晶體管Ml相同的電路，但施加電壓的方式不同。關(guān)于非激活時的輸入，在圖15A中是隨機輸入，而在本例中輸入始終固定為VDD。 nMOST的柵極為0V，節(jié)點N為VDH,因此 Ml的柵極與源極之間被施加了 VoD的逆偏壓，使該漏電流變小到可無視。在激活時，若在輸入IN確定后對柵極施加VDD,則如上所述，根據(jù)輸入決定節(jié)點N的電壓。若在非激活時輸入固定為VDD，則有時可以不特意用脈沖控制Ml的柵極。這是由于僅靠始終施加VDD 的直流電壓就能在非激活時使Ml大致截止，激活時根據(jù)所確定的二進制輸入電壓而自動工作。但是，在非激活時，柵極與源極之間電壓為0V, VT為0V,因此，Ml流過4艮小的漏電流，i"旦在允許流過很小漏電流的情況下，不需要以脈沖控制柵極，相應(yīng)地設(shè)計變得簡單。在調(diào)換了圖18A的MOST的柵極和源極的圖18B中也達到同樣的功能。同樣，若是在非激活時柵極為0V、源極為VDD,則可無視非激活時的漏電流。當然，若使源極為0V,則雖然非激活時流過很小的漏電流，但激活時根據(jù)輸入而正常工作。圖18C是柵極輸入的另一例子。在非激活時輸入固定為0V。在輸入確定后，若利用VDD 振幅的CK2使M12導通，則達到與圖15A的Ml相同的功能。在該電路中也是非激活時Mil和M12截止，但都是小Vt,因此可能有很小的漏電流通過它們流過。但是如周知的那樣，當串聯(lián)連接兩個以上的截止狀態(tài)的MOST時，由于其縱向累積效果，漏電流變小。即，當漏電流通過兩MOST流過時，Mil —見作為某一阻抗，因此 Ml2的源極S表現(xiàn)出較小的電壓S，對其柵極和源極之間逆偏壓了 5，因此相應(yīng)地M12的漏電流減小。結(jié)果，流到兩MOST的漏電流;陂抑制為該變小了的M12自身的漏電流?？梢愿鶕?jù)需要調(diào)換CK2和輸入IN。在圖18C中，為了使CK2為Vdd的低振幅，選擇較小的M12 的VT，但使用從OV變化到VDH的CK2時，非激活時的漏電流與輸入無關(guān)地減小至可無視。這是因為由于選擇較大的M12的VT，因此截止時M12完全被截止。圖18是與上述圖5、 6對應(yīng)的圖，圖18 中詳細說明的內(nèi)容當然可適用于圖5、 6。相反，圖5、 6中說明的內(nèi) 容當然也可適用于圖18。
圖19表示向輸入輸出振幅都是VoD的反相器應(yīng)用的應(yīng)用例。是將圖15A的電路內(nèi)的nMOST置換為pMOST、將pMOST置換為 nMOST的例子。隨之，電壓關(guān)系與圖15相反，但它們的工作相同。例如，在非激活時節(jié)點N被預(yù)充電為負電壓VSL，副反相器IV內(nèi)的 nMOST Mn,即使其V丁減小至0V，但由于被逆偏壓了 0.3V,因此被截止。另外，IV內(nèi)的pMOST即使其V"曾大至0.3V也為導通，因此輸出OUT成為VDD。圖20對應(yīng)圖16，圖21對應(yīng)圖17,圖22A 圖22C對應(yīng)圖18A 圖18C。圖9的CK1B是從V化變化到VDD的CK1 的反相信號。
如上所述，若使用兩個電源(Vdd和Vdh、或Vdd和Vsl，但是除了接地Vss)，則能夠以很少數(shù)量的MOST構(gòu)成低電壓、低功率的電路。以下，以使用Vdd和VoH的情況為例，進一步說明各實施例。圖23是輸入輸出振幅均是VDD的反相器的實施例，但在利用 MOST自身所具有的電容方面與之前的實施例不同。圖23A的 nMOSTMl，其柵極(G)電壓若高于源極(S)電壓或漏極(D)電壓Vt以上，則在漏極與柵極之間或柵極與源極之間形成由柵極氧化膜的厚度和柵極面積所確定大小的MOS電容Cb,這是/>知的。該實施例是利用了該特性的反相器。即，首先利用時鐘CK1將開關(guān)SW1 導通而將節(jié)點N放電為0V，然后將該開關(guān)截止。副反相器IV內(nèi)的 pMOST導通而輸出OUT成為VDD,但IV內(nèi)的nMOST的V"交大，因此不會流過亞閾值電流。其后，在利用CK2使開關(guān)SW2導通而對 M0STM1的棚4及輸入與輸入電壓對應(yīng)的Vt以上的Vdd或Vt以下的 0V,將該開關(guān)截止。其后，對漏極輸入振幅VoH的時鐘CK3。若柵極電壓為VoD,則MOS電容Cb較大，因此其柵極電壓Vc升壓，其值為VG=VDD+aVDH， a=Cb/(Cb+Cp)。在此，Cp是柵極部的寄生電容，是與Cb相比極小的值。若將該升壓后的Vc的值選為Vdh和 Vt之和以上，則時鐘CK3的振幅VoH不變地表現(xiàn)于源才及。因此，輸出OUT被副反相器IV內(nèi)的nMOST高速放電。此時，較小VT的 pMOST的柵極與源極之間被施加了逆偏壓，因此不會流過亞閾值電流。因此，該例子中，如圖17A所示，是在激活時施加了逆偏壓的例子。另外，若輸入為0V，則Cb大致為0,因此Vg大致保持0V 不變，M0STM1截止，節(jié)點N不會表現(xiàn)出電壓。因此，輸出OUT 為Vdd不交。如此，利用MOS電容時，輸入IN中的Vdd與0V的電壓差在節(jié)點N被放大為Vdh與0V的電壓差。本實施例中從輸入 IN到節(jié)點N相當于圖2A的DTC和開關(guān)SW2。
圖24A是利用輸出OUT的電壓控制圖2A的開關(guān)SW1的方式。將對圖16和圖17A的實施例折中而成的驅(qū)動器的輸出(N，)電壓反饋來控制電壓轉(zhuǎn)換器CVP內(nèi)的pMOSTM2。在此，如上所述，為了使CK2和CK1B的振幅為VDD,而對Ml和Mn使用較小的VT。假定在輸入IN的前級連接圖24B的電路，以下說明其工作。非激活時 (CK2為0V、 CK1B為VDD),無論前級電路的輸入in的狀態(tài)如何， M00導通，M01截止，因此輸入IN被充電為VDD，將OV的輸出N，作為柵極電壓的CVP內(nèi)的pMOST M2導通，從而節(jié)點N^皮充電為 VDH。接著在激活時，即前級電路的輸入in確定，時鐘CK2成為VDD 而電路被激活時，輸入狀態(tài)下的工作不同。如果輸入IN為0V,則 Ml導通，因此節(jié)點N的電壓自Vdh降低很小。這是由于該電壓取決于Ml和M2的電導之比(所謂的比率)。于是，輸出MOSTMp成為導通的方向，輸出N，的電壓上升很小，因此pMOSTM2成為截止的方向。因此，節(jié)點N的電壓自最初的值下降。由于這樣的反饋，節(jié)點N急速放電至0V， pMOSTMp完全導通。因此，該輸出(節(jié)點 N，)終于被充電至VDH,其后級的副反相器IV輸出OUT為0V。此時，該后級的IV內(nèi)的pMOST的柵極與源極之間被施加逆偏壓，因此不會流過漏電流。在該狀態(tài)下M2截止，因此M2的柵極電壓為 VDH。在接著的非激活時，Mn因CKlB而導通，節(jié)點N，自V。h開始放電。于是，CVP內(nèi)的pMOSTM2開始導通，對節(jié)點N充電。結(jié)果，利用再次反饋效果，節(jié)點N、節(jié)點N，以及輸出OUT分別高速復(fù)位為 VDH、 0V、以及Vdd。若輸入IN為V。d,則輸入MOSTMl保持截止狀態(tài)，因此內(nèi)部電壓以及輸出電壓保持非激活狀態(tài)不變。利用該反饋的實施例具有不需要用于控制M2柵極的VoH振幅的脈沖的優(yōu) 點。例如，如上所述，若VDD為0.1V左右，則必須從外部施加VDH=0.6V 的脈沖，但若這樣，其與VoD之差變大，相應(yīng)地設(shè)計變困難，功耗損失也變大。在要以上述那樣的相同的低Vdd使整個屯路工作的情況下，只要使Mn為V產(chǎn)0.2V左右的耗盡型即可。即使在Vdd二0.1V 的時鐘下導通時的有效柵極電壓為0.3V,截止時其漏極與源極間電壓為0V,因此即使Mn為耗盡型也不會流過漏電流。當然，若將 Mn做成VT為0.3V左右的增強型，則為了完全抑制漏電流，只要使用另一電源電壓來用0.6V左右的時鐘控制其柵極即可。另外，如上所述，在非激活時，即使輸入前級電路(圖24B)由較小Vt的MOST 構(gòu)成，由于M01和M02的縱向累積效果，它們的漏電流會變小。在該實施例中，若使輸出OUT的負載電容比前級節(jié)點電容大很多，則能夠以低電壓VoD驅(qū)動該負載，因此整個電路為低功耗。但是，在輸出為VoH的期間，雖說Mn截止，但流過相當多的漏電流，為了減小漏電流，只要控制成使Mn的柵極和源極(圖24A的Mn的接地端子)在電路激活時(即輸出VoH的期間中)分別為OV和VDD，在電路非激活時(即輸出0V的恒定電壓的期間中)相反地為VDD 和0V即可。^f旦是在該情況下，如上所述，Mn的襯底或阱必須固定為最低電壓即0V。輸入為VoH的期間中，Mn的柵極與源極之間施加了 VoD的逆偏壓，相應(yīng)地Mn的漏電流減小。如此在激活時和非激活時控制源極和柵極的方法也適用于后述的圖25B,還可適用于例如圖16的Mn。即使將圖中的Mn的VT減小得足夠低，或使其為耗盡型，也能以較低的漏電流進行低Vdd工作。以下，表示使用了圖24A的反饋方式的幾個應(yīng)用例。另外，以下的例子也可同樣適用于沒有反饋的例子例如圖15A、圖16、圖19A 或圖20等。圖25所示的電路由電壓轉(zhuǎn)換器CVP組(CVP1、 CVP2)、選擇它們的選擇電路DEC (例如地址譯碼器)、構(gòu)成電路才莫塊BL 的子模塊組(bll、 b12)構(gòu)成。子模塊是例如以存儲器陣列中的字線
(相當于圖中OUT)為例，從許多字線中選擇特定的字線并對所選擇的字線施加電壓脈沖的電路?；蛘咭杂蛇壿嬰娐窐?gòu)成的主要電路
(亞核芯subcore)為例，對所選擇的亞核芯施加電源電壓或?qū)⑵浣?斷的電源開關(guān)電路。在此，以電源開關(guān)電路為例。在邏輯電路模塊中，非激活時或待機時，必須截斷模塊BL內(nèi)流過的較大漏電流。為此，公知是將該模塊細分為子模塊，并控制細分出的子模塊的電源電壓的方式。即，著眼于某一子模塊，存在不需要施加電源電壓的時間區(qū)和需要施加的時間區(qū)，因此在不需要施加的時間區(qū)將該亞核芯的電源切斷，在需要施加的時間區(qū)將該亞核芯的電源導通。由此，可抑制漏電流而進行正常的邏輯工作。但是，控制各子模塊的電源電壓的pMOST (MB1、 MB2)為了流過亞核芯的激活時的4交大電流而變得極大，因此其柵極電容變大，則用于驅(qū)動這樣的MOST的功率也變大。因此，希望有能夠以小振幅信號的輸入(IN)信號驅(qū)動該柵極的圖25A所示的電路。在此為了簡化說明，將子模塊設(shè)為2 個。地址譯碼器DEC將對許多子模塊標注了編號的地址作為輸入，在此假定選擇兩個子模塊作為一組，進而為了從該兩個子模塊中選擇1個，對兩個電壓轉(zhuǎn)換器的輸入MOST Ml的柵極輸入(Gl )譯碼。電路非激活時，該整個電路的漏電流變小至可無視的程度。這是由于譯碼器DEC部、電壓轉(zhuǎn)換器CVP部、模塊BL部中任一部都將漏電流抑制得較小。即，在DEC部中，預(yù)充電MOSTM0導通，其輸入信號(al、 a2、 a3)通常均是0V,因此即使用于輸入輸入信號的MOST的Vt校小，由于表現(xiàn)出源極電壓(圖中Sl、 52)而引起的縱向累積效果，它們的漏電流變小。這些CVP1和CVP2內(nèi)的輸入MOSTM1由于輸入為VDD、其柵極(G1)為0V，因此截止。與各自的輸出(0UT1、 OUT2)連接的Mnl和Mn2也不流過漏電流。這是因為漏極與源極為0V。此時，模塊內(nèi)的電源控制MOST(MBl、 MB2)導通，他們是小VT，因此即使是低電壓VDD，也會向各子模塊供給大電流。電路激活時，以選擇性地使MB1截止、并停止向子模塊bll供給電源的情況為例，以下說明其工作。激活時，所有的地址輸入從至此的0V變?yōu)閂DD，因此CK2和CK1B分別成為Vdd和 0V時，選擇兩個子模塊，輸入IN被放電為OV。接著，對屬于要選擇的CVP1的Gl選擇性地施加Voo。對應(yīng)的節(jié)點Nl被放電，對0UT1 輸出VoH的電壓。因此，在MB1的柵才及與源極之間施加逆偏壓， MB1成為截止，子模塊bll的電源被切斷。屬于非選擇的CVP2的 G1保持0V不變(即CVP2保持非選擇狀態(tài))，因此對應(yīng)的MB2保持導通狀態(tài)。該實施例具有即使與輸入IN的前級連接的電路的規(guī)模較大也可由兩個CVP共用的優(yōu)點。另外，由于輸入為OV是較小的 Vt,因此屬于非選4奪狀態(tài)的CVP2的輸入MOSTMl中流過很小的漏電流，但該漏電流與對其他節(jié)點電容充放電時的激活電流相比非常小，可無視。但是，進一步減小VT來進行低電壓工作時，該漏電流不能無視。為了減小該漏電流，使多個電壓轉(zhuǎn)換器CVP的輸入不共用地分離獨立，僅使所要選擇的一個轉(zhuǎn)換器的輸入為0V,使其他輸入保持Vdd,如此即可。
圖25B是將圖15A中的輸入MOST Ml并聯(lián)的例子。輸入輸出為Vdd振幅，可得到輸入A和B的NOR電路。即，非激活時輸入A 和B始終為0V，激活時至少任一方變化為VDD，即在輸入為Mil 和M12中至少一個MOST的柵極與源極分別被施加Vdd和0V時，輸出OUT可得到VoD的電壓。在非激活時，M11和M12的柵極和源才及分別為0V和VDD，因此在兩MOST中不流過漏電流。圖25C 是NAND電路。非激活時所有的輸入為0V,激活時所有的輸入變?yōu)?VDD，僅在此時，節(jié)點N被放電，輸出OUT可得到VoD的電壓。非激活時因上述的縱向累積效果使漏電流變小。
圖26是例如圖15A使用降低過大電壓MOST的例子。由圖3可知，若逐漸減小增強型MOST的VT,或者逐漸增大耗盡型MOST的 VT，則Vdh與VoD之差變大。圖15A中，節(jié)點N從VoH變化到0V，因此在Ml和M2的漏極與源極之間施加了過大的VoH電壓，對副反相器IV內(nèi)的MOST的柵極也施加了過大電壓VDH,因此有損MOST 的可靠性。要保護MOST不受過大的漏極源極電壓的影響，只要在過大電壓節(jié)點串聯(lián)插入對柵極施加了適當直流電壓的MOST即可。圖26的M12和M22是出于該目的而插入的MOST。 CK2為VDD的激活初期，IN為0V時，節(jié)點N還是V。h左右，因此對圖15A的輸入MOST Ml施加過大電壓。因此在輸入MOST Mil串聯(lián)插入柵極電壓為VDH/2的較小VT( 0V)的MOSTM12。在節(jié)點N放電至VDH/2 之前，節(jié)點kl的電壓為VDH/2。因此，Mil和M12各自的漏極源極電壓減半至VDH/2。同樣，節(jié)點N放電至0V的期間中，施加于圖15A 的M2的過大電壓因M22而緩和。即，CKl為VoH而截止，節(jié)點k2 成為VDH/2, M21和M22各自的漏極源極電壓成為VDH/2。同樣，對于在VoH下工作的副反相器等電路插入這樣的MOST也是有效的。為了保護MOST免受過大的柵極電壓的影響，只要使柵極電壓為VDH 的MOST的柵極膜厚大于柵極電壓為Vdd的MOST的膜厚即可。例如以圖16為例，只要將Mp的柵極膜厚大于與其漏極(OUT)連接的MOST的膜厚即可。以圖15為例，只要使M21和副反相器內(nèi)的 MOST的柵極膜厚大于其他膜厚即可。
圖27是應(yīng)用了以上電路的LSI (CHIP)的概略圖。CHIP由用于同外部交換輸入輸出信號的接口電路(I/O)、其內(nèi)部的主要電路 (CORE)以及同時鐘發(fā)生電路轉(zhuǎn)換外部電源電壓Voo的電路 (CKG&VC)構(gòu)成。進一步CORE由在Vdd和Vss的大振幅電壓下工作的電路組A、在Vdl和VsH的小振幅電壓下工作的電路組B構(gòu) 成。電路組A由負載電容較小因此功耗本來就很小的個別電路例如 A1和A2構(gòu)成。因此，從功耗方面考慮允許這些個別電路以較大的電壓振幅工作，因此可直接使用圖29那樣的以往的CMOS電路。另外，電路組B由負載電容較大因此功耗本來就很大的個別電路例如Bl和B2構(gòu)成。因此，從功耗方面考慮這些個別電路必須以小電壓振幅進行工作，因此可根據(jù)目的而使用實施例圖2至圖14的電路或圖15至圖26的電路。圖28A的CORE，表示電路組B本身或其一部分。要進行從電^各組A內(nèi)的Al到電-各組B內(nèi)的Bl的信號交換，可使用圖ll的電路，要進行從B2到A2的信號交換可使用圖10的電路。
圖28A是外部電源為兩個電源(VDD、 VI/0)的LSI的概略圖。接口 1/0通常被施加比VoD高得多的電源電壓VI/0。內(nèi)部的主要電路 (CORE)的電源是三個電源(VDD、 VDH、 VSL)。對VoH可直接利用VI/0，或使用利用內(nèi)置于芯片內(nèi)的降壓電源電路(如圖28B所示，將參照電壓Vref、比較器CP、 pMOSTM作為輸出級的電路)從VI/0 降壓了的電源電壓。眾所周知，這種降壓電源電路的負載驅(qū)動電流
較大，因此對于VDH流過較大電流的電路有效。如果在不需要使Vdh
流過較大電流的情況下，也可以利用公知的采用了電容器的電荷泵
電路將VoD升壓，將升壓后的Vdd用作VoH電源。也可以利用電荷
泵電路自V加或V!,o產(chǎn)生負電壓VSL。也能由V!,o產(chǎn)生VDD，因此此時也能進行VI/0的單一電源工作。
喻，本發(fā)明不限于此，在不脫離本發(fā)明要旨的范圍內(nèi)可進行各種變更。
工業(yè)上的可利用性
本發(fā)明可廣泛利用于使用CMOS電路的各種半導體器件。
權(quán)利要求
1.一種半導體器件，是包括當使柵極和源極為相等電壓時在漏極與源極之間實質(zhì)上流過亞閾值電流的MOST且以大電壓振幅和小電壓振幅進行工作的電路，其特征在于在非激活時，在該MOST的柵極上施加電壓以使該MOST的柵極和源極之間為逆偏壓，在激活時，根據(jù)輸入電壓保持該逆偏壓狀態(tài)或被控制為正偏壓狀態(tài)，在正偏壓狀態(tài)下，該MOST以小電壓振幅進行工作。
2. —種半導體器件，包括閾值電壓不同的MOST,其特征在于具有包括小閾值電壓的MOST或耗盡型MOST的輸出級，上述輸出級的負載的電壓振幅小于構(gòu)成上述輸出級的MOST的柵極電壓振幅。
3. 根據(jù)權(quán)利要求2所述的半導體器件，其特征在于構(gòu)成上述輸出級的MOST的柵極部的寄生電容小于上述輸出級的負載的電容。
4. 根據(jù)權(quán)利要求2所述的半導體器件，其特征在于上述輸出級包括p溝道MOST和n溝道MOST這兩個MOST,至少一方的該 MO ST的閾值電壓大于另一方的閾值電壓。
5. —種半導體器件，包括閾值電壓不同的MOST，其特征在于具有包括小閾值電壓的MOST或耗盡型MOST的輸出級，上述輸出級包括權(quán)利要求1所述的COMS電路，上述輸出級的負載的電壓振幅小于構(gòu)成上述輸出級的MOST的柵極電壓振幅。
6. —種CMOS電路，包括當使柵極和源極為相等電壓時在漏極與源極之間實質(zhì)上流過亞閾值電流的MOST,其特征在于該MOST具有第一工作模式和第二工作模式，在該第一工作模式下，在該MOST的柵極上施加與該電^各的輸入電壓無關(guān)的恒定電壓以使該MOST的柵極和源極之間為逆偏壓，在該第二工作模式下，才艮據(jù)該電路的輸入電壓保持該逆偏壓狀態(tài)或控制該片冊極電壓以4吏該柵極和源極之間為正偏壓。
7. —種CMOS電路，包括當使柵極和源極為相等電壓時在漏極與源極之間實質(zhì)上流過亞閾值電流的MOST,其特征在于該MOST具有第一工作模式和第二工作模式，在該第一工作模式下，在該MOST的柵極上施加與該電路的輸入電壓無關(guān)的恒定電壓以使該MOST的柵極和源極之間為正偏壓，在該第二工作才莫式下，根據(jù)該電路的輸入電壓保持該正偏壓狀態(tài)或控制該柵極電壓以使該 4冊才及和源纟及之間為逆偏壓。
8. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于若上述MOST為p溝道MOST，則上述恒定電壓是高于上述MOST的源極電壓的電壓，若上述MOST為n溝道MOST,則上述恒定電壓是負電壓。
9. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于上述恒定電壓通過動態(tài)運4亍來施加。
10. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于上述電路在兩個電源的電壓下工作。
11. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于上述MOST的漏極的電壓振幅小于該MO ST的柵極的電壓振幅。
12. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于過亞閾值電流的第一 MOST和不流過亞閾值電流的第二 MOST,該第一 MOST的漏極與該第二 MOST的漏極相連接。
13. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于上述MOST是具有小閾值電壓的第一 MOST,該電路包括該第一 MOST和具有大閾值電壓的第二 MOST,該偏壓狀態(tài)通過該第二 MOST來控制。
14. 一種半導體器件，是包括閾值電壓不同的MOST的電路，其特征在于具有包括小閾值電壓的MOST的輸出級，該輸出級包括權(quán)利要求6或7所述的COMS電路，該輸出級的負載的電壓振幅小于構(gòu)成該輸出級的MOST的柵極電壓振幅。
15. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于上述MOST是具有小閾值電壓的第一 MOST，該電路包括該第一 MOST和以較大電壓工作的具有大閾值電壓的第二 MOST,該第一 MOST的柵極電壓由該第二 MOST的漏極電壓來控制。
16. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于利用MOST的電容對輸入電壓進行升壓來控制該偏壓狀態(tài)。
17. 根據(jù)權(quán)利要求6或7所述的半導體器件，其特征在于包括由具有不同閾值電壓的MOST構(gòu)成的輸入級和輸出級，該輸出級包括權(quán)利要求6或7所述的MOST,與該輸入級連接且具有小閾值電壓的MOST具有能區(qū)別輸入電壓的功能。
18. 根據(jù)權(quán)利要求17所述的半導體器件，其特征在于包括多個具有上述輸入級和上述輸出級的電路，該輸入級的該 MOST具有包括該輸入級和該輸出級的電路的選擇功能。
19. 根據(jù)權(quán)利要求18所述的半導體器件，其特征在于包括多個電路模塊，各電路模塊的電源上連接有用于控制向該電路模塊供給電源電壓的具有小閾值電壓的MOST,該MOST的柵極分別與該輸出級連接。
20. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于上述MOST是耗盡型MOST。
21. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于至少上述MOST的4冊極電壓是通過在柵極上施加了直流電壓的MOST來控制。
22. 根據(jù)權(quán)利要求6或7所述的CMOS電路，其特征在于包括柵極氧化膜不同的MOST,該MOST的4冊極氧化膜比與該MOST的漏極相連接的MOST的柵極氧化膜厚。
23. —種CMOS電路，由具有不同大小的閾值電壓的多個MOST 構(gòu)成，以不同的電壓振幅進行工作，其特征在于，包括用于檢測該電路的輸入電壓的第一 MOST;柵極電壓振幅大于該輸入的電壓振幅且漏極電壓振幅小于該柵極電壓振幅的第二 MOST;以及在第二 MOST的柵極上施加與該電路的輸入電壓無關(guān) 的恒定電壓的第三MOST。
24. 根據(jù)權(quán)利要求23所述的CMOS電路，其特征在于上述第一 MOST的閾值電壓小于上述第三MOST的閾值電壓。
25. 根據(jù)權(quán)利要求23所述的CMOS電路，其特征在于上述第二 MOST是耗盡型MOST。
26. 根據(jù)權(quán)利要求23所述的CMOS電路，其特征在于上述第一 MOST的漏極與上述第二 MOST的柵極和上述第三MOST的漏極連4妾。
27. 根據(jù)權(quán)利要求23所述的CMOS電路，其特征在于上述第一 MOST的柵極氧化膜比第二 MOST的柵極氧化膜薄。
28. 根據(jù)權(quán)利要求6 13、 15、 16、 20~27中任一項所述的CMOS 電路，其特征在于輸出電壓振幅為0.6V以下。
29. 根據(jù)權(quán)利要求14、 17 19中任一項所述的半導體器件，其特征在于上述CMOS電路的輸出電壓振幅為0.6V以下。
全文摘要
本發(fā)明提供一種CMOS電路和半導體器件，在包括當使柵極和源極為相等電壓時在漏極與源極之間實質(zhì)上流過亞閾值電流的MOST(M)的輸出級電路中，在非激活時，對該MOST(M)的柵極施加電壓以使該MOST(M)的柵極和源極之間為逆偏壓。即在MOST(M)為p溝道型時，對柵極施加比p型的源極高的電壓，在MOST(M)為n溝道型時，對柵極施加比n型的源極低的電壓。在激活時根據(jù)輸入電壓保持該逆偏壓狀態(tài)或控制為正偏壓狀態(tài)。從而能夠?qū)崿F(xiàn)即使閾值電壓較小也能進行漏電流較小、以高速且較小的電壓振幅進行工作的CMOS電路及半導體器件。
文檔編號H01L21/70GK101569101SQ20078004826
公開日2009年10月28日申請日期2007年12月11日優(yōu)先權(quán)日2006年12月26日
發(fā)明者伊藤清男, 山岡雅直申請人:株式會社瑞薩科技

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