三維集成電路的器件結(jié)構(gòu)及其制備方法
【技術領域】
[0001]本發(fā)明涉及半導體制造技術領域，尤其涉及一種三維集成電路的器件結(jié)構(gòu)及其制備方法。
【背景技術】
[0002]電容、電感和電阻等是電子設備中最基礎、最重要的電子元器件，目前廣泛的應用于計算機、通信、交通以及航空等重要領域。例如，在定時、濾波、耦合等裝置的電子設備中，電容起到儲存和強化電能的效果，因此電容作為一可靠性的儲能器件得到日益廣泛關注。
[0003]隨著科學技術的進步以及社會信息化程度的提高，在半導體集成電路設計中會有多種電容可供選擇，包括金屬一氧化物一半導體(Metal—Oxide一Semiconductor,簡稱M0S)電容、多晶娃一絕緣體一多晶娃(Polysilicon—Insulator一Polysilicon,簡稱 PIP)電容、金屬一絕緣體一金屬(Metal—Insulator一Metal，簡稱MIM)電容以及金屬一氧化物一金屬(Metal—Oxide一MetalJI^lMOM)電容等。
[0004]在實際的半導體集成電路設計工藝中，大多數(shù)采用的均為上述多種電容，但是MIM, MOM以及PIP等結(jié)構(gòu)形成的電容均會占用芯片本身的設計面積，因此所制備的電容占據(jù)芯片的面積不能過大，導致電容的電極面積受到限制，所致電容儲存電能的容量、內(nèi)阻等指標達不到器件生產(chǎn)的需求；而且不僅僅電容，其他電路元器件的設計面積也受到了很大的限制。
[0005]本發(fā)明人根據(jù)多年來從事半導體技術領域方面的相關經(jīng)驗，細心觀察且研究，提出了一種設計合理且有效改善現(xiàn)有技術缺陷的技術方案。

【發(fā)明內(nèi)容】

[0006]鑒于上述問題，本發(fā)明提供一種三維集成電路的器件結(jié)構(gòu)及其制備方法，以解決現(xiàn)有技術中電容面積受限，致電容儲存電能的容量、內(nèi)阻等指標達不到器件生產(chǎn)需求的缺陷。
[0007]本發(fā)明解決上述技術問題所采用的技術方案為:
[0008]—種三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)包括:
[0009]鍵合晶圓，包括正面鍵合的第一晶圓和第二晶圓，且所述第一晶圓的背面上和/或所述第二晶圓的背面上設置有非器件區(qū)域；
[0010]電路元件，設置于所述非器件區(qū)域中。
[0011]較佳的，上述的三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)中:
[0012]所述電路元件包括電感和/或電容和/或電阻。
[0013]較佳的，上述的三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)中:
[0014]所述電路元件為電容。
[0015]較佳的，上述的三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)中:
[0016]所述電容包括垂直于所述非器件區(qū)域方向上，交替堆疊的若干金屬層和若干絕緣層。
[0017]較佳的，上述的三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)中:
[0018]位于所述非器件區(qū)域中的第一晶圓的背面和/或位于所述非器件區(qū)域中的第二晶圓的背面與所述電容的接觸面，以及背離所述接觸面的電容另一面均為所述金屬層。
[0019]較佳的，上述的三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)中:
[0020]所述第一晶圓包括第一襯底和第一 BEOL介質(zhì)層；所述第二晶圓包括第二襯底和第二 BEOL介質(zhì)層；
[0021 ] 其中，所述第二 BEOL介質(zhì)層覆蓋所述第二襯底的上表面，所述第一 BEOL介質(zhì)層位于所述第二 BEOL介質(zhì)層之上，所述第一襯底覆蓋所述第一 BEOL介質(zhì)層的上表面。
[0022]較佳的，上述的三維集成電路的器件結(jié)構(gòu)，其中，所述器件結(jié)構(gòu)還包括:
[0023]第三BEOL介質(zhì)層，覆蓋于所述第一晶圓的背面表面和/或所述第二晶圓的背面表面，并包覆所述電路元件。
[0024]—種三維集成電路的器件結(jié)構(gòu)的制備方法，其中，所述方法包括:
[0025]步驟S1、提供一正面鍵合晶圓，所述鍵合晶圓包括第一晶圓和第二晶圓，且所述第一晶圓的背面上和/或所述第二晶圓的背面上設置有非器件區(qū)域；
[0026]步驟S2、于所述非器件區(qū)域的第一晶圓的背面表面和/或所述非器件區(qū)域的第二晶圓的背面表面制備一金屬層；
[0027]步驟S3、制備一絕緣層覆蓋所述金屬層的表面，并繼續(xù)制備所述金屬層覆蓋所述絕緣層的上表面。
[0028]較佳的，上述的三維集成電路的器件結(jié)構(gòu)的制備方法，其中，所述方法中還包括:
[0029]步驟S4、重復步驟S3，以形成交替堆疊的若干金屬層和若干絕緣層。
[0030]較佳的，上述的三維集成電路的器件結(jié)構(gòu)的制備方法，其中，所述方法中:
[0031 ] 所述交替堆疊的若干金屬層和若干絕緣層組成一電容結(jié)構(gòu)。
[0032]較佳的，上述的三維集成電路的器件結(jié)構(gòu)的制備方法，其中，所述方法中:
[0033]所述電容結(jié)構(gòu)接觸所述第一晶圓的背面和/或所述第二晶圓的背面總面積的5%?95%。
[0034]較佳的，上述的三維集成電路的器件結(jié)構(gòu)的制備方法，其中，所述方法中:
[0035]所述第一晶圓包括第一襯底和第一 BEOL介質(zhì)層；所述第二晶圓包括第二襯底和第二 BEOL介質(zhì)層；
[0036]其中，所述第二 BEOL介質(zhì)層覆蓋所述第二襯底的上表面，所述第一 BEOL介質(zhì)層位于所述第二 BEOL介質(zhì)層之上，所述第一襯底覆蓋所述第一 BEOL介質(zhì)層的上表面。
[0037]較佳的，上述的三維集成電路的器件結(jié)構(gòu)的制備方法，其中，所述方法還包括:
[0038]制備一第三BEOL介質(zhì)層以覆蓋所述第一晶圓的背面表面和/或所述第二晶圓的背面表面，并包覆所述金屬層和所述絕緣層。
[0039]上述技術方案具有如下優(yōu)點或有益效果:
[0040]本發(fā)明公開了一種三維集成電路的器件結(jié)構(gòu)及其制備方法，通過在非器件區(qū)域的晶圓的背面表面設置一電容的電路元件，該電容接觸晶圓背面的大部分面積，因此所制備的電容面積相對較大，電容儲存電能的容量、內(nèi)阻等指標可以達到器件生產(chǎn)的需求，同時因晶圓的背面可用來形成引線，所以超大面積的電容亦不會對其他電路元器件的設計與分布造成影響。
[0041]具體
【附圖說明】
[0042]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明及其特征、夕卜形和優(yōu)點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發(fā)明的主旨。
[0043]圖1是本發(fā)明中三維集成工藝的晶圓鍵合結(jié)構(gòu)示意圖；
[0044]圖2是本發(fā)明中三維集成電路的器件結(jié)構(gòu)示意圖；
[0045]圖3是本發(fā)明中三維集成電路的器件結(jié)構(gòu)的制備流程圖。
【具體實施方式】
[0046]本發(fā)明的核心思想是:在非器件區(qū)域的晶圓背面的表面設有電路元件。
[0047]下面結(jié)合附圖和具體的實施例對本發(fā)明作進一步的說明，但是不作為本發(fā)明的限定。
[0048]具體的，如圖1所不的晶圓鍵合結(jié)構(gòu)不意圖:該鍵合晶圓具體的包括第一晶圓I和第一■晶圓2，第一晶圓I位于第一■晶圓2的上方，且兩晶圓的正面相互鍵合。
[0049]在實際的生產(chǎn)工藝中，具有設置有器件結(jié)構(gòu)的一晶圓面作為晶圓的正面及相對于該正面而設定的一背面，具體的可參照現(xiàn)有技術。
[0050]在本發(fā)明的實施例中，第一晶圓I的背面或者第二晶圓2的背面或者第二晶圓2與第一晶圓I的背面設置有非器件區(qū)域(如在設置有器件結(jié)構(gòu)的晶圓背面上主要用于設置引線的區(qū)域，于該區(qū)域中設置本實施例中的電路元件不會對已經(jīng)制備或后續(xù)制備的其他器件結(jié)構(gòu)產(chǎn)生不利的影響)，為便于對本發(fā)明做出進一步的詳解，在一優(yōu)選的實施例中，第一晶圓I的的背面設置有非器件區(qū)域，第二晶圓2的背面未設有非器件區(qū)域。
[0051]其中，第一晶圓I具體的包括一第一襯底Ia和一第一 BEOL(Back —End — Of?—Line,簡稱BE0L，也即常規(guī)所言的后段制程層)介質(zhì)層lb，第二晶圓2包括第二襯底2a與第二 BEOL介質(zhì)層2b，第一 BEOL介質(zhì)層Ib覆蓋于第二 BEOL介質(zhì)層2b。
[0052]如圖1所示，第二 BEOL介質(zhì)層2b覆蓋第二襯底2a的上表面，第一 BEOL介質(zhì)層Ib位于第二 BEOL介質(zhì)層2b之上，第一襯底Ia覆蓋第一 BEOL介質(zhì)層Ib的上表面，且第一襯底Ia裸露的上表面作為第一晶圓I的背面，第一 BEOL介質(zhì)層Ib與第二 BEOL介質(zhì)層2b的接觸面作為第一晶圓1、第二晶圓2的正面。在本發(fā)明的實施例中，第一 BEOL介質(zhì)層Ib和第二 BEOL介質(zhì)層2b內(nèi)還包括若干金屬互聯(lián)層(圖中未示出)，在此不做詳細贅述。
[0053]另外，為繼續(xù)進行后續(xù)的制程該結(jié)構(gòu)還設有一第三BEOL介質(zhì)層3，該第三BEOL介質(zhì)層3覆蓋于第一晶圓I的背面表面和/或第二晶圓2的背面表面，并包覆電容器件，作為一個可選的實施例，第三BEOL介質(zhì)層3只覆蓋第一晶圓I的背面。
[0054]在本發(fā)明的實施例中，上述的第一 BEOL介質(zhì)層Ib、第二 BEOL介質(zhì)層2b與第三BEOL介質(zhì)層3的材質(zhì)可以不相同，作為一個優(yōu)選的實施例，第一 BEOL介質(zhì)層lb、第二 BEOL介質(zhì)層2b與第三BEOL介質(zhì)層3的材質(zhì)均相同。
[0055]優(yōu)選的，上述的第一襯底Ia與第二襯底2a的材質(zhì)相同，均為硅襯底。
[0056]如圖2所示的三維集成電路的器件結(jié)構(gòu)示意圖，其具體結(jié)構(gòu)