專利名稱：用于微電子裝置的電組件及形成所述電組件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于微電子裝置的電組件的設(shè)計(jì)和制造，且具體來(lái)說(shuō)，本發(fā)明的若干 實(shí)例涉及用于存儲(chǔ)器裝置的金屬-絕緣體-金屬電容器。
背景技術(shù)：
動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)裝置具有存儲(chǔ)器單元，所述存儲(chǔ)器單元具有場(chǎng)效 應(yīng)晶體管和電容器。高容量DRAM裝置通常使用非平面電容器結(jié)構(gòu)，例如溝槽式電 容器或堆疊式電容器。盡管非平面電容器結(jié)構(gòu)通常比平面電容器結(jié)構(gòu)需要更多的掩 蔽、沉積及蝕刻工藝，但大多數(shù)高容量DRAM裝置還是使用非平面電容器。在非平 面及平面電容器二者中，金屬-絕緣體-金屬(MIM)結(jié)構(gòu)提供較高電容來(lái)啟用較高密 度的裝置。典型的MIM電容器具有由介電層分離的頂部及底部導(dǎo)電層。所述頂部及 底部導(dǎo)電層(其也稱為電極或極板)可由相同材料或不同材料構(gòu)成。制造MIM電容 器的一個(gè)方面是提供具有高介電常數(shù)的介電層以使得針對(duì)介電層的既定厚度，可將更 多的電荷存儲(chǔ)在電容器中。制造MIM電容器的另一參數(shù)是提供足夠厚的介電層以減 輕或消除電流泄漏。 一般來(lái)說(shuō)，需要使用具有高介電常數(shù)的介電層來(lái)使小的電容器在 低泄漏水平的情況下存儲(chǔ)與相對(duì)較大電容器相同的電荷量。
鉭氧化物是用于形成MIM電容器中的介電層的一種有前景的材料。在現(xiàn)有的電 容器中，第一釕電極直接沉積到位于擴(kuò)散區(qū)域上方的插頭上。然后，在300-45(TC使 用氣相沉積工藝將非晶鉭氧化物介電層沉積到所述釕層上。所述非晶鉭氧化物具有約 18-25的介電常數(shù)。為使鉭氧化物層的介電常數(shù)增加到約40-50，隨后在30(TC以上(例 如，通常在600-800'C之間)使用單獨(dú)高溫工藝使其結(jié)晶。然而，用來(lái)使所述鉭氧化 物結(jié)晶的此額外高溫處理可影響制造微電子裝置的熱預(yù)算。例如，通常避免高溫工藝 以防止薄膜的不穩(wěn)定、摻雜物/植入物的擴(kuò)散及在薄膜堆疊中產(chǎn)生不需要的應(yīng)力。也 避免高溫退火工藝，因?yàn)槠鋵⑿枰圃爝^(guò)程中必不可少的額外耗時(shí)程序。因此，將需 要形成具有高介電常數(shù)的鉭氧化物介電層而無(wú)需在其經(jīng)沉積之后在高溫下在單獨(dú)的 工藝中對(duì)鉭氧化物進(jìn)行退火
發(fā)明內(nèi)容


圖1是示意性圖解說(shuō)明處于根據(jù)本發(fā)明實(shí)施例的方法階段的微電子工件的一部 分的剖視圖。
圖2是在根據(jù)本發(fā)明實(shí)施例的方法的后來(lái)階段形成于圖1微電子工件上的電組件 的剖視圖。
圖3是圖解說(shuō)明用作根據(jù)本發(fā)明實(shí)施例的下伏層的材料特性的圖表。 圖4是示意性圖解說(shuō)明在根據(jù)本發(fā)明另一實(shí)施例的方法階段的微電子工件的一 部分的剖視圖。
圖5是在根據(jù)本發(fā)明實(shí)施例的方法的后來(lái)階段形成于圖4微電子工件上的電組件 的剖視圖。
圖6是使用具有根據(jù)本發(fā)明實(shí)施例的電組件的微電子裝置的系統(tǒng)的示意圖。
具體實(shí)施例方式
A.概述
本發(fā)明是針對(duì)用于微電子裝置的電組件及用于形成電組件的方法。此方法的一個(gè) 特定實(shí)施例包括將下伏層沉積到工件上且在所述下伏層上形成導(dǎo)電層?？赏ㄟ^(guò)在所述 導(dǎo)電層上沉積介電層來(lái)繼續(xù)所述方法。所述下伏層是致使所述介電層具有比在導(dǎo)電層 下方不存在下伏層的情況高的介電常數(shù)的材料。例如，所述下伏層可賦予薄膜堆疊一 結(jié)構(gòu)或另一特性，所述結(jié)構(gòu)或另一特性致使原本為非晶的介電層結(jié)晶而不必在將介電 材料沉積到導(dǎo)電層上之后進(jìn)行單獨(dú)高溫退火工藝。預(yù)期此方法的若干實(shí)例對(duì)形成具有 高介電常數(shù)的介電層極其有用，因?yàn)樗鋈舾蓪?shí)例避免使用單獨(dú)高溫退火工藝。
根據(jù)本發(fā)明的方法的另一實(shí)例是針對(duì)形成用于存儲(chǔ)器裝置或另一類型微電子裝 置的電容器。此方法包含提供具有電容器區(qū)域的工件及在所述電容器區(qū)域的至少一部 分上沉積下伏層。此方法可進(jìn)一步包含在所述下伏層上形成第一導(dǎo)電層以在所述電容 器區(qū)域中形成第一電極，及在電容器區(qū)域中在所述第一導(dǎo)電層上沉積鉅氧化物層。所
述下伏層由具有以下特性的材料構(gòu)成或者原本就具有所述特性致使第一導(dǎo)電層上的 鉭氧化物層具有比在第一導(dǎo)電層下方不存在下伏層的情況高的介電常數(shù)。此實(shí)施例可 進(jìn)一步包含在鉭氧化物層上形成第二導(dǎo)電層以形成第二電極。在特定實(shí)例中，將第二 導(dǎo)電層沉積到鉭氧化物層上而在鉭氧化物層已置于第一導(dǎo)電層上之后不在單獨(dú)退火 工藝中使所述鉭氧化物層結(jié)晶。
根據(jù)本發(fā)明的不同實(shí)施例形成用于微電子裝置的電組件的另一方法包括將襯墊 沉積到工件的一部分上、在所述襯墊上形成導(dǎo)電層及在所述導(dǎo)電層上沉積介電層。在
此實(shí)施例中，在導(dǎo)電層上沉積介電層之后不將所述介電層暴露于約300。C以上的環(huán)境 的情況下，介電層在襯墊在導(dǎo)電層下方時(shí)具有比當(dāng)襯墊不在導(dǎo)電層下方時(shí)高的介電常 數(shù)。根據(jù)本發(fā)明的方法的又一實(shí)施例是針對(duì)通過(guò)提供具有包含側(cè)壁的凹陷的工件及 沉積襯墊以至少部分地覆蓋所述凹陷的側(cè)壁來(lái)形成電容器。此實(shí)施例進(jìn)一步包含在所 述凹陷中在所述襯墊上形成第一導(dǎo)電層以形成第一電極、在所述凹陷中在所述第一導(dǎo) 電層上沉積鉅氧化物層及在所述鉭氧化物層上形成第二導(dǎo)電層以形成第二電極。所述 襯墊是致使鉭氧化物層在于所述凹陷中沉積鉭氧化物之后而不在單獨(dú)工藝中在約300 'C以上的溫度使所述鉭氧化物層結(jié)晶的情況下具有至少約40的介電常數(shù)的材料。
本發(fā)明的其它方面是針對(duì)例如用于微電子裝置的組件的設(shè)備及包含所述組件的 系統(tǒng)。例如，本發(fā)明的一個(gè)實(shí)施例是針對(duì)用于微電子裝置的組件，其包括具有第一側(cè) 及第二側(cè)的導(dǎo)電元件、與所述導(dǎo)電元件的所述第一側(cè)接觸的介電層及與所述導(dǎo)電元件 的所述第二側(cè)的至少一部分接觸的襯墊。所述襯墊是致使所述介電層具有比襯墊不與 所述導(dǎo)電元件的所述第二側(cè)接觸的情況高的介電常數(shù)的材料。在本發(fā)明的一個(gè)特定實(shí)
例中，所述襯墊包括硅酸鹽(例如，ZrSixOy及/或HfSixOy)、復(fù)合氧化物(例如， HfAlxOy及/或ZrAlxOy)或在介電層經(jīng)沉積之后在不對(duì)所述介電層進(jìn)行退火的情況下 賦予介電層所需結(jié)晶或其它介電特性的其它適合材料。在此實(shí)例中，所述導(dǎo)電層可由 釕(Ru)、釕氧化物(Ru02)、鉑(Pt)、鉑-銠(PtRh)或具有適合晶體結(jié)構(gòu)的其 它適合材料構(gòu)成，當(dāng)沉積到襯墊上時(shí)所述材料提供賦予介電層高介電常數(shù)的層。在此 實(shí)例中，所述介電層可以是直接沉積到導(dǎo)電元件上的鉭氧化物(Ta205)。在包含包 括非晶HfSi,Oy或非晶HfAl,Oy的襯墊、包括釕的導(dǎo)電元件及包括鉭氧化物的介電層 的薄膜堆疊中，在隨后不在高溫工藝(例如，30(TC以上)中對(duì)鉭氧化物層進(jìn)行退火 的情況下發(fā)生鉭氧化物介電層結(jié)晶的顯著增加。預(yù)期鉭氧化物的此結(jié)晶致使介電層具 有比當(dāng)在釕層的另一側(cè)上不存在襯墊時(shí)高的介電常數(shù)。
以下參照?qǐng)D1-6來(lái)描述本發(fā)明的某些實(shí)施例的許多具體細(xì)節(jié)以提供對(duì)所述實(shí)施 例的透徹理解。然而，所述領(lǐng)域的技術(shù)人員將理解，本發(fā)明可在不對(duì)本發(fā)明添加若干 所述細(xì)節(jié)或額外細(xì)節(jié)的情況下實(shí)施。例如，盡管以用于DRAM裝置的存儲(chǔ)器單元的 電容器為背景來(lái)闡述根據(jù)本發(fā)明的方法及設(shè)備的以下實(shí)例，但本發(fā)明可應(yīng)用于其它類 型裝置中的其它類型電組件(例如、快閃存儲(chǔ)器裝置或得益于具有高介電常數(shù)的介電 層的其它組件)。
B.電組件及形成電組件的方法的實(shí)施例
圖1是圖解說(shuō)明處于根據(jù)本發(fā)明的實(shí)施例形成DRAM裝置的電容器階段的工件 IO的一部分的剖面圖。在此階段，工件10包含基板12，其具有柵極氧化物區(qū)域14 及源極/漏極擴(kuò)散區(qū)域22。工件10進(jìn)一步包含與柵極氧化物區(qū)域14及/或擴(kuò)散區(qū)域22 相關(guān)聯(lián)的多個(gè)柵極堆疊30及31。柵極堆疊30及31包含氧化物層32、摻雜多晶硅層 34、硅化物區(qū)域36及絕緣帽38。每一柵極堆疊進(jìn)一步包含介電側(cè)壁間隔件39。在圖 1中所示的實(shí)例中，柵極堆疊30及對(duì)應(yīng)擴(kuò)散區(qū)域22形成存儲(chǔ)器單元的存取晶體管。 更具體來(lái)說(shuō)，柵極堆疊30的摻雜多晶硅層34是存儲(chǔ)器裝置的字線。工件10進(jìn)一步 包含一對(duì)毗鄰柵極堆疊30與31之間的導(dǎo)電插頭40及毗鄰柵極堆疊30之間的導(dǎo)電插頭42。
工件10進(jìn)一步包含絕緣層50，其具有與導(dǎo)電插頭40對(duì)準(zhǔn)的多個(gè)孔52。絕緣層 50可以是硼磷硅酸鹽玻璃(BPSG)或另一適合介電材料。通常穿過(guò)絕緣層50圖案 化及蝕刻孔52以暴露導(dǎo)電插頭40的上表面。因此，孔52具有穿過(guò)絕緣層50的側(cè)壁 54。圖1中所示的擴(kuò)散區(qū)域22、柵極堆疊30及31、插頭40及孔52是可使用根據(jù)本 發(fā)明的電組件的環(huán)境的一個(gè)實(shí)例。因此，本發(fā)明的其它實(shí)例可不包含此結(jié)構(gòu)。
在此實(shí)施例中，形成電容器的初始階段包括將下伏層60沉積到工件10上。圖l 中所示的下伏層60是覆蓋側(cè)壁54、間隔件39及/或插頭40的至少一大致部分的襯墊。 在根據(jù)本發(fā)明的方法的若干優(yōu)選實(shí)例中，下伏層60包括硅酸鹽、氧化物及/或其它材 料。用于下伏層60的適合硅酸鹽包含硅酸鉿(HfSixOy)及/或硅酸鋯(ZrSixOy)。適 合氧化物包含鉿氧化物、鉿鋁氧化物(HfAlxOy)及/或鋯鋁氧化物(ZrAlxOy)。當(dāng)下 伏層60是硅酸鉿或鉿鋁氧化物時(shí)，其通常在約300-45(TC的溫度下使用氣相沉積工藝 (例如，化學(xué)氣相沉積或原子層沉積)來(lái)沉積。如下文更詳細(xì)地論述，當(dāng)下伏層60 由所述硅酸鹽或復(fù)合氧化物構(gòu)成時(shí)，其賦予沉積到覆蓋下伏層60的導(dǎo)電層上的鉭氧 化物介電層更高的介電常數(shù)。然而，下伏層60不限于所述化合物。
圖2是顯示在對(duì)應(yīng)孔52 (圖1)中構(gòu)造電容器70之后的工件10的剖視圖。電容 器70包含沿側(cè)壁54且在間隔件39及/或插頭40上方的下伏層60。電容器70進(jìn)一步 包含下伏層60上的第一導(dǎo)電層72、第一導(dǎo)電層72上的介電層74及介電層74上的 第二導(dǎo)電層76。對(duì)于一個(gè)電容器，介電層74是可在一段時(shí)間保持電荷的介電間隔件。 電容器70可進(jìn)一步包含在第二導(dǎo)電層76上方的絕緣體層78。
第一導(dǎo)電層72形成第一電極或底部電極。第一導(dǎo)電層72可包括釕(Ru)、鉑 (Pt)、鈀(Pd)、鉻(Cr)、鉬(Mo)、錸(Re)、銥(Ir)、鉭(Ta)、鈦(Ti)、 釩(V)、鈮(Nb)及鎢(W)及/或其導(dǎo)電合金、氧化物、低價(jià)氧化物、氮化物、低 價(jià)氮化物、硅化物、硅酸鹽及碳化物。在特定實(shí)例中，第一導(dǎo)電層72包括釕。第二 導(dǎo)電層76是第二電極或頂部電極。第二導(dǎo)電層76可包括釕(Ru)、鉑(Pt)、銠(Rh)、 鈀(Pd)、鉻(Cr)、鉬(Mo)、錸(Re)、鈦(Ti)、釩(Va)、鈮(Nb)、鴨 (W)及鉭(Ta)，及/或其導(dǎo)電合金、氧化物、低價(jià)氧化物、氮化物、低價(jià)氮化物、 硅化物、硅酸鹽及碳化物。
介電層74通常包括當(dāng)沉積于第一導(dǎo)電層72上時(shí)在沉積后不在約30(TC以上的溫 度對(duì)其進(jìn)行退火或另外處理的情況下具有至少約40的介電常數(shù)的材料。例如，介電 層74優(yōu)選地包括鉭氧化物(Ta205)。此鉭氧化物介電層74可在約300-45(TC使用氣 相沉積工藝沉積到第一導(dǎo)電層72上。本發(fā)明的若干實(shí)施例的一個(gè)方面是介電層74在 不進(jìn)行退火的情況下一般不具有所需約40-50的介電常數(shù)，除非下伏層60在第一導(dǎo) 電層72下方。例如，介電層74在下伏層60不接觸第一導(dǎo)電層72的相對(duì)面的情況下 被沉積到第一導(dǎo)電層72上時(shí)，所述介電層74可具有小于40的介電常數(shù)的非晶結(jié)構(gòu)， 但介電層74在下伏層60接觸第一導(dǎo)電層72的相對(duì)面但在已沉積介電層74之后不使用單獨(dú)高溫工藝使其結(jié)晶的情況下，所述介電層74可具有不小于40的介電常數(shù)的晶 體結(jié)構(gòu)。因此，并非介電層74本身的材料或后沉積處理提供高介電常數(shù)，而是下伏 層60與第一導(dǎo)電層72及/或介電層74的組合賦予介電層74高介電常數(shù)。
在本發(fā)明的一個(gè)特定實(shí)例中，下伏層60包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy) 或鉿鋁氧化物(HfAlxOy)，第一導(dǎo)電層72包括釕(Ru)且介電層74包括鉭氧化物 (Ta205)。如果不存在硅酸鉿或鉿鋁氧化物下伏層60，那么經(jīng)氣相沉積的鉭氧化物 介電層74將是非晶的且具有約18-25的介電常數(shù)。然而，當(dāng)硅酸鉿或鉿鋁氧化物層 60在釕第一導(dǎo)電層72下方時(shí)，鉭氧化物介電層74在其經(jīng)沉積后不進(jìn)行單獨(dú)高溫退 火工藝的情況下結(jié)晶。所述在釕導(dǎo)電層72下方使用HfSixOy或HfAlxOy襯墊使鉭氧化 物介電層74結(jié)晶致使鉅氧化物介電層74具有比在不存在下伏層60的情況下沉積到 釕導(dǎo)電層上的鉭氧化物層高的介電常數(shù)。在許多情況下，當(dāng)?shù)谝粚?dǎo)電層72為釕且下 伏層60為班02、 HfSixOy或HfAlxOy時(shí)，鉭氧化物介電層74在不進(jìn)行單獨(dú)退火工藝 的情況下具有約50的介電常數(shù)。
根據(jù)本發(fā)明的電組件的若干實(shí)例的一個(gè)預(yù)期優(yōu)點(diǎn)是介電層74具有高介電常數(shù)而 在沉積介電層74之后不必使工件經(jīng)受單獨(dú)退火工藝。如以上所闡述，現(xiàn)有工藝在已 沉積鉭氧化物層之后在約300-800。C之間的溫度對(duì)鉭氧化物介電層進(jìn)行退火以將鉭氧 化物從具有18-25的介電常數(shù)的非晶鉭氧化物變?yōu)榫哂屑s50的介電常數(shù)的晶體鉭氧 化物。不同于現(xiàn)有系統(tǒng)，本發(fā)明的若干實(shí)例在第一導(dǎo)電層72下方使用下伏層60來(lái)致 使介電層74在不必進(jìn)行單獨(dú)退火工藝或其它高溫工藝的情況下具有高介電常數(shù)。因 此，本發(fā)明的若干實(shí)施例提供具有高介電常數(shù)的介電層且減輕或消除關(guān)于薄膜穩(wěn)定 性、摻雜物擴(kuò)散及與當(dāng)前用于形成晶體鉭氧化物的高溫退火工藝相關(guān)聯(lián)的活化/鈍化 問(wèn)題的擔(dān)憂。
工件10可進(jìn)行進(jìn)一步處理以完成工件上的存儲(chǔ)器單元。例如，工件10可進(jìn)一步 包含沉積在絕緣體層50及電容器70上方的另一介電層80。介電層80可具有向下延 伸到插頭42的孔82、孔82中的導(dǎo)體84及連接到導(dǎo)體84的導(dǎo)電位線86。因此，導(dǎo) 電位線86電連接到插頭42下方的有源區(qū)域22。然后，使用所屬領(lǐng)域中已知的技術(shù) 完成陣列及外圍電路。
圖3是顯示對(duì)鉭氧化物結(jié)晶發(fā)揮重要作用的襯墊材料的掠射角入射X射線衍射 (GIXRD)數(shù)據(jù)的圖表。在圖3中，當(dāng)非晶硅氧化物、非晶鉭氧化物或非晶鋁氧化物 用作襯墊時(shí)，在隨后不進(jìn)行高溫處理的情況下未觀察到導(dǎo)電釕層頂部上的鉭氧化物層 的結(jié)晶。當(dāng)在非晶鉿氧化物襯墊上沉積釕時(shí)，僅發(fā)生鉭氧化物層的少量結(jié)晶。然而， 當(dāng)在非晶硅酸鉿或非晶鉿鋁氧化物襯墊上沉積釕時(shí)，在沉積鉅氧化物層之后不進(jìn)行額 外高溫處理的情況下，在所述鉅氧化物層中發(fā)生大量的結(jié)晶。
圖4是根據(jù)本發(fā)明的另一實(shí)施例工件10的剖視圖。工件10大體上類似于圖1、 2及4中的工件，且因此在所述圖中相同參考編號(hào)指示相同組件。在此實(shí)例中，下伏 層60或襯墊經(jīng)間隔蝕刻以自水平表面移除下伏層60的若干部分。因此，下伏層60覆蓋側(cè)壁54且其可覆蓋間隔件39的若干部分。參照?qǐng)D5，在蝕刻下伏層60之后， 以類似于以上參照?qǐng)Dl及2所述的過(guò)程形成多個(gè)電容器70a及其它組件。因此，圖5 中所圖解說(shuō)明的電容器70a的預(yù)期優(yōu)點(diǎn)類似于以上關(guān)于圖2的電容器70所述的那些 優(yōu)點(diǎn)。
C.系統(tǒng)實(shí)施例
圖6是顯示典型基于處理器的系統(tǒng)102的示意性圖解說(shuō)明，所述系統(tǒng)102包含含 有根據(jù)以上所述實(shí)施例制造的電容器或其它電組件的DRAM裝置108?；谔幚砥?的系統(tǒng)102，例如計(jì)算機(jī)系統(tǒng)，通常包括經(jīng)由總線118與一個(gè)或一個(gè)以上輸入/輸出裝 置104及106通信的中央處理單元(CPU) 112。 CPU 112可以是微處理器或其它適 合類型的處理器。所述計(jì)算機(jī)系統(tǒng)還可包含只讀存儲(chǔ)器裝置(ROM) 110，且可包含 軟盤(pán)驅(qū)動(dòng)114、經(jīng)由總線118與CPU 112通信的CD-ROM驅(qū)動(dòng)116、 DVD裝置或其 它外圍裝置。DRAM裝置108優(yōu)選地具有堆疊電容器，其包含如以上參照?qǐng)D1-5所述 的下伏層、所述下伏層上的第一導(dǎo)電層、所述第一導(dǎo)電層上的介電層及所述介電層上 的第二導(dǎo)電層。
依據(jù)前文所述，將了解，本文已出于圖解說(shuō)明目的描述了本發(fā)明的具體實(shí)施例， 但可在不背離本發(fā)明精神及范圍的前提下作出各種修改。例如，本發(fā)明并不限于以上 所揭示的具體材料，且本發(fā)明可包含形成用于除DRAM裝置之外的裝置的除電容器 之外的組件。在全文中，術(shù)語(yǔ)"微電子裝置"用來(lái)包含其它微特征裝置，例如微結(jié)構(gòu) 裝置、數(shù)據(jù)存儲(chǔ)元件、讀取/寫(xiě)入組件及制造商的其它產(chǎn)品。例如，微電子裝置包含 SIMM、 DRAM、快閃存儲(chǔ)器、ASICS、處理器、成像儀、倒裝芯片、球形網(wǎng)格陣列 芯片及其它類型的裝置或組件。因此，除所附權(quán)利要求書(shū)以外，本發(fā)明不受任何限制。
權(quán)利要求
1、一種形成用于微電子裝置的電組件的方法，其包括將下伏層沉積到工件上；在所述下伏層上形成導(dǎo)電層；及在所述導(dǎo)電層上沉積介電層，其中所述下伏層致使所述介電層具有比在所述導(dǎo)電層下方不存在所述下伏層的情況高的介電常數(shù)。
2、 如權(quán)利要求l所述的方法，其中所述下伏層包括硅酸鉿(HfSixOy); 所述導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
3、 如權(quán)利要求l所述的方法，其中所述下伏層包括鉿氧化物(Hf02)及鉿鋁氧化物(HfAlxOy)中的至少一者； 所述導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
4、 如權(quán)利要求l所述的方法，其中所述下伏層包括鋯氧化物(ZrOx)、硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy) 中的至少一者；所述導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
5、 如權(quán)利要求l所述的方法，其中所述下伏層包括硅酸鹽且所述介電層包括鉭 氧化物(Ta205)。
6、 如權(quán)利要求5所述的方法，其中所述硅酸鹽包括鉿氧化物(Hf02)、硅酸鉿 (HfSixOy)及鉿鋁氧化物(HfAlxOy)中的至少一者。
7、 如權(quán)利要求l所述的方法，其中所述下伏層包括復(fù)合氧化物且所述介電層包 括鉭氧化物(Ta205)。
8、 如權(quán)利要求7所述的方法，其中所述復(fù)合氧化物包括鋯氧化物(Zr02)、硅 酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy)中的至少一者。
9、 如權(quán)利要求l所述的方法，其中在所述介電層已沉積在所述導(dǎo)電層上之后不 暴露于約30(TC以上的環(huán)境的情況下，所述介電層具有大于約40的介電常數(shù)。
10、 如權(quán)利要求1所述的方法，其中形成于所述下伏層上的所述導(dǎo)電層包括第一 導(dǎo)電層，且其中所述方法進(jìn)一步包括將第二導(dǎo)電層沉積到所述介電層上而不在所述介 電層已沉積在所述第一導(dǎo)電層上之后在單獨(dú)工藝中以升高的溫度對(duì)所述介電層進(jìn)行 退火。
11、 如權(quán)利要求1所述的方法，其中形成于所述下伏層上的所述導(dǎo)電層包括第一導(dǎo)電層，且其中所述方法進(jìn)一步包括將第二導(dǎo)電層沉積到所述介電層上而不在所述介 電層巳沉積在所述第一導(dǎo)電層上之后在單獨(dú)工藝中以升高的溫度使所述介電層結(jié)晶。
12、 如權(quán)利要求ll所述的方法，其中所述下伏層包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy)、鉿鋁氧化物(HfAlxOy)、 鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及/或鋯鋁氧化物(ZrAlxOy)中的至少一者；所述第一導(dǎo)電層包括釕(Ru)、鉑(Pt)、鉑銠(PtRh)、鉑銥(Ptlr)、鉻(Cr)、 鉬(Mo)、錸(Re)、銥(Ir)、鈦(Ti)、鉭(Ta)、釩(V)、鈮(Nb)、鎢(W) 及/或其氧化物、氮化物、硅化物或碳化物中的至少一者；所述介電層包括鉭氧化物(Ta205);且所述第二導(dǎo)電層包括鉑(Pt)、鉑合金、鎢氮化物(WNx、 WN或W2N)、鎢 (W)及/或鈦氮化物(TiN)中的至少一者。
13、 一種形成用于微電子裝置的電容器的方法，其包括 提供具有電容器區(qū)域的工件； 在所述電容器區(qū)域的至少一部分上方沉積下伏層； 在所述下伏層上形成第一導(dǎo)電層以在所述電容器區(qū)域中形成第一電極； 在所述電容器區(qū)域中在所述第一導(dǎo)電層上沉積鉭氧化物層，其中所述下伏層致使所述第一導(dǎo)電層上的所述鉭氧化物層具有比在所述第一導(dǎo)電層下方不存在所述下伏 層的情況高的介電常數(shù)；及在所述鉭氧化物層上形成第二導(dǎo)電層以形成第二電極。
14、 如權(quán)利要求13所述的方法，其中所述下伏層包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy)及/或鉿鋁氧化物(HfAlxOy) 中的至少一者；所述第一導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
15、 如權(quán)利要求13所述的方法，其中所述下伏層包括鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy) 中的至少一者；所述第一導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
16、 如權(quán)利要求13所述的方法，其中所述下伏層包括硅酸鹽且所述介電層包括 鉭氧化物(Ta205)。
17、 如權(quán)利要求16所述的方法，其中所述硅酸鹽包括鉿氧化物(Hf02)、硅酸 鉿(HfSixOy)及鉿鋁氧化物(HfAlxOy)中的至少一者。
18、 如權(quán)利要求13所述的方法，其中所述下伏層包括氧化物且所述介電層包括 鉭氧化物(Ta205)。
19、 如權(quán)利要求18所述的方法，其中所述氧化物包括鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy)中的至少一者。
20、 如權(quán)利要求13所述的方法，其中在所述介電層已沉積在所述第一導(dǎo)電層上 之后不暴露于約30(TC以上的環(huán)境的情況下，所述介電層具有大于約40的介電常數(shù)。
21、 一種形成用于微電子工件的電組件的方法，其包括 將襯墊沉積到所述工件的一部分上； 在所述襯墊上形成導(dǎo)電層；及在所述導(dǎo)電層上沉積介電層，其中在將所述介電層沉積于所述導(dǎo)電層上之后不使 所述介電層暴露于約300'C以上的環(huán)境的情況下，當(dāng)所述襯墊在所述導(dǎo)電層下方時(shí)所 述介電層的介電常數(shù)比在所述襯墊不在所述導(dǎo)電下方時(shí)高。
22、 如權(quán)利要求21所述的方法，其中所述襯墊包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy)及/或鉿鋁氧化物(HfAlxOy) 中的至少一者；所述導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
23、 如權(quán)利要求21所述的方法，其中所述襯墊包括鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy) 中的至少一者；所述導(dǎo)電層包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
24、 如權(quán)利要求21所述的方法，其中在所述介電層已沉積在所述導(dǎo)電層上之后 不暴露于約30(TC以上的環(huán)境的情況下，所述介電層具有大于約40的介電常數(shù)。
25、 一種在微電子工件中形成電容器的方法，其包括 提供具有凹陷的工件，所述凹陷具有側(cè)壁；沉積襯墊以至少部分地覆蓋所述凹陷的所述側(cè)壁；在所述凹陷中在所述襯墊上形成第一導(dǎo)電層以形成第一電極；在所述凹陷中在所述第一導(dǎo)電層上沉積鉭氧化物層，其中所述襯墊致使所述鉭氧化物層具有至少約40的介電常數(shù)而不必在約30(TC以上的溫度下在單獨(dú)工藝中使所述鉭氧化物結(jié)晶；及在所述鉭氧化物層上形成第二導(dǎo)電層以形成第二電極。
26、 如權(quán)利要求25所述的方法，其中所述襯墊包括硅酸鉿(HfS"Oy)及/或鉿鋁氧化物(HfAlxOy)中的至少一者；且 所述第一導(dǎo)電層包括釕(Ru)。
27、 如權(quán)利要求25所述的方法，其中所述襯墊包括硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy)中的至少一者；且 所述第一導(dǎo)電層包括釕(Ru)。
28、 如權(quán)利要求25所述的方法，其中所述襯墊包括硅酸鹽且所述介電層包括鉭氧化物(Ta205)。
29、 如權(quán)利要求28所述的方法，其中所述硅酸鹽包括硅酸鉿(HfSixOy)及鉿鋁 氧化物(HfAlxOy)中的至少一者。
30、 如權(quán)利要求25所述的方法，其中所述襯墊包括氧化物且所述介電層包括鉭 氧化物(Ta205)。
31、 如權(quán)利要求30所述的方法，其中所述氧化物包括硅酸鋯(ZrSixOy)及鋯鋁 氧化物(ZrAlxOy)中的至少一者。
32、 如權(quán)利要求25所述的方法，其中在所述介電層已沉積在所述第一導(dǎo)電層上 之后不暴露于約30(TC以上的環(huán)境的情況下，所述介電層具有約50的介電常數(shù)。
33、 一種用于微電子裝置的組件，其包括 導(dǎo)電元件，其具有第一側(cè)及與所述第一側(cè)相對(duì)的第二側(cè)； 介電層，其與所述導(dǎo)電元件的所述第一側(cè)接觸；及襯墊，其與所述導(dǎo)電元件的所述第二側(cè)的至少一部分接觸，其中所述襯墊經(jīng)配置 以致使所述介電層具有比在所述襯墊不與所述導(dǎo)電元件的所述第二側(cè)接觸的情況高 的介電常數(shù)。
34、 如權(quán)利要求33所述的組件，其中所述襯墊包括硅酸鉿(HfSixOy)及/或鉿鋁氧化物(HfAlxOy)中的至少一者； 所述導(dǎo)電元件包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
35、 如權(quán)利要求33所述的組件，其中所述襯墊包括硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy)中的至少一者； 所述導(dǎo)電元件包括釕(Ru);且 所述介電層包括鉭氧化物(Ta205)。
36、 如權(quán)利要求33所述的組件，其中所述襯墊包括硅酸鹽且所述介電層包括鉭 氧化物(Ta205)。
37、 如權(quán)利要求36所述的組件，其中所述硅酸鹽包括硅酸鉿(HfSixOy)及鉿鋁 氧化物(HfAlxOy)中的至少一者。
38、 如權(quán)利要求33所述的組件，其中所述襯墊包括氧化物且所述介電層包括鉭 氧化物(Ta205)。
39、 如權(quán)利要求38所述的組件，其中所述氧化物包括硅酸鋯(ZrSixOy)及鋯鋁 氧化物(ZrAlxOy)中的至少一者。
40、 如權(quán)利要求33所述的組件，其中在所述介電層己沉積在所述導(dǎo)電元件上之 后不暴露于約30(TC以上的環(huán)境的情況下，所述介電層具有大于約40的介電常數(shù)。
41、 如權(quán)利要求33所述的組件，其中所述襯墊包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy)、鉿鋁氧化物(HfAlxOy)、 鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及/或鋯鋁氧化物(ZrAlxOy)中的至少一者；所述導(dǎo)電元件包括以下中的至少一者釕(Ru)、鈾(Pt)、鉑銠(PtRh)、鉑銥(Ptlr)、鉻(Cr)、鉬(Mo)、錸(Re)、銥(Ir)、鈦(Ti)、鉭(Ta)、釩 (V)、鈮(Nb)、鴇(W)及/或其氧化物、氮化物、硅化物或碳化物；且 所述介電層包括鉭氧化物(Ta205)。
42、 一種用于微電子裝置的電容器，其包括 襯墊；第一電極，其接觸所述襯墊；介電間隔件，其具有接觸所述第一電極的第一側(cè)及與所述第一側(cè)相對(duì)的第二側(cè)， 其中所述襯墊致使所述介電間隔件具有比在所述襯墊不接觸所述第一電極的情況高的介電常數(shù)；及第二電極，其接觸所述介電間隔件。
43、 如權(quán)利要求42所述的電容器，其中所述襯墊包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy)及/或鉿鋁氧化物(HfAlxOy) 中的至少一者；所述第一電極包括釕(Ru);且 所述介電間隔件包括鉭氧化物(Ta205)。
44、 如權(quán)利要求42所述的電容器，其中所述襯墊包括鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及鋯鋁氧化物(ZrAlxOy) 中的至少一者；所述第一電極包括釕(Ru);且 所述介電間隔件包括鉅氧化物(Ta205)。
45、 如權(quán)利要求42所述的電容器 包括鉅氧化物(Ta205)。
46、 如權(quán)利要求45所述的電容器 鋁氧化物(HfAlxOy)中的至少一者。
47、 如權(quán)利要求42所述的電容器 包括鉭氧化物(Ta205)。
48、 如權(quán)利要求47所述的電容器 鋁氧化物(ZrAlxOy)中的至少一者。
49、 如權(quán)利要求42所述的電容器 極上之后不暴露于約30(TC以上的環(huán)境的情況下，所述介電間隔件具有大于約40的 介電常數(shù)。
50、 如權(quán)利要求42所述的電容器，其中所述襯墊包括鉿氧化物(Hf02)、硅酸鉿(HfSixOy)、鉿鋁氧化物(HfAlxOy)、 鋯氧化物(Zr02)、硅酸鋯(ZrSixOy)及/或鋯鋁氧化物(ZrAlxOy)中的至少一者； 所述第一電極包括以下中的至少一者釕(Ru)、鉬(Pt)、鉑銠(PtRh)、鉑，其中所述襯墊包括硅酸鹽且所述介電間隔件 ，其中所述硅酸鹽包括硅酸鉿(HfSixOy)及鉿 ，其中所述襯墊包括氧化物且所述介電間隔件 ，其中所述氧化物包括硅酸鋯(ZrSixOy)及鋯 ，其中在所述介電間隔件已沉積在所述第一電銥(Ptlr)、鉻(Cr)、鉬(Mo)、錸(Re)、銥(Ir)、鈦(Ti)、鉭(Ta)、釩 (V)、鈮(Nb)、鉤(W)及/或其氧化物、氮化物、硅化物或碳化物；且 所述介電間隔件包括鉭氧化物(Ta205)。
51、 一種系統(tǒng)，其包括 處理器；及存儲(chǔ)器裝置，其可操作地耦合到所述處理器，所述存儲(chǔ)器裝置包含電容器結(jié)構(gòu)， 所述電容器結(jié)構(gòu)具有襯墊、接觸所述襯墊的第一電極、具有接觸所述第一電極的第一側(cè)及與所述第一側(cè)相對(duì)的第二側(cè)的介電間隔件及接觸所述介電間隔件的所述第二側(cè) 的第二電極，其中所述襯墊致使所述介電間隔件具有比在所述襯墊不接觸所述第一電 極的情況高的介電常數(shù)。
全文摘要
本發(fā)明揭示用于微電子裝置的電組件及用于形成電組件的方法。此方法的一個(gè)特定實(shí)施例包括將下伏層沉積到工件上，及在所述下伏層上形成導(dǎo)電層?？赏ㄟ^(guò)在所述導(dǎo)電層上沉積介電層繼續(xù)所述方法。所述下伏層是致使所述介電層具有比在所述導(dǎo)電層下方不存在所述下伏層的情況高的介電常數(shù)的材料。例如，所述下伏層可賦予薄膜堆疊一結(jié)構(gòu)或另一特性，所述結(jié)構(gòu)或另一特性致使原本為非晶的介電層結(jié)晶而不必在將所述介電層沉積到所述導(dǎo)電層上之后經(jīng)受單獨(dú)的高溫退火工藝。預(yù)期此方法的若干實(shí)例對(duì)形成具有高介電常數(shù)的介電層極為有用，因?yàn)樗鋈舾蓪?shí)例避免使用單獨(dú)的高溫退火工藝。
文檔編號(hào)H01L21/02GK101461037SQ200780021050
公開(kāi)日2009年6月17日 申請(qǐng)日期2007年5月1日 優(yōu)先權(quán)日2006年5月10日
發(fā)明者丹·賈利, 維迪亞·希里維迪亞, 諾埃爾·羅克萊恩, 里希凱什·克里希南 申請(qǐng)人:美光科技公司