專利名稱：用于模制蓋的襯底表面的非導電平坦化的制作方法
技術(shù)領域：
本發(fā)明涉及集成電路(ic)封裝。更具體地，本發(fā)明涉及在層壓
襯底上裝配IC器件，其中對襯底的表面進行平坦化以提供用于襯底上
焊接掩模的表面。
背景技術(shù)：
電子工業(yè)的持續(xù)發(fā)展依賴于在更緊湊面積上實現(xiàn)更高功能器件的 半導體技術(shù)的進步。對于多種實現(xiàn)更高功能器件的應用需要在單個硅 晶片上集成大量的電子器件。當硅晶片的每給定區(qū)域的電子器件的數(shù) 量增長時，制造工藝變得更為困難。
己經(jīng)制造在多個學科具有多種應用的多種半導體器件。這種硅基
半導體器件通常包括金屬氧化物半導體場效應晶體管(MOSFET)，比 如p溝道MOS (PMOS)、 n溝道MOS (NMOS)和互補MOS (CMOS) 晶體管、雙極型晶體管和BiCMOS晶體管。這種MOSFET器件包括在 導電柵極和類似硅襯底之間的絕緣材料；因此，這些器件通常稱作 IGFETs (絕緣柵FET)。
每個這種器件通常包括其上配置多個有源器件的半導體襯底。給 定有源器件的特定結(jié)構(gòu)可以在器件類型之間變化。例如，在MOS晶體 管中，有源器件通常包括源極和漏極區(qū)域以及柵極電極，所述柵極電 極調(diào)制源極/漏極區(qū)域之間的電流。
此外，這種器件可以是在多個晶片制造工藝，例如CMOS、 BiCMOS、雙極等工藝中生產(chǎn)的數(shù)字或模擬器件。襯底可以是硅、砷 化鎵(GaAs)或其上適用于在其上構(gòu)造微電子電路的其它襯底。
在進行制造工藝后，硅晶片具有預定數(shù)量的器件。測試這些器件。 選擇好的器件，并且封裝。
復雜IC器件的封裝在其最終性能中日益增長地發(fā)揮著作用。具體
地，層壓襯底提供用于IC器件的基礎。IC器件在模制復合物(molding compound)中密封。對于密封封裝，用于IC器件的層壓襯底封裝的設 計包括仔細考慮基于布線圖的幾何形狀和所使用材料特性的電性能參 數(shù)。而且，襯底布圖必須滿足器件裝配中的良品產(chǎn)率。由于這些原因， 用于多種幾何形狀和裝配過程中的設計規(guī)則必須和設計過程中相關(guān) 聯(lián)。裝配分包商提供用于器件裝配的規(guī)范，比如最小和最大的引線長 度、從金屬引線鍵合區(qū)域到IC管芯邊緣的間距、從金屬引線鍵合區(qū)域 到塑料密封區(qū)域的間距等等。
基于襯底制造設計規(guī)則和巳知的提高器件的性能需要的好設計經(jīng) 驗來設計襯底布圖。產(chǎn)生電學模型并且執(zhí)行仿真以驗證在設計布圖中 符合目標性能標準。如果設計布圖符合電子仿真指示的性能標準，用 于設計的布線圖將發(fā)送到裝配承包商以最后復核并加工。
為了提供裝配的良品率，裝配分包商可以對設計進行改變，并且 這些改變可能改變器件的性能。此處提出的特定情況包括裝配承包商 將金屬圖案加入鄰近塑料密封輪廓具有較低的金屬圖案密度的區(qū)域中 的襯底的外表面。額外的金屬圖案確保襯底的表面為平坦的或平整的， 因此，減少"空氣紋理(air veins)"或在襯底和模制之間出現(xiàn)模制復 合物漏氣的跡線的風險。
參考圖1A。在示例襯底裝配中，層壓襯底10具有稀疏的金屬圖案 25a。在金屬圖案25a上，應用焊接掩模20a。焊接掩模20a的非平整性 可能導致空氣紋理，所述空氣紋理可以導致密封15后的模制復合物漏 氣。
參考圖1B。在另一示例襯底裝配中，修改圖1A的結(jié)構(gòu)以將金屬層 25c加入稀疏的金屬圖案25b中。將焊接掩模20b應用到更平整的表面。 密封不會導致空氣紋理30的形成。這種方法公開在US專利申請 US2003/0040431 Al中，題目為"Method of Fabrication a Substrate-Based Semiconductor Package without Mols Flash",將其全部結(jié)合在此作為參 考。
就平整或金屬圖案而言，當裝配承包商做出的變化不利地影響器 件的電子性能時，可能發(fā)生這種狀況。金屬圖案的影響分別改變了電
阻、電容和電感的信號特性。通常，ic封裝設計者不會意識到布線圖
已發(fā)生改變。設計者也不會提供改變的設計的副本。因此，設計者沒 有機會產(chǎn)生襯底布線的的新模型，而使其能執(zhí)行新模擬。此外，封裝 的IC器件的最終使用者不會意識到其應用的仿真結(jié)果與其購買的實際 器件不匹配。
—.需要解決確保在層壓襯底封裝中的焊接掩模的平整性以防止密封 期間空氣紋理的形成，而且鄰近關(guān)鍵信號跡線的額外的金屬層不會產(chǎn) 生不需要的電子效應的挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明在實施改變襯底制造工藝中是有用的。不是通過增加金屬 圖案使層壓襯底的表面光滑，而是應用非導電材料以確保平坦的表面， 因此，避免密封工藝期間形成"空氣紋理"。通過使用非導電材料，電 學特性不會受到不利影響。不需產(chǎn)生新的模型和仿真，消費者不會接 收到在接收用于襯底設計的仿真數(shù)據(jù)之后已改變的器件。
在一個示例實施例中，提供一種用于制造具有襯底的半導體封裝 的方法。所述方法包括在襯底表面上限定密封邊界；將密封邊界劃 分為模制區(qū)域和非模制區(qū)域。在襯底上配置多個導電跡線。每個導電 跡線具有位于模制區(qū)域的內(nèi)部連接和位于非模制區(qū)域的外部連接。配 置橫跨密封邊界的多個非導電虛擬跡線。多個非導電虛擬跡線插入導 電跡線中，并且按照比預定最小空氣紋理形成距離(Dmin)更小的間 隔而間隔幵。襯底上的焊接掩模覆蓋導電跡線和非導電虛擬跡線。襯 底的模制區(qū)域由模制復合物密封。
在另一示例實施例中，提供一種集成電路(ic)器件，所述器件 包括安裝在層壓襯底中的管芯附加區(qū)域中的IC管芯；層壓襯底具有 表面，所述表面劃分為密封邊界區(qū)域內(nèi)的區(qū)域和密封邊界區(qū)域外的區(qū) 域；管芯附加區(qū)域位于密封邊界內(nèi)的區(qū)域內(nèi)。IC管芯由模制復合物密 封在密封邊界區(qū)域內(nèi)。層壓材料具有預定垂直厚度的導電跡線的頂部 金屬層；導電跡線位于具有稠密區(qū)域和稀疏區(qū)域的預定結(jié)構(gòu)內(nèi)。相鄰 導電跡線的稀疏區(qū)域按照比預定最小空氣紋理形成距離(Dmin)更大
的間隔間隔開。每個導電跡線具有位于密封邊界區(qū)域內(nèi)的內(nèi)部連接和 位于密封邊界區(qū)域外的外部連接。每個導電跡線的內(nèi)部連接在預定焊 盤處連接IC管芯。非導電材料作為虛擬跡線散布在橫跨密封邊界區(qū)域 的導電跡線的稀疏區(qū)域之間；所述虛擬跡線具有可與導電跡線的垂直 厚度相比較的厚度。虛擬跡線提供平整的表面，并且將零件之間的間
隔減少到比預定的最小的空氣紋理形成距離(Dmin)更小的間隔。
本發(fā)明的上述簡介并非意圖表示本發(fā)明的每個公開實施例或各個 方面。下面將結(jié)合附圖詳細說明其它方面和實例。


通過參考附圖詳細說明本發(fā)明的各個實施例，將可以更完整地理 解本發(fā)明，其中.-
圖1A (現(xiàn)有技術(shù))為說明襯底的密封的截面圖，示出了在其中由 于焊接掩模的偏離可能發(fā)生模制材料漏氣的"空氣紋理"；
圖1B (現(xiàn)有技術(shù))為用于平整其上應用有焊接掩模的下表面的額 外金屬層的截面圖2A為間隔開以提高電(電容)絕緣的電學跡線的布圖示例頂視
圖2B為根據(jù)本發(fā)明的一個實施例，在模制蓋邊緣處具有額外虛擬 跡線以防止模制沖擊的電學跡線的布圖示例的頂視圖；以及
圖3為根據(jù)本發(fā)明的一個實施例，表示使用其上應用有焊接掩模的 非導電平整材料的截面圖。
具體實施例方式
盡管本發(fā)明可以更改為各種修改和替代形式時，仍通過圖中的實 例的方式示出了其細節(jié)，并將作詳細說明。然而，應當理解的是此目 的并非限定本發(fā)明為所說明的特定實施例。相反地，此目的為覆蓋所 有落入所附權(quán)利要求限定的本發(fā)明的精神和范圍內(nèi)的修改、等同和替 代。
已發(fā)現(xiàn)本發(fā)明在IC器件密封中是有用的。在密封期間，可能出現(xiàn)
模制復合物沖出具有稀疏間隔導電跡線對的區(qū)域中的模制蓋所限定的 邊界外。
為了解決此問題，本發(fā)明提供用于放置在稀疏間隔對的導電跡線 (在所述導電跡線之間的某個距離D,)之間的一個或更多非導電材料 虛擬跡線。虛擬跡線按照比預定的最小導致沖擊的距離Dmin更大的間 隔間隔開的導電跡線中，這種間隔被確定為導致橫跨模制蓋邊界的模 制沖擊。在一個示例過程中，較優(yōu)地，預定最小的導致沖擊的距離Dmin
不大于0.9mm，更優(yōu)地，不大于0.5mm。在電路布圖設計中，如果放 置任何鄰近的導電跡線對按照比橫跨模制蓋邊界的該最小導致沖突的
距離D^大的距離間隔開，則在其中在插入一個或多個虛擬跡線。特 定的Dmin依賴于所使用的模制復合物的已知特性。實際上，在限定在 層壓上的金屬層跡線后，可以加入該虛擬跡線。此外，也可加入焊接 掩模以填滿虛擬跡線之間的間距。
參考圖2A。在示例實施例中，層壓襯底100具有導電跡線110。模 制蓋邊界120包圍其中安裝IC器件管芯的區(qū)域。導電跡線110之間的間
距可能超過Dmin。在模制蓋邊界120內(nèi)，其中安裝IC器件的區(qū)域限定為
模制區(qū)域125，非模制區(qū)域130位于模制蓋邊界120外。
參考圖2B。在層壓襯底100中，非導電材料115的虛擬跡線散布在
導電跡線中，從而使得形跡之間的間距比Dmin小，并且使得層壓襯底
IOO的表面更平整。
參考圖3。 IC封裝300具有以在比D^更大的間距間隔的金屬層跡 線325的層壓300。非導電虛擬跡線330插入金屬層跡線325之間。焊接 掩模320應用在金屬層跡線325和非導電虛擬跡線330上。模制蓋315位 于目前平整的表面上。由于形跡之間的距離比D^小，減小了模制沖 擊的可能性。以虛線335示出了模制復合物的形狀的示例結(jié)構(gòu)。
雖然參考幾個特定的示例實施例描述了本發(fā)明，本領域技術(shù)人員 應意識到在不偏離所附權(quán)利要求闡明的本發(fā)明的精神和范圍的情況 下，可以進行許多改變。
權(quán)利要求
1、一種用于制造具有襯底的半導體封裝的方法，所述方法包括在襯底表面上限定密封邊界，將所述密封邊界劃分為模制模區(qū)域和非模制區(qū)域；在襯底上配置多個導電跡線，每個導電跡線具有位于模制區(qū)域的內(nèi)部連接和位于非模制區(qū)域的外部連接；配置橫跨密封邊界的多個非導電虛擬跡線，所述多個虛擬跡線插入在導電跡線之間，所述導電跡線按照比預定的最小空氣紋理形成距離(Dmin)更大的間隔而間隔開；在襯底上配置焊接掩模，所述掩模覆蓋導電跡線和非導電虛擬跡線；以及用模制復合物密封襯底的模制區(qū)域。
2、 根據(jù)權(quán)利要求1所述的方法，其中所述預定最小空氣紋理形成 距離小于大約0.9mm。
3、 根據(jù)權(quán)利要求1所述的方法，其中所述預定最小空氣紋理形成 距離小于大約0.5mm。
4、 一種具有實質(zhì)上平整表面的封裝襯底，所述襯底包括 層壓材料，具有預定垂直厚度的導電跡線的頂部金屬層，在預定結(jié)構(gòu)中的導電跡線具有導電跡線的稠密區(qū)域和稀疏區(qū)域，鄰近導電跡 線的稀疏區(qū)域按照比預定最小空氣紋理形成距離(Dmin)更大的間隔 而間隔開；非導電材料，作為虛擬跡線散布在導電跡線的稀疏區(qū)域之間，所 述虛擬跡線具有與導電跡線的垂直厚度可比較的厚度，所述虛擬跡線 提供平整的表面，并且將零件之間的間距減小到比預定最小空氣紋理 形成距離(Dmin)更小的間隔；以及焊接掩模，應用在所述襯底上以覆蓋頂部金屬層和非導電材料。
5、 根據(jù)權(quán)利要求4所述的IC襯底，其中所述焊接掩模是與非導 電材料相同的材料。
6、 一種集成電路(IC)器件，所述器件包括IC管芯，安裝在層壓襯底中的管芯附加區(qū)域中，所述層壓襯底具 有的表面，所述表面劃分為密封邊界區(qū)域內(nèi)的區(qū)域和密封邊界區(qū)域外 的區(qū)域，所述管芯附加區(qū)域位于密封邊界內(nèi)的區(qū)域內(nèi)，所述IC管芯由 模制復合物密封在密封邊界區(qū)域內(nèi)；層壓材料，具有預定垂直厚度的導電跡線的頂部金屬層，預定結(jié) 構(gòu)中的導電跡線具有在導電跡線的稠密區(qū)域和稀疏區(qū)域，鄰近導電跡線的稀疏區(qū)域按照比預定最小空氣紋理形成距離(Dmin)更大的間隔而間隔開，每個導電跡線具有位于密封邊界中的內(nèi)部連接和位于密封 邊界區(qū)域外的外部連接，每個導電跡線的內(nèi)部連接在預定焊盤處連接IC管芯；以及非導電材料，作為虛擬跡線散布在橫跨密封邊界區(qū)域的導電跡線 的稀疏區(qū)域之間，所述虛擬跡線具有可與導電跡線的垂直厚度相比較 的厚度，所述虛擬跡線提供平整的表面，并且將零件之間的間距減小 到比預定最小空氣紋理形成距離(Dmin)更小的間隔。
7、根據(jù)權(quán)利要求6所述的IC器件，其中焊接掩模沉積在層壓襯底的表面上。
全文摘要
與具體實施例一致，提供一種用于制造具有襯底的半導體封裝的方法。所述方法包括在襯底表面上限定密封邊界；密封邊界劃分為模制區(qū)域和非模制區(qū)域。在襯底上配置多個導電跡線。每個導電跡線具有位于模制區(qū)域中的內(nèi)部連接和位于非模制區(qū)域中的外部連接。配置多個橫跨密封邊界的非導電虛擬跡線。多個非導電虛擬跡線散布在導電跡線中，并且按照比預定最小空氣脈形成距離(D_min)小的間隔而間隔開。襯底上的焊接掩模覆蓋導電跡線和非導電跡線。襯底的模制區(qū)域由模制復合物密封。
文檔編號H01L21/56GK101385136SQ200780005448
公開日2009年3月11日 申請日期2007年2月14日 優(yōu)先權(quán)日2006年2月15日
發(fā)明者吉恩·費爾頓 申請人:Nxp股份有限公司