專(zhuān)利名稱(chēng)：包括有微帶線和共面線的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件。
背景技術(shù)：
JP 2003-282782 A中公開(kāi)了包括有微帶線的互連襯底。為互連襯 底提供了用于傳輸來(lái)自IC芯片和接地層的信號(hào)的傳輸線。傳輸線和接 地層構(gòu)成微帶線。
與本發(fā)明有關(guān)的現(xiàn)有技術(shù)文檔的例子除了上述的JP 2003-282782 A以外還包括JP 2001-035957 A和JP 2000-195988 A。
不過(guò)，構(gòu)成微帶線的傳輸線和接地層位于不同的層中。因此，在 互連襯底中互聯(lián)層的數(shù)量增加。因此使得互連襯底的制造成本增加， 結(jié)果導(dǎo)致與其一起提供的半導(dǎo)體器件的制造成本增加。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，具有半導(dǎo)體芯片的半導(dǎo)體器件包括互連襯底，包 括互連襯底的主表面；傳輸線，位于互連襯底的主表面上；以及電路 組件，位于互連襯底的主表面上方并且包括接地面，并且其特征是至 少一部分傳輸線和接地面構(gòu)成微帶線。
在本發(fā)明的半導(dǎo)體器件中，位于互連襯底上的傳輸線和位于電路 組件中的接地面構(gòu)成微帶線。因此，在互連襯底中不需要提供構(gòu)成微 帶線的接地面。結(jié)果，可以減少互連襯底的互連層數(shù)量。
根據(jù)本發(fā)明，可以實(shí)現(xiàn)適用于減少互連襯底的互連層數(shù)量的半導(dǎo)體器件。


在附圖中
圖1為截面圖，示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件；
圖2為平面圖，示出了圖1中所示的互連襯底的一部分；
圖3為截面圖，示出了圖1中所示的半導(dǎo)體器件的一部分；
圖4為截面圖，示出了圖1中所示的半導(dǎo)體器件的一部分；
圖5A至5C為工藝圖，示出了制造圖1中所示的半導(dǎo)體器件的方 法的例子；
圖6A至6C為工藝圖，示出了制造圖1中所示的半導(dǎo)體器件的方 法的例子；
圖7A至7C為工藝圖，示出了制造圖1中所示的半導(dǎo)體器件的方 法的例子；
圖8A至8B為工藝圖，示出了制造圖1中所示的半導(dǎo)體器件的方 法的例子；
圖9A至9B為工藝圖，示出了制造圖1中所示的半導(dǎo)體器件的方 法的例子；
圖10為截面圖，示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件；
圖IIA至IIC為工藝圖，示出了制造圖10中所示的半導(dǎo)體器件 的方法的例子；
圖12為截面圖，示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件；
圖13為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖14為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖15為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖16為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖17為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖18為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖19A至19C為解釋性平面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo) 體器件的改進(jìn)例子；
圖20A至20C為解釋性平面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo) 體器件的改進(jìn)例子；
圖21A至21C為解釋性平面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo) 體器件的改進(jìn)例子；
圖22為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖23為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖24為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖25為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；
圖26為解釋性截面圖，示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的 改進(jìn)例子；以及
圖27為平面圖，示出了圖13所示的互連襯底的一部分。
具體實(shí)施例方式
下面，參考附圖來(lái)講述根據(jù)本發(fā)明的優(yōu)選實(shí)施例的半導(dǎo)體器件。 在附圖的講述中，相同的元件用相同的附圖標(biāo)記來(lái)表示，并且因此省 卻了對(duì)它們的重復(fù)描述。
(第一實(shí)施例)
圖1為截面圖，示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件。半 導(dǎo)體器件1是球柵陣列(BGA)封裝，它包括有半導(dǎo)體芯片10、封裝
襯底(互連襯底)20、傳輸線30和虛擬(dummy)芯片(電路組件) 40。傳輸線30位于封裝襯底20的上表面(第一主表面)上。傳輸線 30用于傳送來(lái)自半導(dǎo)體芯片IO的信號(hào)。傳輸線30是阻抗匹配的。
虛擬芯片40通過(guò)倒裝芯片鍵合被貼裝于封裝襯底20的上表面上。 換句話說(shuō)，虛擬芯片40通過(guò)導(dǎo)電凸起82被貼裝于封裝襯底20的上表 面上。導(dǎo)電凸起82與傳輸線30相連。虛擬芯片40和封裝襯底20之 間的間隙中填充有底部填充樹(shù)脂62。在該說(shuō)明書(shū)中，虛擬芯片是其中 沒(méi)有形成諸如晶體管等有源元件的芯片。諸如電容性元件或電阻性元 件等無(wú)源元件可以在虛擬芯片中形成。
半導(dǎo)體芯片10通過(guò)倒裝芯片鍵合被貼裝于虛擬芯片40上。換句 話說(shuō)，半導(dǎo)體芯片10通過(guò)導(dǎo)電凸起84被貼裝于虛擬芯片40的后表面 上。半導(dǎo)體芯片10和虛擬芯片40之間的間隙中填充了底部填充樹(shù)脂 62。提供密封樹(shù)脂64，以覆蓋半導(dǎo)體芯片10和虛擬芯片40。
封裝襯底20的下表面(第二表面)與焊接球50 (外部電極引腳) 相連。焊接球50通過(guò)延伸到封裝襯底20中的導(dǎo)電栓塞52電連接到傳 輸線30。
圖2為平面圖，示出了互連襯底20的一部分。在圖2中，虛擬芯 片40的外形是用點(diǎn)線Ll來(lái)表示的。傳輸線30包括微帶線的部分30a (第一部分)和共面線的部分30b (第二部分)。部分30a和30b彼此 相連。換句話說(shuō)，微帶線和共面線中的一個(gè)在傳輸線30的中部改換為 其中的另一個(gè)。
位于封裝襯底20的上表面上的部分30b和接地線32構(gòu)成共面線。 傳輸線30進(jìn)一步包括對(duì)應(yīng)于其中一個(gè)導(dǎo)電凸起82的連接部分31a和 對(duì)應(yīng)于其中一個(gè)導(dǎo)電栓塞52的連接部分31b。每一個(gè)接地線32包括對(duì) 應(yīng)于其中另一個(gè)導(dǎo)電凸起82的連接部分33a和對(duì)應(yīng)于其中另一個(gè)導(dǎo)電栓塞52的連接部分33b。
圖3和圖4為截面圖，示出了圖1中所示的半導(dǎo)體器件的一部分。 圖3和圖4分別對(duì)應(yīng)于沿著圖2的III-III線的橫截面和沿著圖2的IV-IV 線的橫截面。如圖3所示，虛擬芯片40包括硅襯底42、絕緣層43、 電源面44、接地面46和信號(hào)線48。提供的每一個(gè)電源面44、接地面 46和信號(hào)線48對(duì)應(yīng)于在硅襯底42上形成的彼此各不相同的絕緣層43 中的一個(gè)。
傳輸線30的部分30a和接地面46構(gòu)成微帶線。因此，在封裝襯 底20的下表面的上方?jīng)]有提供接地面和接地線。接地面46僅朝向部 分30a。信號(hào)線48通過(guò)導(dǎo)電凸起82與傳輸線30相連。半導(dǎo)體芯片10 包括硅襯底12和其中形成有LSI電路的互連層(包含有互連和絕緣層 的層)14。
如圖4所示，虛擬芯片40進(jìn)一步包括沿硅襯底42延伸并形成于 其中的穿通電極49。接地面46通過(guò)導(dǎo)電凸起82電連接到接地線32之
下面參考圖5A至5C、圖6A至6C、圖7A至7C、圖8A和8B 以及圖9A和9B來(lái)講述制造半導(dǎo)體器件1的方法的例子。在支撐襯底 90上形成籽晶膜91 (圖5A)。例如，可以使用硅晶片來(lái)作為支撐襯 底90?？梢酝ㄟ^(guò)例如利用濺射方法形成Ti膜和Cu膜來(lái)形成籽晶膜91。 在籽晶膜91上形成封裝襯底20中包含的絕緣膜22，并且然后進(jìn)行構(gòu) 圖(圖5B)。優(yōu)選情況下，絕緣膜22是由諸如光敏性聚酰亞胺樹(shù)脂或 光敏性環(huán)氧樹(shù)脂等光敏性樹(shù)脂制成的。之后，在構(gòu)圖的絕緣膜22的每 一個(gè)開(kāi)口部分中通過(guò)電鍍生長(zhǎng)成金屬層。優(yōu)選情況下，該金屬為Cu或 Ni。因此，形成了導(dǎo)電栓塞52 (圖5C)。
接下來(lái)，在絕緣膜22和導(dǎo)電栓塞52上形成籽晶膜92 (圖6A)。
然后，在籽晶膜92上形成光致抗蝕層93并且進(jìn)行構(gòu)圖(圖6B)。之 后，在構(gòu)圖的光致抗蝕層93的每一個(gè)開(kāi)口部分中通過(guò)電鍍生長(zhǎng)成金屬 層?？梢允褂玫慕饘儆蠧u、 Ni、 Au、 Pd、 Pt、 Ag等。因此，形成了 傳輸線30和接地(GND)線32 (未示出)(圖6C)。
在去除光致抗蝕層93之后，通過(guò)蝕刻除去其中沒(méi)有形成傳輸線 30和接地(GND)線32 (未示出)的一部分籽晶膜92 (圖7A)。然 后，以所述順序倒裝芯片貼裝所述虛擬芯片40和半導(dǎo)體芯片10 (圖 7B)。這里講述了其中將單個(gè)半導(dǎo)體芯片IO層疊在虛擬芯片40上的 例子。不過(guò)，可以將多個(gè)半導(dǎo)體芯片層疊在虛擬芯片40上(第三實(shí)施 例)。之后，虛擬芯片40的下部和半導(dǎo)體芯片10的上部填充了底部 填充樹(shù)脂62 (圖7C)。例如，可以使用包含有硅石填充劑的環(huán)氧樹(shù)脂 來(lái)作為底部填充樹(shù)脂62。
接下來(lái)，形成密封樹(shù)脂64以便覆蓋半導(dǎo)體芯片10和虛擬芯片40 (圖8A)。然后，除去支撐襯底90?？梢酝ㄟ^(guò)研磨例如支撐襯底90 來(lái)執(zhí)行該去除。此時(shí)，還去除籽晶膜91 (圖8B)。之后，在封裝襯底 的下表面上形成焊接球50 (圖9A)。最后，執(zhí)行劃片處理以獲得各個(gè) 封裝(圖9B)。
下面來(lái)講述該實(shí)施例的效果。在半導(dǎo)體器件1中，位于封裝襯底 20上的傳輸線30和位于貼裝在封裝襯底20上的虛擬芯片40中的接地 線46構(gòu)成微帶線。因此，在封裝襯底20中不需要提供構(gòu)成微帶線的 接地面，因此可以減少封裝襯底20的互連層數(shù)量。在該實(shí)施例中，互 連層的數(shù)量為1，也就是說(shuō)，封裝襯底20是單層襯底。根據(jù)該實(shí)施例， 即便當(dāng)不使用多層襯底來(lái)作為封裝襯底20時(shí)，也可以通過(guò)阻抗匹配來(lái) 獲得優(yōu)良的信號(hào)質(zhì)量。
如上所述，封裝襯底20的互連層的數(shù)量較小，因此可以減小封裝 襯底20的制造成本以及半導(dǎo)體器件1的制造成本?？梢允狗庋b襯底20 變薄，因此由半導(dǎo)體芯片10所生成的熱量可以通過(guò)封裝襯底20來(lái)有 效擴(kuò)散。
接地面46位于貼裝在封裝襯底20上的虛擬芯片40中。換句話說(shuō)， 接地面46位于封裝襯底20的上方。因此，可以容易地實(shí)現(xiàn)其中使接 地面位于封裝襯底20上方的結(jié)構(gòu)。接地面46不是位于半導(dǎo)體芯片10 中，而是位于虛擬芯片40中。該結(jié)構(gòu)可以防止接地面46對(duì)半導(dǎo)體芯 片10的運(yùn)行特征產(chǎn)生不利影響。特別是，當(dāng)半導(dǎo)體芯片10是存儲(chǔ)器 芯片時(shí)，容易產(chǎn)生這種不利影響。
傳輸線30包括微帶線的部分30a和共面線的部分30b。因此，當(dāng) 微帶線和傳輸線組合在一起時(shí)，可以適宜地執(zhí)行半導(dǎo)體芯片IO和焊接 球50之間的阻抗匹配。
在像該實(shí)施例中那樣接地面46僅朝向傳輸線30的部分的情況下， 當(dāng)準(zhǔn)備對(duì)僅包括微帶線的傳輸線30進(jìn)行阻抗匹配時(shí)，需要進(jìn)一步提供 接地面給封裝襯底20。這是因?yàn)樾枰信c傳輸線30的其余部分(也就 是，不朝向接地面46的部分) 一起構(gòu)成微帶線的接地面。因此，像JP 2003-282782 A中的情況那樣，就會(huì)增加互連襯底的互連層的數(shù)量。
另一方面，當(dāng)要對(duì)僅包括共面線的傳輸線30進(jìn)行阻抗匹配時(shí)，由 于接地線32的面積小于接地面46的面積而使地電勢(shì)不穩(wěn)定，因此無(wú) 法穩(wěn)定地獲得優(yōu)良的信號(hào)質(zhì)量。因此，尤其是優(yōu)選情況下，使用微帶 線和共面線的組合來(lái)執(zhí)行阻抗匹配。當(dāng)接地面46朝向全部傳輸線30 時(shí)，僅使用微帶線就可以執(zhí)行阻抗匹配。
傳輸線的特征阻抗表達(dá)式為Ki + yw丄)/(G + ^AyC)f2。近年，盡管增 加信號(hào)線的數(shù)量以實(shí)現(xiàn)多功能LSI電路，但是趨勢(shì)是減小封裝尺寸。 因此，傳輸線之間的間隔變得更小。然后，電容值C增加，并且特征 阻抗減小。為了在即使當(dāng)縮短傳輸線之間的間隔時(shí)仍然保持特征阻抗 為一個(gè)常數(shù)值，需要將傳輸線變薄以便減少電容值C。不過(guò)，當(dāng)傳輸線 變薄時(shí)，傳輸線的截面面積變得更小，因此阻抗值R增加。因此，傳 輸線上的信號(hào)被顯著衰減。
就這一點(diǎn)來(lái)說(shuō)，在像該實(shí)施例中那樣，將位于封裝襯底20外部的
接地面46用作微帶線的接地面的情況下，即使當(dāng)封裝襯底20較薄時(shí)， 可以加長(zhǎng)接地面46和傳輸線30之間的距離。因此，不需要將傳輸線 30變薄以減少電容值C，因此可以將傳輸線30的電阻值R限制為較小 的值。這樣，可以實(shí)現(xiàn)功耗的下降和信號(hào)傳輸速度的提高。
(第二實(shí)施例)
圖IO為截面圖，示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件。如 圖IO所示的半導(dǎo)體器件的基本結(jié)構(gòu)基本上與在第一實(shí)施例中所述的半 導(dǎo)體器件1相同。半導(dǎo)體器件2具有半導(dǎo)體芯片10 (第一半導(dǎo)體芯片) 和半導(dǎo)體芯片70 (第二半導(dǎo)體芯片)。半導(dǎo)體器件2與半導(dǎo)體器件1 的不同之處在于半導(dǎo)體芯片70通過(guò)倒裝芯片鍵合被貼裝在封裝襯底 20的下表面上。換句話說(shuō)，半導(dǎo)體芯片70通過(guò)導(dǎo)電凸起72被貼裝在 封裝襯底20的下表面上。半導(dǎo)體芯片70通過(guò)導(dǎo)電凸起72、導(dǎo)電栓塞 52和導(dǎo)電凸起82被電連接到半導(dǎo)體芯片10。在半導(dǎo)體芯片70和封裝 襯底20之間的間隙中填充有底部填充樹(shù)脂74。
下面參考圖IIA至IIC來(lái)講述制造半導(dǎo)體器件的方法的例子。其 中省去對(duì)于第一實(shí)施例中相同的制造工藝的解釋。
從籽晶膜形成(圖5A)到密封樹(shù)脂形成(圖8A)的制造工藝基 本上與第一實(shí)施例相同。
在形成密封樹(shù)脂64以便覆蓋半導(dǎo)體芯片10和虛擬芯片40之后， 去除支撐襯底90 (圖11A)?？梢酝ㄟ^(guò)研磨例如支撐襯底90來(lái)執(zhí)行該 去除。此時(shí)，還去除籽晶膜91 (圖11A)。之后，通過(guò)倒裝芯片鍵合
將半導(dǎo)體芯片70貼裝在絕緣膜22的下表面上，并且半導(dǎo)體芯片70和 封裝襯底之間的間隙中填充有底部填充樹(shù)脂74 (圖11B)。最后，執(zhí) 行劃片處理以獲得各個(gè)封裝(圖11B)。
(第三實(shí)施例)
圖12為截面圖，示出了根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件。如 圖12所示的半導(dǎo)體器件3的基本結(jié)構(gòu)基本上與在第一實(shí)施例中所述的 半導(dǎo)體器件1相同。半導(dǎo)體器件3與半導(dǎo)體器件1的不同之處在于 半導(dǎo)體芯片70通過(guò)倒裝芯片鍵合被貼裝在封裝襯底20的下表面上， 并且半導(dǎo)體芯片10包括層疊在虛擬芯片40上的多個(gè)半導(dǎo)體芯片。
提供多個(gè)半導(dǎo)體芯片10，并將其彼此層疊。半導(dǎo)體芯片10的最 下面一個(gè)和虛擬芯片40之間的間隙以及半導(dǎo)體芯片10的相鄰兩個(gè)之 間的間隙中填充有底部填充樹(shù)脂62。提供的密封樹(shù)脂64覆蓋半導(dǎo)體芯 片10和虛擬芯片40。
在該實(shí)施例中，半導(dǎo)體芯片70通過(guò)倒裝芯片鍵合被貼裝在封裝襯 底20的下表面上。換句話說(shuō)，半導(dǎo)體芯片70通過(guò)導(dǎo)電凸起72被貼裝 在封裝襯底20的下表面上。在半導(dǎo)體芯片70和封裝襯底20之間的間 隙中填充有底部填充樹(shù)脂74。
本發(fā)明并不限于上述實(shí)施例，因此可以對(duì)其進(jìn)行各種改進(jìn)。例如， 在第一、第二和第三實(shí)施例中，將半導(dǎo)體芯片10貼裝在虛擬芯片40 上。不過(guò)，如圖13至圖18所示，可以將半導(dǎo)體芯片10和虛擬芯片40 貼裝在封裝襯底20的上表面的不同區(qū)域。在圖13中，半導(dǎo)體芯片10 的后表面和虛擬芯片40的后表面用密封樹(shù)脂64來(lái)覆蓋。在圖14中， 盡管半導(dǎo)體芯片10的后表面被密封樹(shù)脂64所覆蓋，但是虛擬芯片40 的后表面是裸露的。在圖15中，盡管半導(dǎo)體芯片10的后表面是裸露 的，但是虛擬芯片40的后表面被密封樹(shù)脂64所覆蓋。
位于封裝襯底20的上表面上的部分30b和接地線32構(gòu)成共面線。 傳輸線30進(jìn)一步包括對(duì)應(yīng)于其中一個(gè)導(dǎo)電凸起82的連接部分31a和 對(duì)應(yīng)于其中一個(gè)導(dǎo)電栓塞52的連接部分31b。每一個(gè)接地線32包括對(duì) 應(yīng)于其中另一個(gè)導(dǎo)電凸起82的連接部分33a和對(duì)應(yīng)于其中另一個(gè)導(dǎo)電 栓塞52的連接部分33b。
在圖16至18的每一個(gè)圖中，半導(dǎo)體芯片IO的后表面和虛擬芯片 40的后表面均被暴露。在圖17中，特別是，從二維視角來(lái)看，半導(dǎo)體 芯片10和虛擬芯片40位于不與焊接球50相互重疊的區(qū)域中。對(duì)于這 種結(jié)構(gòu)，可以將另一個(gè)半導(dǎo)體芯片貼裝在正好位于半導(dǎo)體芯片10和虛 擬芯片40下方的區(qū)域中的封裝襯底20的下表面上。對(duì)于圖14也是一 樣的情況。在圖18中，半導(dǎo)體芯片70被貼裝在封裝襯底20的下表面 上。
當(dāng)如圖15至18中的每一個(gè)所示暴露半導(dǎo)體芯片10的后表面時(shí)， 由半導(dǎo)體芯片10所生成的熱量可以從其后表面有效地?cái)U(kuò)散。當(dāng)如圖14、 16、 17和18中的每一個(gè)所示，暴露虛擬芯片40的后表面時(shí)，由半導(dǎo) 體芯片10所生成的熱量可以通過(guò)虛擬芯片40來(lái)有效擴(kuò)散。
可以預(yù)期虛擬芯片40的各種二維布局。例如，在圖19A至19C 中，沿著半導(dǎo)體芯片10的四個(gè)側(cè)邊放置至少一個(gè)虛擬芯片40。特別是， 在圖19A中，虛擬芯片40形成環(huán)狀以包圍半導(dǎo)體芯片10。在圖19B 中，其長(zhǎng)度基本上等于半導(dǎo)體芯片10的第一對(duì)相對(duì)側(cè)邊長(zhǎng)度的虛擬芯 片40被沿著其相對(duì)側(cè)邊的每一個(gè)進(jìn)行放置。另外，其長(zhǎng)度大于半導(dǎo)體 芯片10的第二對(duì)相對(duì)側(cè)邊長(zhǎng)度的虛擬芯片40被沿著其相對(duì)側(cè)邊的每 一個(gè)進(jìn)行放置。在圖19C中，其長(zhǎng)度小于半導(dǎo)體芯片10的側(cè)邊長(zhǎng)度的 虛擬芯片40沿著其側(cè)邊的每一個(gè)進(jìn)行放置。
如上所述，當(dāng)沿著半導(dǎo)體芯片10的四個(gè)側(cè)邊放置至少一個(gè)虛擬芯 片40時(shí)，可以提高封裝表面上的平整度。有可能在其中沒(méi)有提供虛擬
芯片40的區(qū)域中封裝表面的高度會(huì)低于其中提供了虛擬芯片40的區(qū) 域中封裝表面的高度。不過(guò)，當(dāng)沿著半導(dǎo)體芯片IO的四個(gè)側(cè)邊放置了 至少一個(gè)虛擬芯片40時(shí)，可以抑制不利影響的發(fā)生。
如圖20A至圖20C所示，可以沿著半導(dǎo)體芯片10的四個(gè)側(cè)邊中 的兩個(gè)來(lái)放置虛擬芯片40。在圖20A中，其長(zhǎng)度大于半導(dǎo)體芯片10 的一對(duì)相對(duì)側(cè)邊長(zhǎng)度的虛擬芯片40沿著其相對(duì)側(cè)邊的每一個(gè)進(jìn)行放 置。在圖20B中，其長(zhǎng)度基本上等于半導(dǎo)體芯片IO的一對(duì)相對(duì)側(cè)邊長(zhǎng) 度的虛擬芯片40沿著其相對(duì)側(cè)邊的每一個(gè)進(jìn)行放置。在圖20C中，其 長(zhǎng)度基本上等于半導(dǎo)體芯片10的第一側(cè)邊長(zhǎng)度的虛擬芯片40沿著其 第一側(cè)邊進(jìn)行放置。另外，其長(zhǎng)度大于與第一側(cè)邊相鄰的第二側(cè)邊長(zhǎng) 度的虛擬芯片40沿著第二側(cè)邊放置。
可選情況下，如圖21A至21C所示，虛擬芯片40可以沿著半導(dǎo) 體芯片10的四個(gè)側(cè)邊之一進(jìn)行放置。在圖21A中，其長(zhǎng)度大于半導(dǎo)體 芯片10的其中一個(gè)側(cè)邊長(zhǎng)度的虛擬芯片40沿著其中一個(gè)側(cè)邊進(jìn)行放 置。在圖21B和圖21C的每一個(gè)中，其長(zhǎng)度基本上等于半導(dǎo)體芯片10 的其中一個(gè)側(cè)邊長(zhǎng)度的虛擬芯片40沿著其中一個(gè)側(cè)邊進(jìn)行放置。特別 是，在圖21C中，與半導(dǎo)體芯片10相對(duì)的虛擬芯片40的側(cè)邊和封裝 側(cè)表面之間的距離基本上等于與虛擬芯片40相對(duì)的半導(dǎo)體芯片10的 側(cè)邊和封裝側(cè)表面之間的距離。盡管未示出，虛擬芯片40可以沿著半 導(dǎo)體芯片IO的四個(gè)側(cè)邊中的三個(gè)側(cè)邊進(jìn)行放置。
虛擬芯片40可以有各種結(jié)構(gòu)，并且圖22至26示出了它們的例子。 在圖22至26的每一個(gè)中，接地面46位于硅襯底42的整個(gè)表面上。 特別是，在圖23中，電源線34和接地線36與傳輸線30位于同一層 中。在圖24中，信號(hào)線47與接地面46位于同一層。因此，當(dāng)接地面 46和信號(hào)線47位于同一層中時(shí)，可以減少虛擬芯片40的層的數(shù)量。
在圖25中，電源面44和接地面46位于絕緣層43之間。電源面44和接地面46與加在其中的絕緣層43之一一起構(gòu)成了電容元件。在 圖26中，信號(hào)線47與絕緣層43中的接地面46位于不同的層中。
在上述實(shí)施例中，接地面46位于虛擬芯片40中。不過(guò)，當(dāng)接地 面46位于封裝襯底20的上表面上時(shí)，可以將接地面46提供給虛擬芯 片40以外的電路組件，或者獨(dú)立地提供。除了虛擬芯片40以外的電 路組件的例子包括半導(dǎo)體芯片10。
例如，在圖13中，半導(dǎo)體芯片IO還在其內(nèi)具有接地面。圖27為 結(jié)構(gòu)圖或平面圖，示出了如圖13所示的互連襯底的一部分。在圖27 中，虛擬芯片40的外形用點(diǎn)線L1來(lái)表示，并且半導(dǎo)體芯片IO的外形 用實(shí)線L2來(lái)表示。傳輸線30包括微帶線的部分30a和共面線的部分 30b。微帶線30a位于由Ll所包圍的區(qū)域和由L2所包圍的區(qū)域中。
在上述實(shí)施例中，封裝襯底20的例子是單層襯底。封裝襯底20 可以是多層襯底。優(yōu)選情況下，封裝襯底20的層的數(shù)量等于或小于2。
權(quán)利要求
1.一種半導(dǎo)體器件，包括互連襯底，具有主表面；傳輸線，位于所述互連襯底的所述主表面上；以及電路組件，安裝在所述互連襯底的所述主表面上方并且包括接地面，其中至少一部分所述傳輸線和所述接地面構(gòu)成微帶線。
2. 如權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括設(shè)置于所述互連 襯底的所述主表面上的接地線，其中所述傳輸線包括第一部分和連接到所述第一部分的第二部 分，所述第一部分和所述接地面構(gòu)成所述微帶線，所述第二部分和所 述接地線構(gòu)成共面線。
3. 如權(quán)利要求2所述的半導(dǎo)體器件，其中所述接地面僅朝向所述 傳輸線的所述第一部分。
4. 如權(quán)利要求2所述的半導(dǎo)體器件，其中所述互連襯底的所述主表面是第一主表面，并且所述互連襯底進(jìn)一步包括與所述第一主表面 相對(duì)的第二主表面，并且其中在所述第二主表面下方不設(shè)置接地面。
5. 如權(quán)利要求2所述的半導(dǎo)體器件，其中所述接地面連接到所述接地線。
6. 如權(quán)利要求l所述的半導(dǎo)體器件，其中所述電路組件通過(guò)倒裝 芯片鍵合貼裝于所述互連襯底的所述主表面上。
7. 如權(quán)利要求l所述的半導(dǎo)體器件，其中所述電路組件是虛擬芯片。
8. 如權(quán)利要求6所述的半導(dǎo)體器件， 合貼裝于所述電路組件上的半導(dǎo)體芯片。
9. 如權(quán)利要求8所述的半導(dǎo)體器件，疊的多個(gè)半導(dǎo)體芯片。權(quán)利要求書(shū)第2/2頁(yè)進(jìn)一步包括通過(guò)倒裝芯片鍵其中所述半導(dǎo)體芯片包括層
10. 如權(quán)利要求l所述的半導(dǎo)體器件，進(jìn)一步包括 第一半導(dǎo)體芯片；以及第二半導(dǎo)體芯片，其中，所述互連襯底的所述主表面是第一主表面，并且所述互連 襯底進(jìn)一步包括與所述第一主表面相對(duì)的第二主表面，并且其中，所述第一半導(dǎo)體芯片被貼裝于所述第一主表面上，并且所 述第二半導(dǎo)體芯片被貼裝于所述互連襯底的所述第二表面上。
11. 如權(quán)利要求IO所述的半導(dǎo)體器件，進(jìn)一步包括沿所述互連襯底延伸的導(dǎo)電栓塞，其中，所述第二半導(dǎo)體芯片通過(guò)所述導(dǎo)電栓塞連接到所述第一半 導(dǎo)體芯片。
12. 如權(quán)利要求l所述的半導(dǎo)體器件，進(jìn)一步包括半導(dǎo)體芯片，其中，所述半導(dǎo)體芯片和所述電路組件被貼裝于所述互連襯底的 所述主表面上的不同區(qū)域中。
全文摘要
本發(fā)明提供了一種半導(dǎo)體器件，其包括互連襯底，在該互連襯底上形成的傳輸線，以及貼裝在互連襯底上方并且具有接地面的電路組件。所述傳輸線包括第一部分和連接到所述第一部分的第二部分。所述第一部分和所述接地平面構(gòu)成微帶線。所述第二部分和所述接地線構(gòu)成共面線。
文檔編號(hào)H01L23/498GK101197343SQ20071018651
公開(kāi)日2008年6月11日 申請(qǐng)日期2007年12月4日 優(yōu)先權(quán)日2006年12月4日
發(fā)明者副島康志, 川野連也, 栗田洋一郎 申請(qǐng)人:恩益禧電子股份有限公司