專利名稱：半導體結構及其制造方法
技術領域：
本發(fā)明總地涉及場效應器件。更特別地，本發(fā)明涉及性能增強的場效應器件。
背景技術：
場效應器件例如場效應晶體管通常用于半導體電路中。場效應晶體管如 此常用是由于低功耗、相對容易制造場效應晶體管、以及相對容易按比例縮 小場效應晶體管。
雖然場效應晶體管易于制造且易于按比例縮小到日益更小的尺寸，然而 場效應晶體管在縮小到日益更小的尺寸時并不是完全沒有問題。特別地，場
效應晶體管在縮小到日益更小的尺寸時經常易受短溝道效應(short channel effect, SCE)的影響。短溝道效應是電效應，其在4冊電極部分或全部失去對 半導體基板內溝道區(qū)域的電控制時出現。這種柵電極對溝道區(qū)域的失去控制 隨溝道長度的縮短而增多。
可用來控制SCE的一種方法是在MOSFET的溝道區(qū)域中使用超薄絕緣 體上半導體(UT-SOI)結構。然而，UT-SOI中電荷載流子遷移率降低了。 接著，電荷載流子遷移率降低引起器件性能不期望地降低。因此，期望的是 MOSFET結構擁有UT-SOI溝道尺寸(以獲得對SCE的良好控制)而同時保
持可接受的載流子遷移率和合意的性能。
在半導體制造領域中已知具有理想特性的各種半導體結構及其制造方法。
例如，Doris等人在美國公開No. 2006/0001095中教導了 一種以 一方式
在超薄絕緣體上半導體基板內內制造場效應晶體管的方法，其最小化了場效 應晶體管的閾值電壓變化。為達到前面所述的結果，這個特別的方法包括在 場效應晶體管內結合柵極長度的變化改變絕緣體上半導體的厚度。
另外，Zhu等人在美國公開No. 2005/0090066和美國專利No. 6939751 中教導了 一種場效應晶體管結構，包括用增強外延控制制造的凸起的源極/
漏極區(qū)域。為達到前面所述的結果，這個特別的場效應晶體管結構在制造凸 起的源極/漏極區(qū)域時在硅層上使用了硅鍺合金層。此外，Chen等人在美國專利No. 6924517中教導了 一種場效應晶體管結 構，其制造在超薄絕緣體上半導體基板內以提供性能增強的場效應晶體管。 這個特別的場效應晶體管結構通過使用分隔源極/漏極區(qū)域的比較薄的溝道 區(qū)域實現前面所述的目的，該源極/漏極區(qū)域凹陷到比該比較薄的溝道區(qū)域更 大的深度。此外，Doris等人在美國專利No. 6914303中教導了 一種具有降低的溝道 電阻和降低的熱預算(thermal budget)的超薄溝道金屬氧化物半導體場效應 晶體管的制造方法。這個特殊方法通過在制造金屬氧化物半導體場效應晶體 管時使用多個補償間隔層實現前面所述的目的。此外，Wu在美國專利No. 6117712中教導了一種在絕緣體上半導體基 板上制造場效應晶體管的方法，以提供具有超短溝道的場效應晶體管。最后，Maszara在美國專利No. 5250454中教導了 一種在場效應晶體管 器件內形成凸起的源極/漏極區(qū)域的方法。這個特別的方法使用了形成在單晶 非凸起的源極/漏極區(qū)域上的非晶半導體材料層的外延再結晶。半導體結構和器件尺寸一定會繼續(xù)減小，結果，期望的是以減小的尺寸 具有增強的性能的半導體結構。特別期望的是以減小的尺寸制造且還具有減 小的短溝道效應而沒有載流子遷移率減小的場效應器件，例如場效應晶體 管。還期望的是以減小的尺寸制造具有前面所述增強的性能特點的半導體結 構的相關方法。發(fā)明內容本發(fā)明提供包括半導體器件的半導體結構，該半導體結構在縮小的半導 體結構尺寸下具有增強的SCE控制。本發(fā)明還提供該半導體結構的制造方 法。具體地，該半導體結構包括具有倒置V形溝道區(qū)域的半導體器件，該倒 置的V形溝道區(qū)域賦予在半導體結構內制造的例如場效應晶體管的場效應 器件增強的性能。根據本發(fā)明的半導體結構包括半導體器件，其具有由柵極電介質從柵電 極分隔開的倒置V形溝道區(qū)域。根據本發(fā)明的另一半導體結構包括位于基板之上且具有第一平坦表面 和在與第一平坦表面相對的第二界面內的倒置v形槽口 (notch)的半導體層。該半導體結構還包括位于第一平坦表面上的第一柵極電介質和位于第一柵極電介質上并與倒置v形槽口對準的第一柵電極。該半導體結構還包括位于該倒置V形槽口上的第二柵極電介質和位于該第二柵極電介質上并填充 該倒置V形槽口的第二倒置V形柵電極。根據本發(fā)明的制造半導體結構的方法包括在半導體層內形成V形槽口 。 該方法還包括倒置半導體層以提供第一平坦表面和與第一平坦表面相對并 包括倒置V形槽口的第二界面(interface )。該方法還包括形成在第一平坦表 面上并與倒置V形槽口對準的第一柵電極。


■如下文所闡述，在優(yōu)選實施例的描述上下文中本發(fā)明的目的、特征和優(yōu) 點得到理解。優(yōu)選實施例的描述在附圖中得到理解，附圖形成此公開的材料 部分，其中圖1至12B示出一系列示意性截面圖和平面圖，說明了根據本發(fā)明一實 施例制造半導體結構的進行階段的結果。圖13A至16B示出一系列示意性截面圖和平面圖，說明了根據本發(fā)明 另 一 實施例制造半導體結構的進行階段的結果。
具體實施方式
包括性能增強的半導體結構和該半導體結構的制造方法的本發(fā)明在下 面提供的描述背景中理解。下面提供的描述在上述附圖的背景中理解。由于 附圖旨用于說明，所以附圖不是必須按比例繪制。圖l至圖12B示出一系列示意性截面圖和平面圖，示出根據本發(fā)明一實 施例制造半導體結構中的進行階段的結果。這個實施例包括本發(fā)明的第一實 施例。圖1按層的順序示出(1)基礎半導體基板10; (2)第一掩埋介電層 12,位于基礎半導體基板10上；(3)蝕刻截止層14,位于第一掩埋介電層 12上；(4)第二掩埋介電層16,位于蝕刻截止層14上；(5)第三掩埋介電 層18，位于第二掩埋介電層16上；(6)表面半導體層20,位于第三掩埋介 電層18上；以及(7)硬掩模層22，位于表面半導體層20上。
前述半導體基板10和位于其上或上方的層12/14/16/18/20/22中的每個 可包括半導體制造領域基本常規(guī)的材料、具有半導體制造領域基本常規(guī)的尺 寸，且采用半導體制造領域基本常規(guī)的方法來形成?；A半導體基板10和表面半導體層20可包括數種半導體材料中的任意 種。非限制性示例包括硅、鍺、硅鍺合金、碳化硅、碳化硅鍺合金和化合物 半導體材料?；衔锇雽w材料的非限制性例子包括砷化鎵、砷化銦和磷化 銦半導體材料。關于化學成分、結晶取向、摻雜劑極性和摻雜劑濃度，基礎半導體基板 10和表面半導體層20可包括相同的半導體材料或不同的半導體材料。通常， 基礎半導體基板10和表面半導體層20包括硅半導體材料。通常，基礎半導 體基板10的厚度從約0.5至約1.5mm。通常，表面半導體層20的厚度從約 700至約1000埃。第一掩埋介電層12、第二掩埋介電層16、第三掩埋介電層18和介電封介質也被考慮用于層12、 16、 18和22。介電材料可包括但不限于結晶介電 材料和非結晶介電材料。介電材料可包括但不限于硅的氧化物、氮化物和氧 氮化物。不排除其它元素的氧化物、氮化物和氧氮化物?？梢圆捎眠m合它們 的材料成份的數種方法中的任意種來形成第 一掩埋介電層12 、第二掩埋介電 層16、第三掩埋介電層18和介電封蓋層22。方法的非限制性例子包括熱或 等離子體氧化或氮化法、化學氣相沉積法(包括原子層化學氣相沉積法)和 物理氣相沉積法(包括濺射法)。雖然隨后的選擇不限制當前的實施例或本發(fā)明，但通常第一掩埋介電層 12包括具有從約400至約600埃厚度的氧化硅材料。通常，第二掩埋介電層 16包括具有從約500至約700埃厚度的氮化硅材料。通常，第三掩埋介電層 18包括具有從約40至約60埃厚度的氧化硅材料。通常，介電封蓋層22包 括具有從約1300至約1700埃厚度的氧化硅材料。蝕刻截止層14可包括數種蝕刻截止材料中的任意種。非限制性示例包 括導體蝕刻截止材料、半導體蝕刻截止材料和介電蝕刻截止材料。由于下面 的額外描述中將變得更顯而易見的原因，蝕刻截止層14包括易受局部改變 影響的蝕刻截止材料，其為蝕刻截止層14提供區(qū)域特定的蝕刻選擇性。因 此，雖然也清楚地不限制本發(fā)明，但蝕刻截止層14通常包括多晶硅蝕刻截
止材料，當被離子注入以適當的離子注入材料時，其易受區(qū)域選擇性離子注 入引起的溶解性增強的影響。圖2、圖2A和圖2B顯示了示意性平面圖和示意性截面圖，示出圖，的半導體結構的進一步處理的結果。圖2、圖2A和圖2B顯示位于圖1的半導體結構內介電封蓋層22上的 光致抗蝕劑層24。 T形開口 A位于光致抗蝕劑層24內。T形開口A暴露介 電封蓋層22。 T形開口 A的較寬部分(即具有從約30nm至約100nm的線 寬T2)定義最終與T形開口 A自對準地形成的柵電極的接觸區(qū)域部分。T 形開口 A的較窄部分(即具有從約5nm至約50nm的線寬Tl )定義最終與 T形開口 A自對準地形成的柵電極的有源區(qū)域部分。通過首先施加光致抗蝕 劑層24到介電封蓋層22，接著采用光刻來構圖光致抗蝕劑層24,以形成T 形開口 A。圖3、圖3A和圖3B示出示意性平面圖和示意性截面圖，說明圖2、圖 2A和圖2B的半導體結構的進一步處理的結果。圖3、圖3A和圖3B首先示出蝕刻圖2、圖2A和圖2B所示的介電封蓋 層22以形成介電封蓋層22'的結果。雖然在圖3、圖3A或圖3B的示意性 截面圖內沒有明確示出，但是在采用圖1所示的光致抗蝕劑層24作為蝕刻 掩^^層時介電封蓋層22被蝕刻以形成介電封蓋層22，。光致抗蝕劑層24然 后被去除以部分地提供圖3、圖3A和圖3B所示的半導體結構。用于提供介電封蓋層22，的對介電封蓋層22的前述蝕刻可采用半導體 制造領域中的常規(guī)方法來進行。該方法可以包括但不限于濕化學蝕刻法和干 等離子體蝕刻法。對于蝕刻介電封蓋層22以形成介電封蓋層22，.，干等離子 體蝕刻法通常是優(yōu)選的，因為千等離子體蝕刻法一般向蝕刻介電封蓋層22 所形成的介電封蓋層22，提供直的側壁。相似地，在蝕刻介電封蓋層22以形成介電封蓋層22'之后，可以采用 半導體制造領域常規(guī)的方法和材料剝除光致抗蝕劑層24。也包括濕化學蝕刻法、干等離子體蝕刻法、以及濕化學蝕刻法和干等離子體蝕刻法的組合。圖3、圖3A和圖3B還顯示了蝕刻表面半導體層20以形成表面半導體 層20'的結果。如圖3、圖3A和圖3B的示意性截面圖所示，在采用介電 封蓋層22'作為蝕刻掩模層時實現對表面半導體層20的蝕刻以提供表面半 導體層20，。
前述々蟲刻還意在是結晶4寺定々蟲刻(crystallographically specific etching )， 其在表面半導體層20'內提供V形開口。 V形開口源自表面半導體層20的 材料對用于蝕刻表面半導體層20的蝕刻劑的結晶特定蝕刻特性。結晶特定 蝕刻劑包括氳氧化銨蝕刻劑和氬氧化四曱基銨蝕刻劑，其對111結晶硅表面 取向是結晶特定的。因此，在圖3、圖3A和圖3B的示意平面圖和截面圖內， 表面半導體層20'關于V形開口的暴露表面將通常是111晶面取向。然而 該實施例不限于這樣的結晶取向。圖4A和圖4B顯示了對圖3、圖3A和圖3B所示的半導體結構的進一 步處理的結果。特別地.，圖4A和圖4B首先示出毗鄰介電封蓋層22'的側壁，且基本 在表面半導體層20'內的V形開口之上形成間隔層26的結果。可以采用一 般常規(guī)的趁層沉積(blanket layer deposition)和各向異性回蝕法形成間隔層 26。通常，當介電封蓋層22包括氧化物材料時，間隔層26包括氮化物材料。 然而這樣的材料選#^不限制本實施例。圖4A和圖4B還顯示了在部分通過介電封蓋層22'定義的開口內形成 間隔層26之后，注入到圖3A或圖3B的半導體結構中的一劑注入離子28。 當蝕刻截止層14包括多晶硅材料時，該劑注入離子28可包括鍺(即Ge) 注入離子。在這種情況下，該劑注入離子28在從約3 x IO"至約5 x io15離 子/平方厘米的劑量和從約80至約120keV (例如對于第二掩埋介電層16的 約50nm的厚度)的能量下提供。提供該劑注入離子28從而影響蝕刻截止層 14的離子注入區(qū)域30的蝕刻選擇性，由此部分形成蝕刻截止層14，。選擇 離子注入能量使得其離子注入范圍在離子注入區(qū)域30的位置在蝕刻截止層 14，中間附近最大。該實施例預期注入離子28可〉容解(solubilize)蝕刻截止層14，的特定 離子注入區(qū)域30。這種溶解的機制可包括當形成蝕刻截止層14，的離子注 入區(qū)域30時蝕刻截止層14的化學改性，以及當形成蝕刻截止層14，的離子 注入區(qū)域30時蝕刻截止層14的物理改性。因此該劑注入離子28可以包括 利用化學機制(即化學改性)、物理機制(即物理改性)、或者化學改性和物 理改性兩者來起作用的任意溶解離子。在本實施例中，注入離子28通常包括提供蝕刻截止層14'的離子注入 區(qū)域30的化學和物理改性兩者的鍺注入離子?；瘜W改性和物理改性允許蝕
刻截止層14'的離子注入區(qū)域30與蝕刻截止層14，的其它部分相比在特定蝕刻劑中被更快地蝕刻。本實施例明確地不限于僅包括鍺注入離子的注入離子28。而是，本實施例還預期，提供蝕刻截止層14'的離子注入區(qū)域30的 化學或物理改性的其它注入離子28也可以用在該實施例內。這種注入離子 的例子可包括但不限于(1)硼注入離子，當蝕刻截止層14包括氧化物材 料時；和(2)鍺注入離子，當蝕刻截止層包括氮化物材料時。圖5A和圖5B首先示出從圖4A和圖4B的半導體結構剝除介電封蓋層材料成份的方法和材料來剝除介電封蓋層22'。當介電封蓋層22'如本實施 例中優(yōu)選的那樣包括氧化物材料時，可以采用使用氫氟酸蝕刻劑的濕化學蝕 刻法剝除介電封蓋層22，。可選地，可以采用使用適當的蝕刻劑氣體成^^的 等離子體蝕刻法剝除介電封蓋層22，。這種適當的蝕刻劑氣體成分通常將包 括含氟蝕刻劑氣體。圖5A和圖5B還顯示了已經剝除介電封蓋層22'之后在圖4A和圖4B 的半導體結構上形成第二介電封蓋層32的結果?？梢圆捎门c形成介電封蓋 層22，所用的相同的材料和方法形成第二介電封蓋層32，但是第二介電封 蓋層32包括毯層(blanket layer)而介電封蓋層22，包括圖案化的層。通常， 第二介電封蓋層32具有從約500至約2000埃的厚度。圖6、圖6A和圖6B顯示了位于圖5A和圖5B的半導體結構上的掩模 層34。掩模層34可利用半導體業(yè)內公知的工藝由數種掩模材料中的任意種 形成。非限制性例子包括硬掩模材料和光致抗蝕劑掩模材料，盡管光致抗蝕 劑掩模材料是優(yōu)選的。通常掩模層34包括光致抗蝕劑掩模材料，其具有從 約1000至約5000埃的厚度。掩模層34定位得跨越離子注入區(qū)域30的窄部。圖7、圖7A和圖7B顯示了蝕刻第二介電封蓋層32和表面半導體層20， 以提供表面半導體層20'，和在其上對準地定位的第二介電封蓋層32'。蝕刻 在采用掩模層34作為蝕刻掩模層且采用第三掩埋介電層18作為蝕刻截止層 時實現。與濕化學蝕刻法比較，該蝕刻還通常在采用等離子體蝕刻法時實現從而 向第二介電封蓋層32'和表面半導體層20"提供基本直的側壁。等離子體 蝕刻法通常將使用含氟蝕刻劑氣體用于從第二介電封蓋層32蝕刻出第二介 電封蓋層32，。等離子體蝕刻法還將通常使用含氯蝕刻劑氣體用于從表面半 表面半導體層20"。圖8A首先說明了從圖7A的半導體結構剝除掩模層34和第二介電封蓋 層32，的結果?？梢圆捎眠m合于掩模層34和第二介電封蓋層32，的材料成 份的方法和材料來剝除掩模層34和第二介電封蓋層32，。圖8A還示出從圖7A的半導體結構剝除第二介電封蓋層32'和掩模層 34之后形成位于其上的第三介電封蓋層36的結果。第三介電封蓋層36可包括與關于圖5A和5B所示的第二介電封蓋層32 使用的材料、尺寸和方法類似的材料、尺寸和形成方法。圖8A最后說明了在半導體結構上形成第三介電封蓋層36后離子注入半 導體結構的結果。具體地，離子注入包括用一劑氫注入離子38離子注入基 礎半導體基板IO到一位置從而在基礎半導體基板10內形成斷裂面。不排除 也可提供斷裂面的其它注入離子的使用。關于圖8A和圖8B說明了使基礎半導體基板10內的斷裂面斷裂以提供 丟棄的基礎半導體基板10，和剩余的基礎半導體基板10"的結果。圖8B還 說明了當形成丟棄的基礎半導體基板10'和剩余的基礎半導體基板10"時 在使基礎半導體基板10斷裂之前疊置到半導體結構的處理基板(handling substrate) 40。處理基板40通常為半導體基板。不排除可選的基板。在本實施例中，所用的該劑氫注入離子38為從約1 x 1016至約5x 1016 氳離子/平方厘米和從約IO至約50keV的離子注入能量以提供斷裂面，其允 許形成丟棄的基礎半導體基板10'和剩余的基礎半導體基板10"。圖9、圖9A和圖9B首先顯示了倒置圖8、圖8A和圖8B的半導體結構 的結果。圖9、圖9A和圖9B還顯示了以下結果(1 )從所得半導體結構蝕 刻剩余的基礎半導體基板10"; (2)還在使用蝕刻截止層14，作為蝕刻截止 層時從所得半導體結構蝕刻第一掩埋介電層12。作為前述蝕刻和最終剝除的 結果，包含蝕刻截止層14'的離子注入區(qū)域30'也被暴露。前述也是剝除步驟的兩個蝕刻步驟中的每個可以采用半導體制造領域 常規(guī)的方法和材料來進行。包括濕化學蝕刻法和干等離子體蝕刻法。干等離 子體蝕刻法通常將使用含氯蝕刻劑氣體成份以用于蝕刻含硅半導體材料，使 用含氟蝕刻劑氣體成份以用于蝕刻含硅介電材料。
圖10、圖IOA和圖IOB首先說明了對蝕刻截止層14，的離子注入區(qū)域 30'進行蝕刻以形成蝕刻截止層14"的結果。蝕刻截止層14"接著可用作 掩模層以用于蝕刻第二掩埋介電層16從而形成第二掩埋介電層16，和(可 選地)隨后還蝕刻第三掩埋介電層18以形成第三掩埋介電層(沒有具體示 出)。前述蝕刻可使用采用例如四氟化碳或三氟曱烷(carbon tetrafluoride or trifluoromethane )的含氟蝕刻劑氣體的等離子體蝕刻法實現，相對于沒有鍺 的基礎多晶硅材料(其包括蝕刻截止層14"的剩余部分)，其蝕刻鍺摻雜的 多晶硅材料(優(yōu)選包括蝕刻截止層14，的離子注入區(qū)域30，)。第二掩埋介電層16和(可選地)第三掩埋介電層18可以采用等離子體 蝕刻法被選擇性地蝕刻。等離子體蝕刻法通常采用含氟蝕刻劑氣體成份用于 蝕刻含硅介電材料。作為前述蝕刻的結果，與表面半導體層20"內的倒置V形自對準地形 成第二掩埋介電層16'內的開口。圖11、圖IIA和圖11B首先顯示了熱再生長或物理沉積在第二掩埋介 電層16，定義的開口內已在前面被蝕刻了的第三掩埋介電層18的任意部分 以再形成第三掩埋介電層18的可選結果?？梢栽趶募s800。C至約IIO(TC的 溫度下持續(xù)從約1秒至約5分鐘的時間段來實現這樣的熱再生長。這種熱再 生長可以產生從氧化硅、氮化硅和氧氮化硅介電材料構成的組中選出的介電 材料。這個介電材料特定組一般將具有在真空中測量的從約4至約20的介 電常數。關于可以回填已被有意或無意蝕刻的部分第三掩埋介電層18的沉積的 介電材料，本實施例還預期使用基本更高介電常數的介電材料(即具有在真 空中測量的從約20到至少約IOO的介電常數)。這些基本更高介電常數的介 電材料可包括但不限于氧化鉿、硅酸鉿、鑭系氧化物、氧化鈦、鈦酸鋇鍶 (BST)和鈦鋯酸鉛Uead-zirconatetitanate， PZT)。這些基本更高介電常數 的介電材料還可以采用適合于其材料成分的方法沉積。方法的非限制性例子 包括熱或等離子體氧化或氮化法、化學氣相沉積法(包括原子層化學氣相沉 積法)和物理氣相沉積法(包括濺射法)。圖11、圖IIA和圖IIB還顯示了在第三掩埋介電層16，定義的開口中 形成柵電極42的結果。柵電極42可包括數種柵電極材料中的任意種。包括特定金屬、金屬合
金、金屬硅化物、摻雜的多晶硅(即具有從約lel8至約le22摻雜劑原子/立 方厘米的摻雜劑濃度)、摻雜多晶硅/金屬硅化物堆疊(polycide)柵電極材料。 柵電極材料可以采用適合于特殊柵電極材料成分的數種方法中的任意種方 法沉積。包括化學氣相沉積法和物理氣相沉積法。通常，柵電極42包括具 有與構成蝕刻截止層14"的蝕刻截止材料的平坦化特性相似的平坦化特性的 材料。因此，當采用毯層沉積和后續(xù)平坦化法形成柵電極42時，蝕刻截止 層14"也被平坦化，同時關于蝕刻截止層14"和柵電極42兩者使用第二掩 埋介電層16'作為蝕刻截止層。圖12、圖12A和圖12B首先顯示了從圖11、圖IIA和圖11B的半導體 結構剝除第二掩埋介電層16，的結果?？梢苑钣冒雽w制造領域中常規(guī)的方 法和材料剝除第二掩埋介電層16'。這樣的方法和材料包括但不限于濕化學 法和材料以及干等離子體法和材料。當第二掩埋介電層16'包括氮化物材料 時，可以采用磷酸水溶液蝕刻劑或替代地采用使用含氟蝕刻劑氣體的等離子 體蝕刻法剝除第二掩埋介電層16，。圖12A還特別顯示了位于表面半導體層20"內的源才及/漏極區(qū)域23。源 極/漏極區(qū)域23在使用柵電極42作為掩模時形成到表面半導體層20"內。 可選地，可以采用使用柵電極4 2作為掩模的兩步離子注入法形成源極/漏極 區(qū)域，其中有或沒有未另外示出的間隔層。圖12、圖12A和圖12B顯示了根據本發(fā)明第一實施例的半導體結構的 一系列示意性平面圖和截面圖。第 一實施例提供包括場效應晶體管半導體結 構。場效應晶體管包括位于第三掩埋介電層18上的柵電極42，對準在柵電 極42下面的包括柵極電介質的相關部分。接著，柵電極42還通過柵極電介 質從表面半導體層20"分隔開，在柵電極42下面對準的一部分表面半導體 層20"用作場效應晶體管內的溝道區(qū)域。圖12、圖12A和圖12B的半導體 結構內，分隔表面半導體層20"內的一對源極/漏極區(qū)域23的倒置V形溝道 對準在柵電極42下面。在本實施例內，表面半導體層20"的溝道區(qū)域包括在柵電極42下面對 準的倒置V形。表面半導體層20，'的倒置V形提供超薄絕緣體上半導體結 構的優(yōu)點而沒有串聯(lián)電阻損害或其溝道區(qū)域的電荷載流子遷移率損害。在前 述圖示中說明的半導體結構還實現了前述目標而沒有在場效應晶體管結構 內采用凸起的源極/漏極結構或凹陷的溝道結構。
圖13A至圖16B顯示了一系列示意截面圖和平面圖，說明根據本發(fā)明 另 一實施例的制造半導體結構的進行階段的結杲。本發(fā)明的這個實施例包括 本發(fā)明的第二實施例。圖13A和圖13B顯示了根據第二實施例的制造半導體結構的早期階段 中半導體結構的一對示意截面圖。圖13A和圖13B大致與圖4A和圖4B相關，但是沒有提供離子注入區(qū) 域30的那份注入離子28。圖13A和圖13B還另外顯示了位于表面半導體層20，內的V形溝道內 的第二柵極電介質27 ?？梢曰蛘邿嵘L或沉積第二4冊極電介質27 。優(yōu)選地， 熱生長第二柵極電介質27以提供包括構成表面半導體層20，的材料的氧化 物的第二柵極電介質27。通常，第二柵極電介質27包括熱氧化硅材料，其 具有從約5至約50埃的厚度。圖14A和圖14B首先顯示了圖4A和圖4B中"^兌明的離子注入該離子注 入區(qū)域30的結果。圖14A和圖14B還顯示了用第二柵電極29填充由間隔 物26、第二柵極電介質W和第三掩埋電介質層18限定的開口的結果。第二 柵電極29可以包括與結合圖11、圖IIA和圖11B說明的第一柵電極42使 用的材料、尺寸和方法相似的材料，尺寸和形成方法。因此，在第二實施例內，表面半導體層20，內的V形槽沒有用電介質 材料回填。相反，V形槽首先由第二電介質層27填充，接著再由第二柵電 極29填充。圖15、圖15A和圖15B顯示了對半導體結構的進一步處理的結果，該 半導體結構的示意截面圖在圖14A和圖14B中示出。 -圖15、圖15A和圖15B大致顯示了與第一實施例內的圖5A至圖9B相 對應的處理順序的結果。圖15、圖15A和圖15B首先顯示了對表面半導體層20'構圖以形成表 面半導體層20"的結果。圖15、圖15A和圖15B還顯示了層疊處理基板40 到所得半導體結構和倒置所得半導體結構以在表面半導體層20"內形成倒置 V形溝道的結果。圖15、圖15A和圖15B還顯示了從半導體結構現在的頂表面向下剝除 層到蝕刻截止層14'的水平的結果。圖16、圖16A和圖16B顯示了對圖15、圖15A和圖15B的半導體結構進一步處理的結果，這在第一實施例內的圖10至圖12B的示意截面圖內另外得到說明。圖16、圖16A和圖16B顯示了一系列示意性平面圖和截面圖，說明根 據本發(fā)明第二實施例的半導體結構。第二實施例也包括具有倒置V形溝道的表面半導體層20"。表面半導體 層20"包括平坦表面，具有位于其上的包括柵極電介質的第三掩埋介電層 18。柵電極42位于倒置V形溝道之上并與其對準。半導體結構還包括位于 倒置V形溝道區(qū)域的倒置V形內的第二柵極電介質27。第二倒置V形柵電 極29位于第二柵極電介質27上。因此，在第二實施例內，表面半導體層20"內的倒置V形溝道受一般 常規(guī)的柵電極42和倒置V形柵電極29控制。源極/漏極區(qū)域23沒有相對于 柵電極42(或表面半導體層20"的包括關于柵電極42的溝道的部分)凸起。 源極/漏極區(qū)域23相對于第二柵極電極27和表面半導體層20"內的倒置V 形溝道凸起。根據第二實施例的半導體結構另外展示了與上面公開的根據第 一 實施 例的半導體結構相似的溝道串聯(lián)電阻和電荷載流子遷移率增強。本發(fā)明的優(yōu)選實施例旨在舉例說明本發(fā)明而不是限制本發(fā)明?？梢孕薷?和改變根據本發(fā)明優(yōu)選實施例的半導體結構的方法、材料、結構和尺寸而仍 提供根據本發(fā)明，進而根據權利要求的半導體結構。
權利要求
1.一種半導體結構，包括半導體器件，所述半導體器件包括通過柵極電介質從柵電極分隔開的倒置V形溝道區(qū)域。
2. 權利要求1的半導體結構，其中 所述倒置V形溝道區(qū)域位于半導體層內；且 所述倒置V形溝道區(qū)域與所述柵電極對準。
3. 權利要求2的半導體結構，其中所述半導體層位于半導體基板之上。
4. 權利要求3的半導體結構，其中所述半導體層通過電介質層從所述半 導體基板分隔開。
5. 權利要求1的半導體結構，還包括通過所述倒置V形溝道區(qū)域分隔 開的一對源極/漏極區(qū)域。
6. 權利要求5的半導體結構，其中所述源極/漏極區(qū)域的對不相對于所 述倒置V形溝道區(qū)域凸起。
7. 權利要求5的半導體結構，其中所述半導體結構包括場效應晶體管。
8. —種半導體結構，包括半導體層，位于基板之上且具有第一平坦表面和與該第一平坦表面相反 的第二界面內的倒置V形槽口 ；位于第一平坦表面上的第一柵極電介質和位于該第一柵極電介質上并 與所述倒置V形槽口對準的第一柵電極；以及位于所述倒置V形槽口上方的第二柵極電介質和位于該第二柵極電介 質上方并填充所述倒置V形槽口的第二倒置V形柵電極。
9. 權利要求8的半導體結構，還包括在所述半導體層內并通過所述倒置 V形槽口分隔開的一對源極/漏極區(qū)域，其中所述第 一柵極和所述第二柵極對準。
10. 權利要求8的半導體結構，其中所述基板包括半導體基板。
11. 權利要求10的半導體結構，其中該第二柵電極接觸所述半導體基板。
12. —種半導體結構的制造方法，包括 在半導體層內形成V形槽口 ；倒置所述半導體層以提供第一平坦表面和與第一平坦表面相反并包括 倒置V形槽口的第二界面；以及形成第一柵電極，其在該第一平坦表面之上并與所述倒置V形槽口對準。
13. 權利要求12的方法，其中在所述半導體層內形成所述V形槽口利 用了結晶特定蝕刻劑。
14. 權利要求12的方法，還包括形成一對源極/漏極區(qū)域，其在所述半 導體層內且通過所述倒置V形槽口分隔開。
15. 權利要求14的方法，其中所述源極/漏極區(qū)域的對不相對于該第一 4冊電一及凸起。
16. 權利要求14的方法，還包括在倒置所述半導體層之前，形成第二柵 極電介質在所述V形槽口上方和形成第二柵電極在該第二柵極電介質上方。
17. 權利要求16的方法，其中所述源極/漏極區(qū)域的對相對于該第二柵 電極凸起。
18. 權利要求12的方法，其中所述倒置包括在具有所述V形槽口的界 面上層疊處理基板。
19. 權利要求18的方法，其中所述處理基板包括半導體基板。
20. 權利要求19的方法，其中形成在所述倒置V形槽口內在第二柵極 電介質上方的第二柵電極接觸所述半導體基板。
全文摘要
本發(fā)明提供一種半導體結構，包括具有倒置V形溝道區(qū)域的半導體層，該倒置V形溝道區(qū)域允許在半導體結構內避免凸起的源極/漏極區(qū)域。在一實施例中，基本常規(guī)的柵電極位于倒置V形溝道區(qū)域之上半導體層的平坦表面之上。在另一實施例中，前述基本常規(guī)的柵電極結合倒置V形柵電極使用，該倒置V形柵電極位于包括倒置V形溝道區(qū)域的倒置V形槽口內。
文檔編號H01L29/78GK101159288SQ20071014995
公開日2008年4月9日 申請日期2007年10月8日 優(yōu)先權日2006年10月3日
發(fā)明者克里斯廷·諾里斯, 埃芬迪·利奧班登格, 拉維庫馬·拉馬錢德蘭, 朱慧瓏, 朱文娟, 馬亨德·庫馬 申請人:國際商業(yè)機器公司