專利名稱：半導(dǎo)體晶粒與封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，且特別涉及具有穿透硅通孔(through-silicon vias)的堆疊半導(dǎo)體晶粒的制造與封裝技術(shù)。
背景技術(shù)：
從集成電路發(fā)明至今，由于多種電子零件(即晶體管、發(fā)光二極管、電 阻器、電容器等)的集成度持續(xù)改善，半導(dǎo)體工業(yè)經(jīng)歷快速成長。在集成度 的改善主要在最小結(jié)構(gòu)尺寸上持續(xù)的減縮，以使更多元件可整合至芯片區(qū)。上述集成度的改善本質(zhì)上為二維，因?yàn)檎虾蟮脑加械捏w積實(shí)際 上是位于半導(dǎo)體晶圓的表面。雖然由于光刻技術(shù)的改進(jìn)已在二維集成電路產(chǎn) 生相當(dāng)大的改善，但在二維中，仍有物理限制。其中一個(gè)限制為需將這些元 件制造成最小化的尺寸。當(dāng)需要放置越多元件于一芯片時(shí)，則需要越復(fù)雜的 設(shè)計(jì)。為解決上述的限制，因此產(chǎn)生了三維集成電路(three-dimensional integrated circuits, 3D IC)。使用三維集成電路技術(shù)可達(dá)到較高的元件密度， 且使連接的上限到六層晶圓。因此，總線路長度顯著減少。介層孔的數(shù)目也 減少。因此三維集成電路技術(shù)有潛力成為下一代集成電路的主流技術(shù)。形成三維集成電路的傳統(tǒng)方法也包括晶粒至晶圓連接(die-to-wafer)，其 將多個(gè)獨(dú)立的晶粒連接至相同的晶圓。晶粒至晶圓連接的優(yōu)點(diǎn)為晶粒的尺寸 可小于在晶圓上的芯片的尺寸。穿透硅通孔(through-silicon vias, TSV)也指穿 透晶圓通孑L(through-wafer vias)，其為使用來連接晶粒中的集成電路與晶圓中 的集成電路。圖1顯示傳統(tǒng)包括穿透硅通孔的三維集成電路。晶粒4與6堆 疊在底部晶圓2之上，其中晶粒4與6以及底部晶圓2各包括集成電路。穿 透硅通孔8形成在晶粒4中以連接下方的晶圓2至上方的晶粒6。在晶粒4與6連接至晶圓2的上方后，執(zhí)行一晶圓探測(cè)(wafer probing) 至堆疊的晶粒。只有在這些晶粒通過探針測(cè)試時(shí)才會(huì)進(jìn)行封裝。通過在早期辨認(rèn)出有問題的堆疊的晶圓，可省下封裝的成本。 一般而言，通過合并對(duì)晶 粒4與6以及晶粒上晶圓2的獨(dú)立測(cè)試程序，來產(chǎn)生探測(cè)堆疊的晶粒的測(cè)試程序。然而，因?yàn)榫Я?與6以及晶圓2為分別制造，其測(cè)試程序可能為了 不同平臺(tái)產(chǎn)生。例如， 一些測(cè)試程序?yàn)閁NIX系統(tǒng)，而一些測(cè)試程序則為 Window系統(tǒng)。因此合并這些程序變成極具挑戰(zhàn)的^莊務(wù)。因此業(yè)界需要一種堆疊晶粒的改良測(cè)試方法及/或結(jié)構(gòu)，以克服程序合并 的困難。發(fā)明內(nèi)容本發(fā)明提供一種半導(dǎo)體晶粒，包括回路結(jié)構(gòu)形成在該半導(dǎo)體晶粒的第一表面上?；芈方Y(jié)構(gòu)包括第一接合墊在該第一表面上；第二接合墊在該第一 表面上，其中該第一及第二接合墊與該半導(dǎo)體晶粒中的集成電路為電性分 離；以及導(dǎo)電結(jié)構(gòu)與該第一與第二接合墊為電性短路。根據(jù)本發(fā)明的半導(dǎo)體晶粒，其中所述導(dǎo)電結(jié)構(gòu)包括金屬線位于金屬化 層中；多個(gè)第一介層孔與多條第一金屬線連接所述金屬線與所述第一接合 墊；以及多個(gè)第二介層孔與多條第二金屬線連接所述金屬線與所述第二接合 墊。根據(jù)本發(fā)明的半導(dǎo)體晶粒還包括多個(gè)回路結(jié)構(gòu)，彼此不連接，各包括 第一額外的接合墊，在所述半導(dǎo)體晶粒的所述第一表面上；第二額外的接合 墊，在所述半導(dǎo)體晶粒的所述第一表面上，其中所述第一及第二額外的接合 墊與所述半導(dǎo)體晶粒中的集成電路為電性分離；以及額外的導(dǎo)電結(jié)構(gòu)與所述 額外的第一與第二接合墊為電性短路。根據(jù)本發(fā)明的半導(dǎo)體晶粒，其中所述第一與第二接合墊與所述多個(gè)回路 結(jié)構(gòu)分布在所述半導(dǎo)體晶粒的不同角落。根據(jù)本發(fā)明的半導(dǎo)體晶粒，還包括第一與第二穿透硅通孔；第三接合 墊與第四接合墊，在所述半導(dǎo)體晶粒的第一表面上；以及第五與第六接合墊， 在所述半導(dǎo)體晶粒的第二表面上，所述第二表面與所述第一表面為相反面， 其中，所述第三與第五接合墊通過所述第一穿透硅通孔電性短路，且所述第 四與第六接合墊通過所述第二穿透硅通孔電性短路，且其中所述第一及第二 穿透硅通孔與所述半導(dǎo)體晶粒中的集成電路為電性分離。本發(fā)明另提供一種半導(dǎo)體封裝結(jié)構(gòu)包括第二晶^^連結(jié)至第一晶粒上。第 一晶粒包括回路結(jié)構(gòu)，該回路結(jié)構(gòu)包括第一接合墊，在該第一晶粒的第一 表面上；第二接合墊，在該第一晶粒的該第一表面上；以及導(dǎo)電結(jié)構(gòu)，與該 第一與第二接合墊為電性短路。第二晶粒包括內(nèi)連線結(jié)構(gòu)包括第三與第四 接合墊，在該第二晶粒的第一表面上，其中該第三與第四接合墊分別與該第 一晶粒的該第一與第二該接合墊連接；第一與第二穿透硅通孔；以及第五與 第六接合墊，位于第二表面，該第二表面為該第二晶粒的第一表面的相反面。 該第三與第五接合墊通過該第一穿透硅通孔電性短路，且該第四與第六接合墊通過該第二穿透硅通孔電性短路。根據(jù)本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一及第二接合墊與所述第一 晶粒中的集成電路為電性分離，且所述第三及第四接合墊與所述第二晶粒中 的集成電路為電性分離。根據(jù)本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一與第二接合墊，實(shí)質(zhì)上分別與所述第三與第四接合墊對(duì)齊。根據(jù)本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一與第二接合墊，分別與所 述第三與第四接合墊部分對(duì)齊。根據(jù)本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)還包括第三晶粒，連接至所述第二晶粒 上，其中所述第三晶粒包括多個(gè)第一內(nèi)連線結(jié)構(gòu)；第四晶粒，連接至所述第 三晶粒上，其中所述第四晶粒包括多個(gè)第二內(nèi)連線結(jié)構(gòu)，其各與所述多個(gè)第 一內(nèi)連線結(jié)構(gòu)之一對(duì)齊并且電連接，其中所述多個(gè)第一內(nèi)連線結(jié)構(gòu)中的內(nèi)連 線與所述多個(gè)第二內(nèi)連線結(jié)構(gòu)中對(duì)應(yīng)的內(nèi)連線以一方向錯(cuò)位，所述方向與所 述多個(gè)第一內(nèi)連線結(jié)構(gòu)中其余內(nèi)連線的錯(cuò)位方向不同，且其中所述第一與第 二接合墊與所述多個(gè)第一內(nèi)連線結(jié)構(gòu)之一的接合墊對(duì)齊，且所述第五與第六 接合墊與所述多個(gè)第二內(nèi)連線結(jié)構(gòu)之一的接合墊對(duì)齊。根據(jù)本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第二晶粒還包括回路結(jié)構(gòu)，與 所述第二晶粒的第二表面上的額外的接合墊連接。根據(jù)本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一晶粒為晶圓，且所述第二 晶粒為分離的晶粒。本發(fā)明提供另一種半導(dǎo)體封裝結(jié)構(gòu)，包括第一晶粒；第二晶粒連結(jié)至該 第一晶粒上；以及多個(gè)測(cè)試結(jié)構(gòu)形成穿過該第一與第二晶粒。各測(cè)試結(jié)構(gòu)包括回路結(jié)構(gòu)，在該第一晶粒中?；芈方Y(jié)構(gòu)包括第一接合墊，在該第一晶 粒的第一表面上；第二接合墊，在該第一晶粒的第一表面上；以及導(dǎo)電結(jié)構(gòu) 與該第一與第二接合墊為電性短路。各測(cè)試結(jié)構(gòu)還包括第三與第四接合墊， 在該第二晶粒的第一表面上，其中該第三與第四接合墊分別與該第一晶粒的 該第一與第二接合墊連接；第一與第二穿透硅通孔，在該第二晶粒中；以及 第五與第六接合墊，位于第二表面，該第二表面為該第二晶粒的第一表面的 相反面。該第三與第五接合墊通過該第一穿透硅通孔電性短路，該第四與第 六接合墊。通過該第二穿透硅通孔電性短路。本發(fā)明又提供一種形成半導(dǎo)體封裝結(jié)構(gòu)的方法，包括形成導(dǎo)電結(jié)構(gòu)在 第一晶粒中；形成第一接合墊在該第一晶粒的第一表面上，其中該第一接合 墊與該導(dǎo)電結(jié)構(gòu)為電連接；形成第二接合墊在該第一晶粒的第一表面上。第 一及第二接合墊與該半導(dǎo)體晶粒中的集成電路元件為電性分離。本發(fā)明還提供一種形成半導(dǎo)體封裝結(jié)構(gòu)的方法，包括形成多個(gè)回路結(jié) 構(gòu)在該第一晶粒中，以及形成多個(gè)內(nèi)連線結(jié)構(gòu)于第二晶粒中。各回路結(jié)構(gòu)包 括第一接合墊在該第一晶粒的第一表面上；第二接合墊在該第一晶粒的第一 表面上；以及導(dǎo)電結(jié)構(gòu)與該第一與第二接合墊為電性短路。各內(nèi)連線結(jié)構(gòu)包 括第三與第四接合墊在該第二晶粒的第一表面；第一與第二穿透硅通孔在該 第二晶粒中；第五與第六接合墊在該第二晶粒的第二表面上，該第二晶粒的 第二表面與該第二晶粒的第一表面為相反面。該第三與第五接合墊通過該第 一穿透硅通孔電性短路。該第四與第六接合墊通過該第二穿透硅通孔電性短 路。此方法還包括連接該第二晶粒至該第一晶粒上，且在各內(nèi)連線結(jié)構(gòu)中的 該第三與第四接合墊連接至在多個(gè)回路結(jié)構(gòu)中的個(gè)別的一個(gè)中的該第一與 第二接合墊。各回路結(jié)構(gòu)形成具有個(gè)別內(nèi)連線結(jié)構(gòu)的測(cè)試結(jié)構(gòu)。本發(fā)明的優(yōu)點(diǎn)包括減少堆疊晶粒的探測(cè)工藝的復(fù)雜度與增加檢測(cè)方向 與錯(cuò)誤排列的大小的能力。為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特 舉較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下-


圖1顯示包括堆疊晶粒的傳統(tǒng)封裝結(jié)構(gòu)。圖2A與圖2B分別顯示本發(fā)明一個(gè)實(shí)施例的剖面圖與俯視圖。圖3顯示具有接合墊與穿透硅通孔的測(cè)試結(jié)構(gòu)的剖面圖，其中接合墊與 穿透硅通孔具有實(shí)質(zhì)上相同的尺寸。圖4顯示具有接合墊與穿透硅通孔的測(cè)試結(jié)構(gòu)的剖面圖，其中接合墊的 寬度小于穿透硅通孔的寬度。圖5與圖6顯示本發(fā)明一個(gè)實(shí)施例的俯視圖，其中測(cè)試結(jié)構(gòu)的接合墊為 錯(cuò)位。圖7與圖8顯示多于兩個(gè)晶粒的堆疊。其中，附圖標(biāo)記說明如下-2 晶圓4、 6 晶粒8 穿透硅通孔20 晶圓22、 24、 52、 64 晶粒 26、 28、 60 穿透硅通孔30、 32、 34、 36、 38、 40、 54、 56、 62 接合墊 31 短路結(jié)構(gòu)42、 42!、 422、 423、 424、 50 測(cè)試結(jié)構(gòu) Wl 接合墊32、 38、 36與40的寬度(或長度)W2 接合墊32與36及接合墊38與40實(shí)質(zhì)上相同的寬度(或相同的 長度)W3 接合墊32與36的寬度 W 接合墊32、 36、 38與40的尺寸W' 介于接合墊32與36及相對(duì)應(yīng)的接合墊38與40之間重疊區(qū)的尺寸W" 于測(cè)試結(jié)構(gòu)50中的重疊區(qū)的尺寸58 額外的回路結(jié)構(gòu)具體實(shí)施方式
一般而言，在連接晶粒及/或晶圓之前，會(huì)對(duì)晶圓上的晶粒進(jìn)行測(cè)試與分 類。也會(huì)對(duì)要與晶圓連接的晶粒進(jìn)行測(cè)試與分類。若一些晶圓上的晶粒沒有通過測(cè)試程序，會(huì)將虛設(shè)晶粒連接在有問題的晶粒之上。因此在堆疊后，經(jīng) 過連接與探測(cè)的晶粒(除了虛設(shè)晶粒)，則認(rèn)定為良好晶粒。因此，若執(zhí)行堆疊工藝時(shí)無任何錯(cuò)位(misalignment)發(fā)生，則可合理期待堆疊的晶粒將正確 地運(yùn)作。基于此分析，可將探測(cè)程序簡化。圖2A顯示本發(fā)明一個(gè)實(shí)施例的剖面圖，其中測(cè)試結(jié)構(gòu)42穿越堆疊的晶 粒。已知良好晶粒24連接至晶粒22之上，晶粒22為晶圓20中已知的良好 晶粒。晶圓20還包括更多晶粒，為了簡化圖式，并未將其繪示于圖上。在 晶粒24中形成一對(duì)穿透硅通孔26與28。穿透硅通孔26電連接(短路)晶 粒24第一側(cè)上的接合墊30與晶粒24第二側(cè)上的接合墊32，其中第二側(cè)與 第一側(cè)為相反側(cè)。相似地，穿透硅通孔28電連接(短路)晶粒24第一側(cè)上 的接合墊34與晶粒24第二側(cè)上的接合墊36。穿透硅通孔26、 28與分別連 接的接合墊30、 32、 34與36形成內(nèi)連線結(jié)構(gòu)。晶粒22包括一回路結(jié)構(gòu)，其包括上表面的接合墊38與40，且短路結(jié)構(gòu) 31電性短路至接合墊38與40。短路結(jié)構(gòu)31較佳包括形成在晶粒22的金屬 化層中的介層孔與金屬線。在一個(gè)較佳實(shí)施例中，短路結(jié)構(gòu)31包括在上金 屬化層中形成的鋁線，以及兩個(gè)介層孔，各自連接接合墊38與40至鋁線。 在一個(gè)實(shí)施例中，短路結(jié)構(gòu)31可包括低于上金屬化層中的介層孔與金屬線。 短路結(jié)構(gòu)31甚至可延伸至晶粒22的基底。在一個(gè)實(shí)施例中，接合墊32與 38為實(shí)質(zhì)上對(duì)齊，且接合墊36與40也為實(shí)質(zhì)上對(duì)齊。在連接晶粒24至晶 粒22后，接合墊32與38較佳為互相接觸，且接合墊36與40也較佳為互 相接觸。在晶粒24中的內(nèi)連線結(jié)構(gòu)與晶粒22中的回路結(jié)構(gòu)形成測(cè)試結(jié)構(gòu)42。在 連接工藝之后晶粒22的回路結(jié)構(gòu)電連接(短路)接合墊30與34。若發(fā)生錯(cuò) 位，且接合墊32與36中至少其一未與相對(duì)應(yīng)的接合墊38與40連接，則接 合墊30與34會(huì)成為電性分離。因此，可預(yù)期的是其他位于晶粒22與24之 間的連接(未顯示)也為錯(cuò)位。此對(duì)應(yīng)的堆疊晶粒因此報(bào)廢。在圖2A的實(shí) 施例中，若錯(cuò)位超出W1，則發(fā)生電性分離，Wl為接合墊32、 38、 36與40 的寬度(或長度)。若接合墊30與34為電連接，則將會(huì)對(duì)相對(duì)應(yīng)的堆疊的 晶粒進(jìn)行封裝。各堆疊的晶?？尚纬扇鐖D2A所示的多個(gè)測(cè)試結(jié)構(gòu)。圖2B顯示圖2A的實(shí)施例的俯視圖，其中俯視面是取自橫跨過線A-A，的平面。在一個(gè)較佳實(shí)施例中，包括42p 422、 423與424的測(cè)試結(jié)構(gòu)42形成在堆疊晶粒的各角落。 需注意的是，在圖中接合墊32與36稍微偏移相對(duì)應(yīng)的接合墊38與40，但 它們可能實(shí)質(zhì)上重疊。在堆疊晶粒的角落形成測(cè)試結(jié)構(gòu)的優(yōu)點(diǎn)為，若錯(cuò)位的 發(fā)生是由于晶粒24對(duì)晶粒22作相對(duì)旋轉(zhuǎn)，則錯(cuò)位的大小在角落區(qū)會(huì)更顯著。 此外，角落區(qū)可具有更多未使用的空間可容納測(cè)試結(jié)構(gòu)。在其他實(shí)施例中， 除了角落外，測(cè)試結(jié)構(gòu)42可形成在堆疊晶粒的其他位置。一般而言，接合墊的尺寸比連接穿透硅通孔大。然而在一些實(shí)施例中， 測(cè)試結(jié)構(gòu)可包括實(shí)質(zhì)上為相同大小的接合墊與穿透硅通孔。圖3顯示一個(gè)實(shí) 施例的剖面圖，其中接合墊32與36及接合墊38與40具有實(shí)質(zhì)上相同的寬 度W2 (及相同長度)。在此實(shí)施例中，錯(cuò)位超過尺寸W2，則接合墊30與 34則為電性分離。如此一來，可提供較高準(zhǔn)確性的錯(cuò)位檢測(cè)。在圖4中，接合墊32與36的寬度W3小于穿透硅通孔26與28的寬度 W2，因此錯(cuò)位檢測(cè)準(zhǔn)確性較高。在上述實(shí)施例中，可發(fā)現(xiàn)錯(cuò)位的大小。為 了改善后續(xù)的連接工藝必須確定錯(cuò)位的方向。圖5顯示一個(gè)實(shí)施例的俯視圖， 其中俯視面是取自晶粒24與22 (見圖2A)之間的接合部。此實(shí)施例包括多 個(gè)測(cè)試結(jié)構(gòu)42，其具有部分重疊的接合墊。在堆疊晶粒的左上方角落的測(cè)試 結(jié)構(gòu)42i包括接合墊32與36從相對(duì)應(yīng)的接合墊38與40往左下方位移。接 合墊32與36屬于上層晶粒24，而接合墊38與40則屬于下層晶粒22。假 設(shè)接合墊32、 36、 38與40具有尺寸W，而介于接合墊32與36及相對(duì)應(yīng)的 接合墊38與40之間的重疊區(qū)具有尺寸W'，當(dāng)上層晶粒24朝較低方向及/ 或左邊方向錯(cuò)位(如圖示)大于W，時(shí)，測(cè)試結(jié)構(gòu)42!的電連接損壞。然而， 若上層晶粒24朝較高方向及/或右邊方向錯(cuò)位(如圖示)，只有在錯(cuò)位大小 超過2W-W，時(shí)測(cè)試結(jié)構(gòu)42,的電連接才會(huì)損壞。因此測(cè)試結(jié)構(gòu)在上方左側(cè)角 落對(duì)于上層間晶粒24朝向較低及/或左邊方向位移的錯(cuò)位更靈敏。同樣地， 除了測(cè)試結(jié)構(gòu)422的接合墊32與36從對(duì)應(yīng)的接合墊38與40往右下位移外， 在其他角落剩余的測(cè)試結(jié)構(gòu)具有部分重疊的接合墊。測(cè)試結(jié)構(gòu)423與424個(gè) 朝向一方向位移。因此測(cè)試結(jié)構(gòu)42的連接狀態(tài)顯示錯(cuò)位的方向。例如，若 測(cè)試結(jié)構(gòu)422與424不連接，而測(cè)試結(jié)構(gòu)42,與423為連接，則已知錯(cuò)位朝向 右邊。有時(shí)候堆疊晶粒的錯(cuò)位小于允許錯(cuò)位的最大值，因此仍可視為正常晶 粒，但仍須對(duì)錯(cuò)位進(jìn)行了解以改善連接工藝。圖6顯示與圖5相似的實(shí)施例，除了額外的測(cè)試結(jié)構(gòu)50外(為了簡潔只顯示一個(gè))。測(cè)試結(jié)構(gòu)50的重疊尺 寸較佳與測(cè)試結(jié)構(gòu)42不同。在一個(gè)實(shí)施例中，于測(cè)試結(jié)構(gòu)42中的重疊區(qū)的 尺寸W'與最大的允許錯(cuò)位相等，因此測(cè)試結(jié)構(gòu)42可用來判定產(chǎn)生的堆疊晶 粒是否為良好的堆疊晶粒。于測(cè)試結(jié)構(gòu)50中的重疊區(qū)的尺寸W"小于尺寸 W'，且測(cè)試結(jié)構(gòu)50的連接狀態(tài)可用來改善其后的連接工藝。例如，若在測(cè) 試結(jié)構(gòu)50中的一些電路途徑損壞，而測(cè)試結(jié)構(gòu)42的電路途徑?jīng)]有損壞，則 表示錯(cuò)位是介于W"與W'之間。再者，可形成四個(gè)測(cè)試結(jié)構(gòu)50在堆疊晶粒 的各個(gè)角落，且每個(gè)測(cè)試結(jié)構(gòu)從其他測(cè)試結(jié)構(gòu)往一方向位移。在圖7中，晶粒52堆疊于晶粒24上。晶粒52較佳包括與晶粒24實(shí)質(zhì) 相同的內(nèi)連線結(jié)構(gòu)。在晶粒52中的內(nèi)連線結(jié)構(gòu)較佳為實(shí)質(zhì)上與晶粒24中的 內(nèi)連線結(jié)構(gòu)對(duì)齊，以使上方接合墊54與56可與相對(duì)的接合墊30與34電連 接，其更連接至晶粒22中的回路結(jié)構(gòu)。由此，可檢測(cè)晶粒52對(duì)位于下方的 晶粒24的錯(cuò)位。圖7還顯示額外的回路結(jié)構(gòu)58在晶粒24中，其中回路結(jié) 構(gòu)58連接至穿透硅通孔60與接合墊62。在各堆疊晶粒中(除了頂部的晶粒) 具有回路結(jié)構(gòu)的優(yōu)點(diǎn)是，甚至在堆疊晶粒之后仍可發(fā)現(xiàn)錯(cuò)位的位置大小與方 向。例如，若接合墊62為電性分離，則錯(cuò)位發(fā)生在晶粒52與24之間。然 而，若接合墊62為電性短路，而接電54與56為電性分離，則錯(cuò)位發(fā)生在 晶粒24與22之間。對(duì)于顯示于圖5的實(shí)施例，若堆疊多個(gè)晶粒，在測(cè)試結(jié)構(gòu)中的接合墊可 具有交替位移圖案(alternating shift pattern)。例如，圖8顯示在晶粒22與52 中的接合墊實(shí)質(zhì)上對(duì)齊，且在晶粒24與64中的接合墊為對(duì)齊。然而連接在 一起的接合墊只有部分對(duì)齊。本發(fā)明的實(shí)施例具有許多優(yōu)點(diǎn)。首先，將堆疊晶粒的測(cè)試顯著地簡化。 因?yàn)檫B接的晶粒為已知良好晶粒，若無錯(cuò)位發(fā)生，則不需將測(cè)試程序合并以 執(zhí)行合并的程序。因此測(cè)試成本與上市時(shí)效縮短。第二，可判定堆疊晶粒的 錯(cuò)位大小與方向。由此，可使連接工藝的準(zhǔn)確性進(jìn)一步改善。雖然本發(fā)明已以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的變化與修改，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體晶粒，包括第一表面；回路結(jié)構(gòu)，包括第一接合墊，在所述第一表面上；第二接合墊，在所述第一表面上，其中所述第一及第二接合墊與所述半導(dǎo)體晶粒中的集成電路為電性分離；以及導(dǎo)電結(jié)構(gòu)，與所述第一與第二接合墊為電性短路。
2. 如權(quán)利要求1所述的半導(dǎo)體晶粒，其中所述導(dǎo)電結(jié)構(gòu)包括金屬線，位于金屬化層中；多個(gè)第一介層孔與多條第一金屬線，連接所述金屬線與所述第一接 合墊；以及多個(gè)第二介層孔與多條第二金屬線，連接所述金屬線與所述第二接合墊。
3. 如權(quán)利要求1所述的半導(dǎo)體晶粒，還包括多個(gè)回路結(jié)構(gòu)，彼此不連接， 各包括-第一額外的接合墊，在所述半導(dǎo)體晶粒的所述第一表面上； 第二額外的接合墊，在所述半導(dǎo)體晶粒的所述第一表面上，其中所述第一及第二額外的接合墊與所述半導(dǎo)體晶粒中的集成電路為電性分離；以及額外的導(dǎo)電結(jié)構(gòu)，與所述額外的第一與第二接合墊為電性短路。
4. 如權(quán)利要求3項(xiàng)所述的半導(dǎo)體晶粒，其中所述第一與第二接合墊與所 述多個(gè)回路結(jié)構(gòu)分布在所述半導(dǎo)體晶粒的不同角落。
5. 如權(quán)利要求1項(xiàng)所述的半導(dǎo)體晶粒，還包括第一與第二穿透硅通孔；第三接合墊與第四接合墊，在所述半導(dǎo)體晶粒的第一表面上；以及 第五與第六接合墊，在所述半導(dǎo)體晶粒的第二表面上，所述第二表 面與所述第一表面為相反面，其中，所述第三與第五接合墊通過所述第一穿 透硅通孔電性短路，且所述第四與第六接合墊通過所述第二穿透硅通孔電性 短路，且其中所述第一及第二穿透硅通孔與所述半導(dǎo)體晶粒中的集成電路為電性分離。
6. —種半導(dǎo)體封裝結(jié)構(gòu)，包括第一晶粒，包括回路結(jié)構(gòu)，所述回路結(jié)構(gòu)包括第一接合墊，在所述第一晶粒的第一表面上； 第二接合墊，在所述第一晶粒的所述第一表面上；以及 導(dǎo)電結(jié)構(gòu)，與所述第一與第二接合墊為電性短路； 第二晶粒，連接至所述第一晶粒上，其中所述第二晶粒包括內(nèi)連線 結(jié)構(gòu)，包括第三與第四接合墊，在所述第二晶粒的第一表面上，其中所述 第三與第四接合墊分別與所述第一晶粒的所述第一與第二所述接合墊連接； 第一與第二穿透硅通孔；以及第五與第六接合墊，位于第二表面，所述第二表面為所述第二 晶粒的第一表面的相反面，其中通過所述第一穿透硅通孔，所述第三與第五 接合墊為電性短路，且通過所述第二穿透硅通孔，所述第四與第六接合墊為 電性短路。
7. 如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一及第二接合墊與 所述第一晶粒中的集成電路為電性分離，且所述第三及第四接合墊與所述第 二晶粒中的集成電路為電性分離。
8. 如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一與第二接合墊實(shí) 質(zhì)上分別與所述第三與第四接合墊對(duì)齊。
9. 如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一與第二接合墊分 別與所述第三與第四接合墊部分對(duì)齊。
10. 如權(quán)利要求9所述的半導(dǎo)體封裝結(jié)構(gòu)，還包括第三晶粒，連接至所述第二晶粒上，其中所述第三晶粒包括多個(gè)第 一內(nèi)連線結(jié)構(gòu)；第四晶粒，連接至所述第三晶粒上，其中所述第四晶粒包括多個(gè)第 二內(nèi)連線結(jié)構(gòu)，其各與所述多個(gè)第一內(nèi)連線結(jié)構(gòu)之一對(duì)齊并且電連接，其中 所述多個(gè)第一內(nèi)連線結(jié)構(gòu)中的內(nèi)連線與所述多個(gè)第二內(nèi)連線結(jié)構(gòu)中對(duì)應(yīng)的 內(nèi)連線以一方向錯(cuò)位，所述方向與所述多個(gè)第一內(nèi)連線結(jié)構(gòu)中其余內(nèi)連線的 錯(cuò)位方向不同，且其中所述第一與第二接合墊與所述多個(gè)第一內(nèi)連線結(jié)構(gòu)之一的接合墊對(duì)齊，且所述第五與第六接合墊與所述多個(gè)第二內(nèi)連線結(jié)構(gòu)之一 的接合墊對(duì)齊。
11. 如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第二晶粒還包括回 路結(jié)構(gòu)與所述第二晶粒的第二表面上的額外的接合墊連接。
12, 如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其中所述第一晶粒為晶圓，且所述第二晶粒為分離的晶粒。
全文摘要
本發(fā)明提供一種包括測(cè)試結(jié)構(gòu)的半導(dǎo)體晶粒。半導(dǎo)體晶粒包括一回路結(jié)構(gòu)形成在該半導(dǎo)體晶粒的第一表面上。該回路結(jié)構(gòu)包括第一接合墊，在該第一表面上；第二接合墊，在該第一表面上，其中該第一及第二接合墊與該半導(dǎo)體晶粒中的集成電路為電性分離。導(dǎo)電結(jié)構(gòu)與該第一與第二接合墊為電性短路。額外的晶粒包括內(nèi)連線結(jié)構(gòu)，連結(jié)于該半導(dǎo)體晶粒上。該內(nèi)連線結(jié)構(gòu)包括第三與第四接合墊，分別連接至該第一與第二接合墊。穿透晶圓通孔在額外的晶粒中，且更連接至該第三與第四接合墊。本發(fā)明另提供包括上述結(jié)構(gòu)的一種半導(dǎo)體封裝結(jié)構(gòu)。本發(fā)明的優(yōu)點(diǎn)包括減少堆疊晶粒的探測(cè)工藝的復(fù)雜度與增加檢測(cè)方向與錯(cuò)誤排列的大小的能力。
文檔編號(hào)H01L25/00GK101271873SQ20071014879
公開日2008年9月24日 申請(qǐng)日期2007年9月11日 優(yōu)先權(quán)日2007年3月19日
發(fā)明者羅文良, 許明正, 郭永良 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司