專利名稱：半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的制造方法，特別涉及使用側(cè)壁留置工藝(apattern forming process using sidewall spacers)高精度地形成細(xì)微圖形的方法。
背景技術(shù)：
半導(dǎo)體集成電路開發(fā)中的圖形尺寸細(xì)微化的加速會(huì)在何處停止尚不得而知。細(xì)微化的推進(jìn)依賴于光刻技術(shù)，估計(jì)今后也會(huì)持續(xù)一段時(shí)間。利用半間距表示的圖形尺寸(HP)和用于實(shí)現(xiàn)它的曝光裝置的波長(λ)和透鏡數(shù)值孔徑numerical aperture(NA)的關(guān)系，被表述為雷利(Rayleigh)公式(HP＝k1*λ/NA)。在圖形尺寸根據(jù)市場要求(成本、裝置性能)確定后，該公式中包含的參數(shù)k1成為表示實(shí)現(xiàn)它的光刻技術(shù)的困難程度(參數(shù)k1越小光刻越難)的值。
一般，基于光刻的圖形尺寸的分辨界限為k1＝0.25，在k1低于0.275時(shí)，通過光刻形成圖形極其困難。k1＜0.275的范圍內(nèi)的光刻，成為僅通過了光瞳面最外周兩點(diǎn)的光在晶片上成像的較強(qiáng)的變形照明(off-axisillumination)的兩光束干涉(two-beam coherence)。用于產(chǎn)生這種兩光束干涉的照明光圈(illumination diaphragm)是所謂的偶極(dipole)。在這種較強(qiáng)的變形照明條件下，成為對(duì)象的最小圖形間距以外的圖形的分辨性極端惡化。因此，像偶極照明這樣較強(qiáng)的變形照明與雙重曝光技術(shù)一起使用的居多。
在雙重曝光時(shí)，最小圖形間距的形成使用偶極照明，最小間距以外的圖形的形成使用如環(huán)狀照明(annular illumination)那樣較弱的變形照明，從而形成LSI圖形整體。相比圖形的隨機(jī)性較強(qiáng)的邏輯裝置(logicaldevice)，這種雙重曝光技術(shù)更容易適用于最小圖形間距只在存儲(chǔ)單元部被規(guī)定的存儲(chǔ)器裝置。該情況時(shí)，利用如偶極照明那樣較強(qiáng)的變形照明形成存儲(chǔ)單元部，利用如環(huán)狀照明那樣較弱的變形照明技術(shù)形成除此以外的圖形。
但是，半導(dǎo)體裝置的細(xì)微化的加速也要求低于k1＜0.25的圖形尺寸。在該范圍中，要求形成比光刻能夠形成的最小圖形間距更加細(xì)微的圖形間距。作為其方法之一，已經(jīng)知道基于側(cè)壁留置工藝的圖形形成技術(shù)(例如，參照美國專利第6063688號(hào)公報(bào))。如所述公報(bào)的圖1～圖8所示，在以后將成為虛設(shè)圖形的第1膜上，通過光刻工序形成抗蝕劑圖形。以抗蝕劑圖形為掩模蝕刻第1膜，在形成虛設(shè)圖形后將抗蝕劑剝離。然后，在虛設(shè)圖形上堆積將成為側(cè)壁的材料即第2膜。然后，通過RIE蝕刻第2膜，在虛設(shè)圖形的側(cè)壁上形成側(cè)壁隔離物(spacer)。在剝離虛設(shè)圖形后，以側(cè)壁隔離物為掩模蝕刻被加工膜。此時(shí)，選擇硬掩模作為被加工膜，通過使硬掩模變細(xì)(使線寬變狹小)可以形成更加細(xì)微的圖形。最后剝離側(cè)壁隔離物，完成基于側(cè)壁留置工藝的圖形形成。在使用硬掩模時(shí)，在蝕刻基底膜后剝離硬掩模。
作為側(cè)壁留置工藝的特征，可以列舉以下幾點(diǎn)。
1)通過光刻形成的圖形是設(shè)計(jì)間距的成倍的間距，即可以利用前第2～3代的曝光裝置形成圖形。
2)設(shè)計(jì)圖形和光刻目標(biāo)圖形(虛設(shè)圖形)不同。
3)能夠形成整面相同的圖形尺寸。
4)成為閉環(huán)圖形。
5)尺寸精度僅由側(cè)壁隔離物的膜厚確定，尺寸控制性高。
6)線邊緣粗糙度較小。
集成電路圖形不僅由最小線寬的圖形，而且由各種線寬的圖形形成。因此，上述的3)在形成復(fù)雜的集成電路圖形時(shí)存在不足。作為在側(cè)壁留置工藝中形成包括最小線寬的圖形尺寸、而且形成最小線寬以外的圖形的工藝，已提出各種方案(例如參照美國專利6475891號(hào)公報(bào))。
但是，這些方案均屬于劃分最小線寬圖形和除此以外的圖形，利用不同掩模進(jìn)行光刻的工藝(兩次曝光(twice exposure)工藝)。因此，在最小線寬圖形和除此以外的圖形之間產(chǎn)生未對(duì)準(zhǔn)(misalignment)現(xiàn)象。為了使該未對(duì)準(zhǔn)不給裝置帶來影響，需要進(jìn)行充分確保兩個(gè)圖形之間距離(未對(duì)準(zhǔn)余量(alignment margin))的設(shè)計(jì)。該未對(duì)準(zhǔn)余量將直接給裝置的芯片尺寸帶來影響，形成不必要的較大芯片，屬于高成本工藝。
如上所述，側(cè)壁留置工藝形成方法雖然具有各種優(yōu)點(diǎn)，但由于形成整面相同的圖形尺寸，所以在各種尺寸的圖形混合存在時(shí)，需要對(duì)每種尺寸曝光，考慮到此時(shí)的未對(duì)準(zhǔn)，在設(shè)計(jì)圖形時(shí)需要留出余量，成為使芯片尺寸增大的原因。并且，在重復(fù)形成相同晶體管的圖形中產(chǎn)生了未對(duì)準(zhǔn)時(shí)，在將要形成的晶體管之間產(chǎn)生特性的不均衡，由于該特性不良導(dǎo)致成品率降低。
因此，期望實(shí)現(xiàn)抑制產(chǎn)生源于未對(duì)準(zhǔn)的特性不均衡和芯片面積上的浪費(fèi)，而且可以簡化工藝的集成電路圖形的形成方法。

發(fā)明內(nèi)容
本發(fā)明的第一方式涉及的集成電路圖形的制造方法，一種半導(dǎo)體裝置的制造方法，包括在被處理基板上形成包括第1層、第2層、第3層的疊層膜；在所述疊層膜上形成第1抗蝕劑圖形；以所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；在去除所述第1抗蝕劑圖形后，利用第2抗蝕劑圖形部分覆蓋所述第1膜圖形；通過蝕刻使從所述第2抗蝕劑圖形露出的區(qū)域的所述第1膜圖形變細(xì)；在去除所述第2抗蝕劑圖形后，以部分變細(xì)的所述第1膜圖形為掩模，加工所述第1層下面的所述第2層，形成包括所述第1層的部分和所述第2層的部分的第2膜圖形；利用第3抗蝕劑圖形部分覆蓋所述第2膜圖形；通過蝕刻去除從所述第3抗蝕劑圖形露出的區(qū)域的所述第1膜圖形，保留所述第1膜圖形下面的所述第2層的部分；在去除所述第3抗蝕劑圖形后，在所述第2膜圖形和所保留的所述第2層的部分的側(cè)壁部形成側(cè)壁隔離物；在形成所述側(cè)壁隔離物后，去除所保留的所述第2層的部分，然后以所述第2膜圖形和所述側(cè)壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；以及在形成所述第3膜圖形后，去除所述第2膜圖形和所述側(cè)壁隔離物，保留所述第3膜圖形。
并且，本發(fā)明的第二方式涉及的集成電路圖形形成方法，包括在被處理基板上形成包括第1層、第2層、第3層的疊層膜；在所述疊層膜上形成第1抗蝕劑圖形；以所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；在去除所述第1抗蝕劑圖形后，使所述第1膜圖形變細(xì)；以所述第1膜圖形為掩模，加工所述第1層下面的所述第2層，形成包括所述第1層的部分和所述第2層的部分的第2膜圖形；形成部分覆蓋所述第2膜圖形的第2抗蝕劑圖形；通過蝕刻去除從所述第2抗蝕劑圖形露出的區(qū)域的第1膜圖形，保留所述第1膜圖形下面的所述第2層的部分；在去除所述第2抗蝕劑圖形后，在所述第2膜圖形和所保留的所述第2層的部分的側(cè)壁部形成側(cè)壁隔離物；在形成所述側(cè)壁隔離物后，去除所保留的所述第2層的部分，然后以所述第2膜圖形和所述側(cè)壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；在形成所述第3膜圖形后，去除所述第2膜圖形和所述側(cè)壁隔離物，保留所述第3膜圖形。
并且，本發(fā)明的第三方式涉及的集成電路圖形形成方法，包括包括在被處理基板上形成包括第1層、第2層、第3層的疊層膜；在所述疊層膜上形成第1抗蝕劑圖形；使所述第1抗蝕劑圖形變細(xì)；以變細(xì)的所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；以所述第1膜圖形為掩模加工所述第2層，形成包括第1層的部分和第2層的部分的第2膜圖形；在所述第2膜圖形的側(cè)壁形成側(cè)壁隔離物；在所述側(cè)壁隔離物形成后，形成部分覆蓋所述第1膜圖形的第2抗蝕劑圖形；在所述第2抗蝕劑圖形形成后，去除從所述第2抗蝕劑圖形露出的所述第2膜圖形；在去除所述第2抗蝕劑圖形后，以所述第2膜圖形和所述側(cè)壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；以及在所述第3膜圖形形成后，去除所述第2膜圖形和所述側(cè)壁隔離物，保留所述第3膜圖形。


圖1是普通NAND型閃存的等效電路圖。
圖2是用于說明兩次曝光工藝中的未對(duì)準(zhǔn)的NAND型閃存的剖面示意圖。
圖3是用于說明起因于上述未對(duì)準(zhǔn)的特性變動(dòng)的NAND型閃存的剖面示意圖。
圖4～圖17是分階段說明第1實(shí)施方式涉及的NAND型閃存的制造工序的剖面圖。
圖18～圖27是分階段說明第2實(shí)施方式涉及的NAND型閃存的制造工序的剖面圖。
圖28A～28D是說明本發(fā)明的實(shí)施方式中的掩模圖形和完成時(shí)的柵極圖形的關(guān)系的俯視圖。
圖29～圖36是分階段說明第3實(shí)施方式涉及的NAND型閃存的制造工序的剖面圖。
圖37是用于說明第4實(shí)施方式涉及的NAND型閃存的制造方法的俯視圖。
圖38和圖39是用于說明第4實(shí)施方式涉及的NAND型閃存的其他制造工序的俯視圖。
圖40是用于說明本發(fā)明的效果的圖。
具體實(shí)施例方式
在說明本發(fā)明的實(shí)施方式之前，以NAND型閃存為例，具體說明兩次曝光工藝的側(cè)壁留置圖形形成方法的問題。圖1是NAND型閃存的1串(string)部分的等效電路圖。采用在選擇晶體管ST1、ST2之間設(shè)置串聯(lián)連接的多個(gè)存儲(chǔ)器單元MC的結(jié)構(gòu)。在選擇晶體管ST1、ST2的柵極分別連接選擇柵極線SG1、SG2，在存儲(chǔ)器單元MC的控制柵極連接字線(控制柵極線)WL1～WLn。選擇晶體管ST1的源極·漏極中一方連接比特線BL，選擇晶體管ST2的源極·漏極中一方連接源極線SL。
在實(shí)際的存儲(chǔ)器IC中，多個(gè)上述NAND串在存儲(chǔ)器單元部上排列成矩陣狀，存儲(chǔ)器單元的控制電路等配置在與存儲(chǔ)器單元部相鄰的周邊電路部中。圖2利用剖面圖表示其一部分，將兩個(gè)NAND串(但是僅圖示了相對(duì)的端部)配置成為使得端部的選擇晶體管ST相向，在虛線部的右側(cè)描畫周邊電路部的1個(gè)晶體管的柵電極。這些晶體管的柵極結(jié)構(gòu)具有公知的相同層結(jié)構(gòu)。即，在半導(dǎo)體基板1上，通過光刻加工第1柵極絕緣膜2、第1多晶硅柵極膜(浮置柵極)3、第2柵極絕緣膜(柵極間絕緣膜)4、第2多晶硅柵極膜(控制柵極)5的疊層物，然后切割分開而形成。
如前面所述，在想要側(cè)壁留置并形成疊層?xùn)艠O時(shí)，只能形成相同圖形尺寸的結(jié)構(gòu)。因此，必須將光刻工序分開形成構(gòu)成字線部(WL部)的存儲(chǔ)器單元MC、選擇晶體管ST、周邊晶體管等。即，曝光工藝需要兩次，需要留出光刻的未對(duì)準(zhǔn)余量。產(chǎn)生未對(duì)準(zhǔn)的部位如圖2所示是WL部和選擇柵極部(SG部)之間及WL部和周邊部之間。
這樣，像NAND閃存的柵極層這樣，在將側(cè)壁留置工藝適用于存儲(chǔ)器單元陣列內(nèi)存在WL部和SG部這種線寬不同的圖形的裝置時(shí)，前述問題非常嚴(yán)重。這是因?yàn)楸仨氃谛酒忻娣e占有率較大的存儲(chǔ)器單元陣列部(通常為60～80％的面積占有率)中確保未對(duì)準(zhǔn)余量，存儲(chǔ)器單元面積的增大直接導(dǎo)致芯片尺寸增大。
在此，假定不能在存儲(chǔ)器單元內(nèi)確保未對(duì)準(zhǔn)余量。如圖3所示，存在相鄰的選擇柵極STa、STb(它們兩個(gè)利用相同掩模制造，所以不存在相互位置的偏移)，與選擇柵極STa相鄰的存儲(chǔ)器單元MCa會(huì)產(chǎn)生小于規(guī)定的間隔、與選擇柵極STb相鄰的存儲(chǔ)器單元MCb會(huì)產(chǎn)生大于規(guī)定的間隔的未對(duì)準(zhǔn)現(xiàn)象。以疊層?xùn)艠OST、MC為掩模，通過注入離子形成柵極/漏極擴(kuò)散層d1、d2、d3等。掩模間的間隔越大，離子注入越深，所以擴(kuò)散層的深度為d1＜d2、d3。擴(kuò)散層的深度與向疊層?xùn)艠O下面的擴(kuò)散長度成比例，所以在比較WL部的存儲(chǔ)器單元MCa的實(shí)效溝道長度Leff和存儲(chǔ)器單元MCb的實(shí)效溝道長度Leff時(shí)，Leff(MCa)＞Leff(MCb)。另一方面，關(guān)于選擇晶體管MTa，MTb的實(shí)效溝道長度Leff，Leff(STa)＞Leff(STb)。
以上只考察了實(shí)效溝道長度，但作為兩次曝光工藝的問題點(diǎn)，還可以列舉以下問題。
1)左右選擇晶體管(STa、STb)的特性(Vth、Ion、Ioff)不對(duì)稱。
2)左右第1個(gè)存儲(chǔ)器單元(MCa、MCb)的晶體管特性(Vth、Ion、Ioff)不對(duì)稱。
3)為了避免上述問題，將會(huì)產(chǎn)生單元內(nèi)的面積增大的問題(需要增大SG-WL間距離)。
4)為了使MCa的晶體管特性與其他MC相符，需要調(diào)整離子注入工藝(工藝變復(fù)雜，需要兩次注入離子等)。
5)關(guān)于WL部與周邊部的未對(duì)準(zhǔn)，如果想要避免未對(duì)準(zhǔn)，則面積增大。
其中，關(guān)于1)、2)，由于減小MCb的實(shí)效溝道長度Leff，MCb的閾值電壓下降，形成過度寫入單元。這將增大讀出時(shí)的閾值電壓，使得NAND串不能導(dǎo)通，從而不能讀出。為了避免這一點(diǎn)，需要4)那樣的復(fù)雜工藝，最終成為高成本的工藝。本發(fā)明提供了這種問題的解決方案。
以下參照

本發(fā)明的實(shí)施方式。
(第1實(shí)施方式)圖4～圖17表示本發(fā)明的第1實(shí)施方式涉及的半導(dǎo)體集成電路裝置的工藝流程。在本實(shí)施方式中，以NAND閃存的工藝流程為例進(jìn)行說明。首先，在作為被處理基板的硅基板1上，層疊作為第1層的隧道氧化膜層2、作為浮置柵極的第1多晶硅層3、作為柵極間絕緣膜的高電介質(zhì)層4、作為控制柵極的第2多晶硅層5，另外還堆積作為替化膜的氧化硅層(第2層)6和硬掩模層(第3層)7(圖4)。
此處，作為高電介質(zhì)層4使用Al2O3，氧化硅層6使用含硼玻璃(BSG)層。硬掩模7可以考慮相對(duì)BSG層可以獲取蝕刻選擇比的層、例如氮化硅層(SiN層)等。圖中EI是在后面成為選擇柵極(SG)部的部位中，用于使得浮置柵極3和控制柵極5得以電導(dǎo)通的開口部，預(yù)先通過光刻工序和蝕刻工序形成。
首先，在第1光刻工序中，在WL(字線)部、SG部、周邊電路部形成抗蝕劑圖形(第1掩模圖形)(圖5)。WL部中的抗蝕劑圖形的圖形間距P1和抗蝕劑尺寸L1，均是最終存儲(chǔ)器單元(MC)晶體管圖形(或WL)的間距P2和晶體管柵極長度L2的約2倍(參照后面的圖17)。即，在WL部需要柵極長度為55nm的晶體管時(shí)，WL部的抗蝕劑寬度約為110nm，抗蝕劑圖形間距約為220nm。SG部的抗蝕劑圖形約為WL晶體管尺寸的1.5～4倍。周邊電路部的抗蝕劑圖形根據(jù)電路圖形成為隨機(jī)的圖形尺寸。并且，抗蝕劑的膜厚約為200～400nm。
以該抗蝕劑圖形8為掩模蝕刻底下的硬掩模層7，形成硬掩模7的圖形(第2掩模圖形)(圖6)。作為蝕刻工藝一般采取各向異性蝕刻(RIE)。在圖中示出蝕刻硬掩模7后剝離抗蝕劑8的狀態(tài)。作為抗蝕劑剝離工藝，一般采取氧氣氛圍下的灰化(ashing)工藝(O2灰化)等。
然后，在第2光刻工序中，利用抗蝕劑9覆蓋SG部、周邊電路部的硬掩模圖形，僅使WL部的硬掩模圖形露出(圖7)。此時(shí)的抗蝕劑9的膜厚比第1光刻工序中的抗蝕劑8的膜厚厚。然后，通過蝕刻工藝對(duì)所露出的硬掩模圖形7進(jìn)行細(xì)化處理(圖8)。
此時(shí)的蝕刻工藝一般采取CDE法、濕式法等各向同性蝕刻工藝，該工藝根據(jù)硬掩模材料、細(xì)化量的控制性等確定。例如，在選擇SiN膜作為硬掩模時(shí)，可以列舉基于熱磷酸的濕式蝕刻等。通過細(xì)化而變細(xì)的量，在WL部約是最終柵極長度的1/2(單側(cè))。即，在需要55nm的WL晶體管尺寸時(shí)，細(xì)化量單側(cè)約為27.5nm。
在WL部的硬掩模的細(xì)化工藝結(jié)束后，剝離SG部、周邊電路部的抗蝕劑圖形9(圖9)。作為抗蝕劑剝離工藝，一般采取氧氣氛圍下的灰化(ashing)工藝(O2灰化)等。
然后，以硬掩模圖形7為掩模蝕刻底下的BSG掩模(圖10)。作為蝕刻工藝一般采取各向異性蝕刻(RIE)。此時(shí)，SG部及周邊電路部形成有尺寸與在第1光刻工序形成的抗蝕劑圖形8大致相同的BSG圖形6，WL部形成有尺寸約為在第1光刻工序形成的抗蝕劑圖形8的1/2的BSG圖形6’。在蝕刻BSG層6時(shí)，在BSG層6上保留有硬掩模7的條件下(相對(duì)硬掩模7的BSG層6的蝕刻選擇性較大的蝕刻條件)進(jìn)行蝕刻。
然后，在第3光刻工序，利用抗蝕劑(第3掩模圖形)10覆蓋SG部、周邊電路部的硬掩模層7/BSG層6的疊層圖形，僅使WL部的硬掩模層7/BSG層6’的疊層圖形露出(圖11)。此時(shí)的抗蝕劑10的膜厚比第1光刻工序中的抗蝕劑8的膜厚厚。并且，第3掩模圖形可以使用與所述第2掩模圖形相同的曝光掩模。
然后，通過蝕刻工藝只去除所露出的硬掩模7/BSG膜6’的疊層圖形上的硬掩模7(圖12)。此時(shí)的蝕刻工藝一般采取CDE法、濕式法等各向同性蝕刻工藝，該工藝根據(jù)硬掩模材料等確定。例如，在選擇SiN膜作為硬掩模7時(shí)，可以列舉基于熱磷酸的濕式蝕刻等。
在去除WL部的硬掩模后，剝離抗蝕劑圖形10(圖13)。作為剝離抗蝕劑10的工藝，一般采取在氧氣氛圍下的灰化工藝(O2灰化)等。在截止到此的工序中，在WL部形成間距約為最終晶體管圖形間距的2倍的BSG圖形6’。另外，在SG部和周邊電路部形成硬掩模7/BSG膜6的疊層圖形。
然后，在這些圖形的側(cè)壁形成側(cè)壁隔離物(第4膜)11(圖14)。省略側(cè)壁隔離物形成方法的具體說明，一般使用CVD法等在圖形上堆積作為側(cè)壁材料的氧化硅膜、氮化硅膜等的絕緣膜，通過基于RIE的蝕刻僅在側(cè)壁上留有圖形。
側(cè)壁隔離物11的尺寸與側(cè)壁材料的堆積膜厚大致一致，設(shè)定為與這一代NAND閃存的WL尺寸相同的值。例如，在需要55nm的WL晶體管尺寸時(shí)，把堆積膜厚設(shè)為55nm。側(cè)壁隔離物11的尺寸與側(cè)壁膜的堆積膜大致一致，所以尺寸控制性極高。然后，通過蝕刻去除露出于表面的BSG膜6’。該蝕刻一般采取公知的VPC法等。此時(shí)，BSG膜只在WL部被去除，SG部和周邊電路部的BSG膜6被硬掩模7覆蓋，所以BSG部6不被去除(圖15)。
然后，WL部以側(cè)壁隔離物11為掩模，SG部和周邊電路部則以側(cè)壁隔離物11、硬掩模7和BSG膜6為掩模，蝕刻加工成為基底的NAND閃存的柵極結(jié)構(gòu)(隧道氧化膜2/第1多晶硅膜3/Al2O3膜4/第2多晶硅膜5)(圖16)。
最后，通過蝕刻去除作為掩模的側(cè)壁隔離物11、硬掩模圖形7、BSG膜6(圖17)。完成在SG部和WL部、周邊電路部和WL部不存在未對(duì)準(zhǔn)的圖形。通過采取上述工序，不需要留出WL部與SG部或與周邊部之間的未對(duì)準(zhǔn)余量，可以制造單體存儲(chǔ)器單元的特性均勻的NAND閃存。
(第2實(shí)施方式)第2實(shí)施方式也以NAND閃存為例說明其他的工藝流程。首先，在硅基板(被處理基板)1上進(jìn)行與第1實(shí)施方式的圖4和圖5相同的加工。即，WL部的抗蝕劑圖形(第1掩模圖形)8的圖形間距與抗蝕劑尺寸，均是成為最終WL的晶體管圖形的間距和晶體管(柵極長度)尺寸的大約2倍。即，在需要55nm的WL晶體管的尺寸時(shí)，WL部的抗蝕劑尺寸約為110nm，抗蝕劑圖形間距約為220nm。SG部的抗蝕劑圖形8約是WL晶體管尺寸的1.5～4倍。周邊電路部的抗蝕劑圖形8根據(jù)電路圖形成為隨機(jī)的圖形尺寸。并且，抗蝕劑的膜厚約是200～400nm。
然后，如圖18所示，以該抗蝕劑圖形8為掩模蝕刻底下的硬掩模材料(第3膜)，形成硬掩模7的圖形。作為蝕刻工藝，一般采取各向異性蝕刻(RIE)。在圖中示出蝕刻硬掩模后剝離抗蝕劑的狀態(tài)。作為抗蝕劑剝離工藝，一般采取氧氣氛圍下的灰化(ashing)工藝(O2灰化)等。
然后，通過蝕刻工藝對(duì)所露出的硬掩模圖形7進(jìn)行細(xì)化處理(圖19)。此時(shí)的蝕刻工藝一般采取CDE法、濕式法等各向同性蝕刻工藝，該工藝根據(jù)硬掩模材料、細(xì)化量的控制性等確定。例如，在選擇SiN膜作為硬掩模時(shí)，可以列舉基于熱磷酸的濕式蝕刻等。通過細(xì)化而變細(xì)的量約是最終WL的晶體管尺寸的1/2(單側(cè))。即，在需要55nm的WL晶體管尺寸時(shí)，細(xì)化量單側(cè)約為27.5nm。
然后，以硬掩模圖形7為掩模蝕刻底下的BSG層(第2層)6(圖20)。作為蝕刻工藝一般采取各向異性蝕刻(RIE)。此時(shí)，WL部形成有尺寸約是在第1光刻工序形成的抗蝕劑圖形8的1/2的BSG圖形6。在蝕刻BSG圖形6時(shí)，在BSG膜上保留有硬掩模的條件下(相對(duì)硬掩模7的BSG膜6的蝕刻選擇性較大的蝕刻條件)進(jìn)行蝕刻。
然后，在第2光刻工序，利用抗蝕劑(第2掩模圖形)9覆蓋SG部、周邊電路部的硬掩模7/BSG膜6的疊層圖形，僅使WL部的硬掩模7/BSG膜6’的疊層圖形露出(圖21)。此時(shí)的抗蝕劑9的膜厚比第1光刻工序中的抗蝕劑8的膜厚厚。
然后，通過蝕刻工藝只去除所露出的硬掩模7/BSG膜6’的疊層圖形上的硬掩模7(圖22)。此時(shí)的蝕刻工藝一般采取CDE法、濕式法等各向同性蝕刻工藝，該工藝根據(jù)硬掩模材料等確定。例如，在選擇SiN膜作為硬掩模7時(shí)，可以列舉基于熱磷酸的濕式蝕刻等。在去除WL部的硬掩模后，剝離抗蝕劑圖形(圖23)。作為剝離抗蝕劑的工藝，一般采取在氧氣氛圍下的灰化工藝(O2灰化)等。在截止到此的工序中，在WL部形成間距約為最終晶體管圖形間距的2倍的BSG圖形。另外，在SG部和周邊電路部形成硬掩模7/BSG膜6的疊層圖形。
然后，在這些圖形的側(cè)壁形成側(cè)壁隔離物(第4膜)11(圖24)。關(guān)于側(cè)壁隔離物11的形成方法與第1實(shí)施方式相同。然后，通過蝕刻去除露出于表面的BSG膜6’。該蝕刻一般采取公知的VPC法等。此時(shí)，BSG膜只在WL部被去除，SG部和周邊電路部的BSG膜6被硬掩模7覆蓋，所以BSG部6不被去除(圖25)。
然后，WL部以側(cè)壁隔離物11為掩模，SG部和周邊電路部則以側(cè)壁隔離物11、硬掩模7和BSG膜6為掩模，蝕刻加工作為基底的NAND閃存的柵極結(jié)構(gòu)(隧道氧化膜2/第1多晶硅膜3/Al2O3膜4/第2多晶硅膜5)(圖26)。最后，通過蝕刻去除作為掩模的側(cè)壁隔離物11、硬掩模7和BSG膜6(圖27)。完成在SG部和WL部、周邊電路部和WL部不存在未對(duì)準(zhǔn)的圖形。
根據(jù)第2實(shí)施方式，可以利用比第1實(shí)施方式簡單的工藝獲得相同效果。
在此，以俯視圖說明在上述實(shí)施方式中最初形成的抗蝕劑圖形的尺寸與最終圖形尺寸的關(guān)系。圖28A是圖5中的抗蝕劑8的示意俯視圖，按照寬度L1、間距P1形成。圖28B表示圖8中的WL部細(xì)化后的硬掩模7的平面形狀，形成為寬度L1/2、間距P1。圖28C是在圖14中形成有側(cè)壁隔離物11的俯視圖，側(cè)壁隔離物11、BSG膜6的寬度、相鄰側(cè)壁隔離物11的間隔全部加工成為L1/2。圖28D是在圖17中形成有WL部的疊層?xùn)艠O結(jié)構(gòu)的狀態(tài)的俯視圖，疊層?xùn)艠O的寬度(柵極長度)為L2＝L1/2、間距P2＝間距P1/2。
一般，柵極長度和柵極間隔的比值多設(shè)計(jì)為1∶1，但在實(shí)際產(chǎn)品水平中，優(yōu)選控制在P2/P1＝0.4～0.6的范圍內(nèi)。
(第3實(shí)施方式)第3實(shí)施方式也以NAND閃存為例說明其他的工藝流程。首先，在硅基板1上進(jìn)行與第1實(shí)施方式的圖4和圖5相同的加工。
然后，如圖29所示，通過蝕刻工藝對(duì)抗蝕劑圖形8進(jìn)行細(xì)化處理。此時(shí)的蝕刻工藝一般采取CDE法、濕式法等各向同性蝕刻工藝，也可以采取在防反射膜材料(以抑制來自基底的反射為目的而形成于抗蝕劑的正下方，未圖示)的蝕刻中使用的RIE法的過度蝕刻。該工藝根據(jù)防反射膜材料、細(xì)化量的控制性等確定。通過細(xì)化而變細(xì)的量約是成為最終WL的晶體管尺寸的1/2(單側(cè))。即，在需要55nm的WL晶體管尺寸時(shí)，細(xì)化量單側(cè)約為27.5nm。
然后，如圖30所示，以該變細(xì)的抗蝕劑圖形8為掩模蝕刻底下的硬掩模材料7，形成硬掩模的圖形。作為蝕刻工藝一般采取各向異性蝕刻(RIE)。在圖30中，表示在蝕刻硬掩模后剝離抗蝕劑的狀態(tài)。作為剝離抗蝕劑的工藝，一般采取在氧氣氛圍下的灰化工藝(O2灰化)等。
然后，如圖31所示，以硬掩模7為掩模蝕刻底下的BSG層6。作為蝕刻工藝一般采取各向異性蝕刻(RIE)。此時(shí)，SG部和周邊電路部形成有對(duì)在第1光刻工序形成的抗蝕劑圖形8減去通過細(xì)化而變細(xì)部分后的尺寸的BSG圖形6，WL部形成有尺寸約是在第1光刻工序形成的抗蝕劑圖形8的1/2的BSG圖形6。在蝕刻BSG圖形6時(shí)，在BSG膜上留有硬掩模的條件下(相對(duì)硬掩模的BSG膜6的蝕刻選擇性較大的蝕刻條件)進(jìn)行蝕刻。
然后，如圖32所示，在這些圖形的側(cè)壁形成側(cè)壁隔離物11。省略側(cè)壁隔離物形成方法的具體說明，一般使用CVD法等以覆蓋BSG圖形6的方式堆積作為側(cè)壁材料的氧化硅膜、氮化硅膜等的絕緣膜，通過基于RIE的蝕刻，只在BSG圖形6的側(cè)壁上保留絕緣膜。側(cè)壁隔離物的水平方向的膜厚與側(cè)壁材料的堆積膜厚大致一致，設(shè)定為與這一代的NAND閃存的WL尺寸相同的值。由于側(cè)壁隔離物的水平方向的膜厚與側(cè)壁膜的堆積膜大致一致，所以尺寸控制性極好。
然后，如圖33所示，在第2光刻工序，利用抗蝕劑9覆蓋包括SG部、周邊電路部的硬掩模圖形7的區(qū)域，僅使包括WL部的硬掩模圖形7的區(qū)域露出。此時(shí)的抗蝕劑9的膜厚一般比第1光刻工序中的抗蝕劑8的膜厚厚。
然后，如圖34所示，通過蝕刻工藝只去除所露出的區(qū)域的硬掩模7/BSG膜6’的疊層圖形。此時(shí)的蝕刻工藝一般采取CDE法、濕式法等各向同性蝕刻工藝，該工藝根據(jù)硬掩模材料等確定。例如，在選擇SiN膜作為硬掩模7時(shí)，可以列舉基于熱磷酸的濕式蝕刻等。在去除WL部的硬掩模7后，剝離抗蝕劑圖形9。作為剝離抗蝕劑9的工藝，一般采取在氧氣氛圍下的灰化工藝(O2灰化)等。在截止到此的工序中，在WL部形成間距約為最終晶體管圖形間距的2倍的側(cè)壁隔離物11。另外，在SG部和周邊電路部形成硬掩模7/BSG膜6的疊層+側(cè)壁隔離物11。
然后，如圖35所示，WL部以側(cè)壁隔離物11為掩模，SG部和周邊電路部則以側(cè)壁隔離物11、硬掩模圖形7和BSG膜6為掩模，蝕刻加工作為基底的NAND閃存的柵極結(jié)構(gòu)(隧道氧化膜2/第1多晶硅膜3/高介質(zhì)膜(Al2O3)4/第2多晶硅膜5)。最后，如圖36所示，通過蝕刻去除作為掩模的側(cè)壁隔離物11、硬掩模圖形7和BSG膜6。
如上所述，根據(jù)第3實(shí)施方式，與第2實(shí)施方式相同，完成SG部和WL部、周邊電路部和WL部不存在未對(duì)準(zhǔn)的圖形。
(第4實(shí)施方式)圖37～圖39表示本發(fā)明的第4實(shí)施方式涉及的集成電路圖形形成方法。通過側(cè)壁留置工藝形成的圖形屬于閉環(huán)圖形，所以為了形成集成電路圖形必須切斷線末端部的圖形。
上述切斷方法有兩種。一種方法如圖37所示，在通過光刻工序形成抗蝕劑圖形12時(shí)，使WL部側(cè)壁末端部和除此以外(SG部、周邊電路部)的線末端部雙方都露出。導(dǎo)入該光刻工序的時(shí)機(jī)優(yōu)選在第1和第2實(shí)施方式記載工序流程中去除WL部的BSG膜掩模6’之后。露出側(cè)壁圖形11的部分通過蝕刻被去除。
另一種方法如圖38所示，在通過光刻工序形成抗蝕劑圖形13時(shí)，只露出WL部側(cè)壁末端部，除此以外(SG部、周邊電路部)的線末端部被抗蝕劑圖形覆蓋。通過使WL部以外的部分保留硬掩模7，不會(huì)形成閉環(huán)圖形，所以WL部以外的線末端部也可以被抗蝕劑圖形13覆蓋。在進(jìn)行這種末端部處理后，利用層間絕緣膜15填埋布線圖形14，然后在布線圖形14連接連接器16，經(jīng)過這些工序形成圖39所示的末端部圖形。
圖40表示以往的兩次曝光方法(A類)、第1實(shí)施方式(B類)、第2或第3實(shí)施方式(C類)的方法的NAND串長度的比較結(jié)果。橫軸為利用半間距(HP)表示的一代產(chǎn)品。
伴隨細(xì)微化的加速，A類和B類、C類的NAND串長度的差異增大。其理由如下NAND閃存的柵極圖形具有雖然尺寸的細(xì)微化加速，但縱向(高度)的細(xì)微化沒有進(jìn)展的特點(diǎn)，縱橫尺寸比也伴隨細(xì)微化而提高。因此，雖然基于離子注入的裝置特性的不對(duì)稱性增大，但用于消除該影響的WL1-SG間距離的縮小沒有隨著產(chǎn)品換代而進(jìn)行。
根據(jù)圖40判明，在12nm產(chǎn)品中，本實(shí)施方式的方法(B類、C類)與兩次曝光方法(A類)相比，串長度縮短約25％。該差異直接成為存儲(chǔ)器單元面積的差異，如果乘以存儲(chǔ)器單元占有率(通常為60～80％)，則得到芯片尺寸的差異，通過采用本方法，可以實(shí)現(xiàn)芯片尺寸減小，獲得所期望的裝置特性，而且工藝成本低的半導(dǎo)體集成裝置。
根據(jù)本發(fā)明，可以提供一種抑制產(chǎn)生源于未對(duì)準(zhǔn)的特性不均衡和芯片面積的浪費(fèi)、而且可以簡化工藝的集成電路圖形的形成方法。
根據(jù)這里記述的說明，本發(fā)明的其他實(shí)施方式對(duì)本領(lǐng)域的專業(yè)人員來講是顯而易見的。本說明書和實(shí)施例僅被視作本發(fā)明的權(quán)利要求范圍內(nèi)的示例。在不偏離本發(fā)明的主旨的范圍內(nèi)本發(fā)明可以進(jìn)行各種變形和修改。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，包括在被處理基板上形成包括第1層、第2層、第3層的疊層膜；在所述疊層膜上形成第1抗蝕劑圖形；以所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；在去除所述第1抗蝕劑圖形后，利用第2抗蝕劑圖形部分覆蓋所述第1膜圖形；通過蝕刻使從所述第2抗蝕劑圖形露出的區(qū)域的所述第1膜圖形變細(xì)；在去除所述第2抗蝕劑圖形后，以部分變細(xì)的所述第1膜圖形為掩模，加工所述第1層下面的所述第2層，形成包括所述第1層的部分和所述第2層的部分的第2膜圖形；利用第3抗蝕劑圖形部分覆蓋所述第2膜圖形；通過蝕刻去除從所述第3抗蝕劑圖形露出的區(qū)域的所述第1膜圖形，保留所述第1膜圖形下面的所述第2層的部分；在去除所述第3抗蝕劑圖形后，在所述第2膜圖形和所保留的所述第2層的部分的側(cè)壁部形成側(cè)壁隔離物；在形成所述側(cè)壁隔離物后，去除所保留的所述第2層的部分，然后以所述第2膜圖形和所述側(cè)壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；以及在形成所述第3膜圖形后，去除所述第2膜圖形和所述側(cè)壁隔離物，保留所述第3膜圖形。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，利用第2抗蝕劑圖形部分覆蓋所述第1膜圖形、和利用第3抗蝕劑圖形部分覆蓋所述第2膜圖形，包括使用了相同曝光掩模的光刻。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包括在形成所述側(cè)壁隔離物后，以使利用所述側(cè)壁隔離物形成的閉環(huán)的一部分露出的方式形成第4抗蝕劑圖形；去除所露出的所述側(cè)壁隔離物的一部分。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，通過蝕刻使所述第1膜圖形變細(xì)的步驟，包括使其變細(xì)為最小圖形尺寸的0.4～0.6。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，保留所述第3膜圖形，包括形成多個(gè)晶體管，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域形成的所述晶體管的尺寸，大于在從所述第2抗蝕劑圖形露出的區(qū)域形成的所述晶體管的尺寸。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中，保留所述第3膜圖形，包括形成半導(dǎo)體存儲(chǔ)器裝置的圖形，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域中包含所述半導(dǎo)體存儲(chǔ)器裝置的周邊電路的晶體管，在從所述第2抗蝕劑圖形露出的區(qū)域中包含所述半導(dǎo)體存儲(chǔ)器裝置的多個(gè)存儲(chǔ)器晶體管。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其中，所述半導(dǎo)體存儲(chǔ)器裝置是NAND型閃存，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域中包含所述NAND型閃存的選擇晶體管。
8.一種半導(dǎo)體裝置的制造方法，包括在被處理基板上形成包括第1層、第2層、第3層的疊層膜；在所述疊層膜上形成第1抗蝕劑圖形；以所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；在去除所述第1抗蝕劑圖形后，使所述第1膜圖形變細(xì)；以所述第1膜圖形為掩模，加工所述第1層下面的所述第2層，形成包括所述第1層的部分和所述第2層的部分的第2膜圖形；形成部分覆蓋所述第2膜圖形的第2抗蝕劑圖形；通過蝕刻去除從所述第2抗蝕劑圖形露出的區(qū)域的第1膜圖形，保留所述第1膜圖形下面的所述第2層的部分；在去除所述第2抗蝕劑圖形后，在所述第2膜圖形和所保留的所述第2層的部分的側(cè)壁部形成側(cè)壁隔離物；在形成所述側(cè)壁隔離物后，去除所保留的所述第2層的部分，然后以所述第2膜圖形和所述側(cè)壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；在形成所述第3膜圖形后，去除所述第2膜圖形和所述側(cè)壁隔離物，保留所述第3膜圖形。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，還包括在形成所述側(cè)壁絕緣膜后，以使利用所述側(cè)壁絕緣膜形成的閉環(huán)的一部分露出的方式形成第4抗蝕劑圖形，去除所露出的所述側(cè)壁隔離物的一部分。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其中，通過蝕刻使從所述第2抗蝕劑圖形露出的區(qū)域的所述第1膜圖形變細(xì)的步驟，包括使其變細(xì)為最小圖形尺寸的0.4～0.6。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其中，保留所述第3膜圖形，包括形成多個(gè)晶體管，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域形成的所述晶體管的尺寸，大于在從所述第2抗蝕劑圖形露出的區(qū)域形成的所述晶體管的尺寸。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置的制造方法，其中，保留所述第3膜圖形，包括形成半導(dǎo)體存儲(chǔ)器裝置的圖形，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域中包含所述半導(dǎo)體存儲(chǔ)器裝置的周邊電路的晶體管，在從所述第2抗蝕劑圖形露出的區(qū)域中包含所述半導(dǎo)體存儲(chǔ)器裝置的多個(gè)存儲(chǔ)器晶體管。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其中，所述半導(dǎo)體存儲(chǔ)器裝置是NAND型閃存，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域中包含所述NAND型閃存的選擇晶體管。
14.一種半導(dǎo)體裝置的制造方法，包括在被處理基板上形成包括第1層、第2層、第3層的疊層膜；在所述疊層膜上形成第1抗蝕劑圖形；使所述第1抗蝕劑圖形變細(xì)；以變細(xì)的所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；以所述第1膜圖形為掩模加工所述第2層，形成包括第1層的部分和第2層的部分的第2膜圖形；在所述第2膜圖形的側(cè)壁形成側(cè)壁隔離物；在所述側(cè)壁隔離物形成后，形成部分覆蓋所述第1膜圖形的第2抗蝕劑圖形；在所述第2抗蝕劑圖形形成后，去除從所述第2抗蝕劑圖形露出的所述第2膜圖形；在去除所述第2抗蝕劑圖形后，以所述第2膜圖形和所述側(cè)壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；以及在所述第3膜圖形形成后，去除所述第2膜圖形和所述側(cè)壁隔離物，保留所述第3膜圖形。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，還包括在形成所述側(cè)壁絕緣膜后，以使利用所述側(cè)壁隔離物形成的閉環(huán)的一部分露出的方式形成第3抗蝕劑圖形，去除露出的所述側(cè)壁隔離物的一部分。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，通過蝕刻使所述第1抗蝕劑圖形變細(xì)的步驟，包括使其變細(xì)為最小圖形尺寸的0.4～0.6。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其中，保留所述第3膜圖形，包括形成多個(gè)晶體管，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域形成的所述晶體管的尺寸，大于在從所述第2抗蝕劑圖形露出的區(qū)域形成的所述晶體管的尺寸。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置的制造方法，其中，保留所述第3膜圖形，包括形成半導(dǎo)體存儲(chǔ)器裝置的圖形，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域中包含所述半導(dǎo)體存儲(chǔ)器裝置的周邊電路的晶體管，在從所述第2抗蝕劑圖形露出的區(qū)域中包含所述半導(dǎo)體存儲(chǔ)器裝置的多個(gè)存儲(chǔ)器晶體管。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置的制造方法，其中，所述半導(dǎo)體存儲(chǔ)器裝置是NAND型閃存，在由所述第2抗蝕劑圖形部分覆蓋的區(qū)域中包含所述NAND型閃存的選擇晶體管。
全文摘要
一種半導(dǎo)體裝置的制造方法，包括在基板上形成3層疊層膜并在其上形成作為掩模加工第1層的第1抗蝕劑圖形，形成第1膜圖形并在去除其后，利用第2抗蝕劑圖形部分覆蓋第1膜圖形；通過蝕刻使露出的第1膜圖形變細(xì)；去除第2抗蝕劑圖形后以部分變細(xì)的第1膜圖形為掩模加工第2層形成第2膜圖形；利用第3抗蝕劑圖形部分覆蓋第2膜圖形；蝕刻去除露出的區(qū)域的第1膜圖形保留其下面的第2層的部分；去除第3抗蝕劑圖形后在第2膜圖形和保留的第2層的部分的側(cè)壁部形成側(cè)壁隔離物；形成側(cè)壁隔離物后去除保留的第2層的部分；以第2膜圖形和側(cè)壁隔離物為掩模蝕刻第3層形成第3膜圖形；形成第3膜圖形后去除第2膜圖形和側(cè)壁隔離物保留第3膜圖形。
文檔編號(hào)H01L21/82GK101055837SQ20071009116
公開日2007年10月17日 申請(qǐng)日期2007年4月11日 優(yōu)先權(quán)日2006年4月11日
發(fā)明者橋本耕治 申請(qǐng)人:株式會(huì)社東芝