專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體裝置，特別涉及半導體設計技術、半導體 裝置的結構、以及半導體元件。
背景技術：
在半導體裝置的制造中，存在使用細微的導線來連接設置在LSI 中的焊盤和附帶在封裝中的引線框的引線鍵合方法。該方法從以往開 始已推進了技術的確立，而且當前由于連接比較容易、可靠性較高， 所以得到了廣泛的普及。近年來，伴隨著逐漸推進半導體元件的集成 化、半導體元件的功能增加，管腳數(shù)也正在增多。因此，例如需要通 過導線來分別連接沿著元件周邊配置的幾十 幾百個焊盤和引線端， 進而此時需要防止由于導線彼此間接觸引起的電短路、由于上述情況 等引起的工作不良。
以往，作為針對這樣的課題的技術，公開有日本特開平4-269856號公報。
在該以往技術中，如圖23所示，半導體元件13-1構成為，沿 周邊將內側的焊盤13-2和外側的焊盤13-3交錯狀地配置成二列， 從而沿元件周邊配置多個焊盤。在將該半導體元件13 - 1應用在半導 體裝置中的情況下，以內側、外側、內側、外側...的焊盤的順序，通 過金線等導線13-4、導線13-5來交互連接內側焊盤13-2、外側 焊盤13-3、引線。另外此時，連接著導線13-4的焊盤與連接著導 線13-5的焊盤相比配置在內側。
這樣，在以往的半導體裝置中，防止用于向內側焊盤連接的導線 13-4和用于向外側焊盤連接的導線13-5的電接觸。
專利文獻l:日本特開平4-269856號公報(圖1、圖2)但是，在這樣的半導體裝置中，在使用交錯焊盤配置的半導體裝 置中，難以避免焊盤和半導體元件間的連接導線彼此間的接觸，因此， 產生由于連接導線彼此間接觸引起的電短路、由于上述情況等引起的 工作不良，導致工作質量的劣化，并且在為了防止由于上述連接導線 彼此間的接觸引起的電短路、將焊盤間或引線間的間隔取得較大時， 存在導致芯片尺寸增大的問題。發(fā)明內容本發(fā)明是鑒于上述那樣的以往狀況而完成的，其目的在于，提供 一種半導體裝置，其在使用交錯焊盤配置的半導體裝置中可避免焊盤和半導體元件間的連接導線彼此間接觸，并且可實現(xiàn)質量提高和芯片尺寸削減。在本發(fā)明的發(fā)明1涉及的半導體裝置(1)中，經由導線與外部 封裝的引線框中的多個功能端子連接的半導體元件上的多個焊盤沿著所述半導體元件的周邊配置為2列，該半導體裝置的特征在于具 有所述半導體元件上的、沿著該半導體元件的周邊配置為2列的所述 多個焊盤的沿著該周邊的一個方向上的排列順序、和所述外部封裝的 引線框中的所述多個功能端子的排列順序不同的位置。本發(fā)明的發(fā)明2涉及的半導體裝置(l-l)在發(fā)明l記載的半導 體裝置中，其特征在于，在所述外部封裝側的引線框中的所述功能端 子的排列順序、和所述半導體元件上的沿著該半導體元件的周邊配置 為2列的所述多個焊盤的沿著該周邊的一個方向上的排列順序不同的 位置，在所述引線框中的l個功能端子上連接有2根導線，所迷2根 導線分別與所述半導體元件上的2個焊盤分別連接。本發(fā)明的發(fā)明3涉及的半導體裝置(l-2)在發(fā)明2記栽的半導 體裝置中，其特征在于，連接有所述2根導線的所述引線框中的l個 功能端子為提供電源或GND的功能端子。本發(fā)明的發(fā)明4涉及的半導體裝置(1-3)在發(fā)明3記載的半導 體裝置中，其特征在于，從所述引線框上的1個功能端子分別經由所述2根導線連接的所述半導體元件上的2個焊盤都為電源或GND焊 盤，配置有夾在所述半導體元件上的該2個電源或GND焊盤之間、 其電位在工作中頻繁轉移的功能焊盤。在本發(fā)明的發(fā)明5涉及的半導體裝置(2)中，與半導體元件上 的外部封裝連接的焊盤沿著所述半導體元件的周邊配置為2列，該半 導體裝置的特征在于分別位于沿著所述半導體元件的周邊配置為2 列的焊盤的內側、外側的列且相互鄰接的焊盤彼此間利用形成焊盤的 原材料層來連接。本發(fā)明的發(fā)明6涉及的半導體裝置(2-l)在發(fā)明5記栽的半導 體裝置中，其特征在于，所述分別位于內側、外側的列且相互鄰接的 焊盤彼此間利用所述焊盤形成層來連接的該焊盤都為電源或GND焊焊盤之間而配置有其電位在工作中頻繁轉移、易于產'生電源或GND 噪聲的功能焊盤。在本發(fā)明的發(fā)明7涉及的半導體裝置(3)中，與半導體元件上 的外部封裝連接的焊盤沿著半導體元件的周邊配置為2列，該半導體 裝置的特征在于所述半導體元件的周邊的內側的列的焊盤可調整IO 單元和信號焊盤的配置關系位置。在本發(fā)明的發(fā)明8涉及的半導體裝置(4)中，與半導體元件上 的外部封裝連接的焊盤沿著半導體元件的周邊配置為2列，該半導體 裝置的特征在于作為2個以上的多個端子、且在半導體元件內或封 裝外的電路工作中利用該端子間的電位差等的端子被匯總配置為外 側焊盤或內側焊盤。在本發(fā)明的發(fā)明9涉及的半導體裝置(5-1)中，與半導體元件 上的外部封裝連接的焊盤沿著半導體元件的周邊配置為2列，該半導 體裝置的特征在于對一個IO單元設有內側和外側2個焊盤，從所 述外部封裝上的l個功能端子經由各導線分別與該內側和外側兩個焊 盤連接。本發(fā)明的發(fā)明10涉及的半導體裝置(5-2)在發(fā)明9記載的半導體裝置中，其特征在于，所述一個IO用電路部所具有的內側和外 側2個焊盤的各信號在該IO用電路部內不被公共化，而分別連接到 各不同的電路。本發(fā)明的發(fā)明11涉及的半導體裝置(5-3)在發(fā)明9記載的半 導體裝置中，其特征在于，所述一個IO用電路部所具有的所述內側 和外側的各焊盤，從所述外部封裝上的具有同一功能的2個功能端子 分別經由2根導線分別與該各焊盤連接。本發(fā)明的發(fā)明12涉及的半導體裝置(5-4)在發(fā)明IO記載的半 導體裝置中，其特征在于，所述一個IO用電路部所具有的所述內側 和外側的各焊盤，從所述外部封裝上的具有不同功能的2個功能端子 分別經由2根導線分別與該各焊盤連接。簡要來講，在本發(fā)明的發(fā)明1涉及的半導體裝置(1)中，沿著 半導體元件的周邊配置有2列與外部封裝連接的焊盤，其特征在于， 該半導體元件上的焊盤配置的排列順序和所述外部封裝中的功能端 子的排列順序不同。另外，本發(fā)明的發(fā)明2涉及的半導體裝置(1-l)在所述半導體 裝置(1)中，其特征在于，在所述焊盤配置的排列順序和所述外部 封裝中的功能端子的排列順序不一致的位置，從所述外部封裝側中的 一個引線端，二根導線分別連接到所述焊盤配置中的二個焊盤的各焊 盤上。另外，本發(fā)明的發(fā)明3涉及的半導體裝置(1 - 2 )在所述半導體 裝置(1-1)中，其特征在于，所述離開的二個位置的焊盤分別與作 為IO用電路部的電源或GND功能電路連接。另外，本發(fā)明的發(fā)明4涉及的半導體裝置(1 - 3 )在所述半導體 裝置(1-2)中，其特征在于，具有配置在夾在所述離開的二個位置 的電源或GND端子之間的位置的、作為信號輸入用或輸出用來工作 的IO用電路部。另外，在本發(fā)明的發(fā)明5涉及的半導體裝置(2)中，沿半導體 元件的周邊配置有2列與外部封裝連接的焊盤，其特征在于，利用雖然作為IO用電路部是離開的、但通過焊盤交錯狀地配置為2列而作 為焊盤是鄰接的情況，利用焊盤形成用原材料層來連接鄰接的焊盤 間，利用一根導線來連接離開的所述2個IO用電路部。另外，本發(fā)明的發(fā)明6涉及的半導體裝置(2 - 1)在所述半導體 裝置(2)中，其特征在于，通過焊盤形成用原材料層來連接所述鄰 接的焊盤彼此間并通過一根導線來連接所述離開的IO用電路部的該 焊盤端子為電源或GND功能端子，夾在連接所述鄰接的焊盤的端子 之間而配置的功能端子為其電位在工作中頻繁地轉移的、易于產生電 源或GND噪聲的功能端子。另外，在本發(fā)明的發(fā)明7涉及的半導體裝置(3)中，沿半導體 元件的周邊配置有2列與外部封裝連接的焊盤，其特征在于，所述半 導體元件的周邊的內側的列的焊盤可調整其IO用電路部和其信號焊 盤的配置關系位置。另外，在本發(fā)明的發(fā)明8涉及的半導體裝置(4)中，沿半導體 元件的周邊配置有2列與半導體元件上的外部封裝連接的焊盤，其特 征在于，在焊盤配置內具有相關的信號的輸入輸出的焊盤等被匯總配 置為外側焊盤或內側焊盤。另外，本發(fā)明的發(fā)明9涉及的半導體裝置(5-1)在沿半導體元 件的周邊配置有2列沿半導體元件的周邊與外部封裝連接的焊盤的半 導體裝置中，在一個IO用電路部上設有內側和外側2個焊盤，從所 述外部封裝上的1個功能端子經由各導線分別與該內側和外側兩個焊 盤連接。另外，本發(fā)明的發(fā)明IO涉及的半導體裝置(5-2)在所述半導 體裝置(5-1)中，所述一個IO用電路部具有的內側和外側2個焊 盤的各連接信號在該IO用電路部內不連接到同一布線圖案，而分別 連接到不同的電路。另外，本發(fā)明的發(fā)明11涉及的半導體裝置(5-3)在所述半導 體裝置(5-1)中，對于所述一個IO用電路部具有的所述內側和外 側的各焊盤，從所述外部封裝的具有同一功能的2個功能端子分別經由2根導線分別與該各焊盤連接。另外，本發(fā)明的發(fā)明12涉及的半導體裝置(5-4)在所述半導 體裝置(5-1)中，對于所迷一個IO用電路部具有的所述內側和外 側的各焊盤，從所述外部封裝上的具有不同功能的2個功能端子分別 經由2根導線分別與該各焊盤連接。根據(jù)本發(fā)明的半導體裝置(1)，使半導體元件上的焊盤的配置 順序、和半導體裝置上的封裝中的引線的配置順序的一部分不一致， 所以可避免在引線對焊盤的連接中導線彼此間接觸而成為產生工作 不良的原因的情況，并且進而可無需為了避免接觸而擴大焊盤間隔， 因此可防止半導體元件的芯片尺寸增加，可削減芯片尺寸。另外，根據(jù)所述半導體裝置(1-1)，可從一個端子向二個IO 用電路部傳播相同信號，可從外部直接向不同的場所輸入輸出相同信 號，可抑制半導體元件內部中的布線資源減少。另外，根據(jù)所述半導體裝置(1-2)，通過向不鄰接的IO用電 路部分別連接電源或GND，可分散向半導體元件內部的電源提供位 置，具有使電源穩(wěn)定化的效果。另外，根據(jù)所述半導體裝置(1-3)，在電源或GND提供用的 IO用電路之間，配置頻繁地產生輸入輸出工作的IO用電路，從其兩 側提供電源或GND，從而可抑制由于頻繁地產生所述輸入輸出工作 的IO用控制電路的工作引起的電源或GND噪聲，并且可減輕向周圍 的影響。另外，根據(jù)所述半導體裝置(2)、和所述半導體裝置(2-1), 可通過一根導線向不鄰接的IO用電路部輸入輸出相同電位的信號， 將該輸入信號設為電源或GND，從而可抑制由于所夾著的IO用電路 部的工作引起的電源噪聲，無需設置二根導線，從而可防止組裝時的 成品率降低，可削減IO用電路部。另外，根據(jù)所述半導體裝置(3),可使內側焊盤向芯片的內部 方向移動，從而可將焊盤位置調整成易于避免導線接觸。另外，根據(jù)所述半導體裝置(4)，在端子焊盤彼此間利用信號的相關關系的情況下，通過將該焊盤統(tǒng)一為內側焊盤或外側焊盤中的 任意一個來使用，可抑制導線長度的偏差，并可抑制產生信號延遲。另外，根據(jù)所述半導體裝置(5-1)，在一個IO用電路部中具 有2個焊盤，從一個引線端向各焊盤連接導線，從而可提供導線的二 倍的容許電流量。另外，根據(jù)所述半導體裝置(5-2)，通過使所述2個焊盤在 IO用電路部中不直接連接，可減輕來自引線端的公共阻抗。另外，根據(jù)所述半導體裝置(5-3)，在一個IO用電路部中具 有2個焊盤，分別從外部封裝上的具有同一功能的二個引線端連接相 同信號，所以可增加容許電流，并且，可用一個IO用電路部構成， 所以可削減IO用電路部。另外，根據(jù)所述半導體裝置(5-4)，在一個IO用電路部中具 有2個焊盤，分別從外部封裝上的不同功能的2個引線端分別連接不 同的2個信號，所以可通過一個IO用電路部來處理2種信號，可削 減IO用電路部，對芯片尺寸削減是有效的。


圖l是以往的半導體裝置的部分放大平面圖。圖2是示出從圖l使半導體元件的尺寸縮小并使各邊的長度縮短 的情況下，盡可能使間隔緊湊地配置焊盤和所連接的IO用電路部的 以往的半導體裝置1 - 1的圖。圖3是與發(fā)明1對應的本發(fā)明的實施方式1的半導體裝置300 的平面圖的部分放大圖。圖4是分別與發(fā)明2、 3、 4對應的本發(fā)明的實施方式2、 3、 4 的半導體裝置400、 500、 600的平面圖部分放大圖。圖5是示出本發(fā)明的實施方式5的半導體裝置700中的變更焊盤 連接前的焊盤連接的圖。圖6 (a)是示出本發(fā)明的實施方式5的半導體裝置700中的變 更焊盤連接后的焊盤配置、和本發(fā)明的實施方式6的半導體裝置800中的焊盤配置的平面圖的圖。圖6 (b)是示出本發(fā)明的實施方式5的半導體裝置700中的變 更焊盤連接后的焊盤配置、和本發(fā)明的實施方式6的半導體裝置800 中的焊盤配置的立體圖的圖。圖7是示出本發(fā)明的實施方式7的半導體裝置900中的配置變更 前的IO用電路部的配置結構的圖。圖8是本發(fā)明的實施方式7的半導體裝置卯0中的IO用電路部 的配置結構圖。圖9是本發(fā)明的實施方式7的半導體裝置900中的IO用電路部 的配置結構變更流程圖。圖10是本發(fā)明的實施方式7的半導體裝置900中的變更前的IO 用電路部焊盤結構平面圖。圖11是本發(fā)明的實施方式7的半導體裝置900中的變更前的IO 用電路部焊盤結構側視圖。圖12是本發(fā)明的實施方式7的半導體裝置卯0中的IO用電路 部焊盤結構平面圖。圖13是本發(fā)明的實施方式7的半導體裝置900中的IO用電路 部焊盤結構側視圖。圖14是本發(fā)明的實施方式8的半導體裝置1000中的變更前的 IO用電路部的配置結構圖。圖15是本實施方式8的半導體裝置1000中的IO用電路部的配 置結構圖。圖16是本實施方式8的半導體裝置1000中的IO用電路部的配 置結構變更流程圖。圖17是本實施方式8的半導體裝置1000中的變更前的IO用電 路部的引線端中的輸出波形圖。圖18是本發(fā)明的實施方式8的半導體裝置1000中的IO用電路 部的引線端中的輸出波形圖。圖19是本發(fā)明的實施方式9的半導體裝置1100中的IO用電路部的配置結構圖。圖20是本發(fā)明的實施方式10的半導體裝置1200中的IO用電 路部的配置結構圖。圖21是本發(fā)明的實施方式11的半導體裝置1300中的IO用電 路部的配置結構圖。圖22是本發(fā)明的實施方式12的半導體裝置1400(半導體裝置5 -4)中的IO用電路部的配置結構圖。圖23是示出以往的半導體裝置中的交錯焊盤配置結構的圖。(附圖標記說明)1-3-dl:半導體元件；1-3半導體裝置中的引線端；1-3-12:半導體裝置中的引線端；1-3-13:半導體裝置中的引線端；1-3一14:半導體裝置中的引線端；1-3一 wl:半導體裝置中的導線；1-3一 w2:半導體裝置中的導線；1-3一 w3:半導體裝置中的導線；1-3一 w4:半導體裝置中的導線；1-3-pl:半導體裝置中的焊盤；1-3-p2:半導體裝置中的焊盤；1-3-p3:半導體裝置中的焊盤；1-3-p4:半導體裝置中的焊盤；1-3-il:半導體裝置中的IO用電路部1-3-i2:半導體裝置中的IO用電路部1-3-i3:半導體裝置中的IO用電路部1一3一i4:半導體裝置中的IO用電路部300:半導體裝置；l一l-11、 1-1 — 12、 1 — 1-13:引線端；l一l一wl、 l一l-w2、 l一l一w3、 l一2-w4:導線;l-l-pl、 l-l-p2、 l-l-p3、 l-2-p4:焊盤.'l-l-il、 l-l-i2、 l-l-i3、 l-l一i4: IO用電路部；400:半導體裝置；l-4-12:引線端；1 - 4-w2、 1 - 4-w3:導線；1 - 4-p2、 1 - 4-p3:焊盤；l一4一il、 l-4-i2、 l-4一i3、 l一4一i4: IO用電路部； 500:半導體裝置；1-4 — 11、 1-4-12、 1-4-13:引線端； l-4-wl、 l-4-w2、 l-4-w3、 l-4-w4: 導線； l-4-pl、 l-4-p2、 l-4-p3、 l-4-p4:焊盤j l一4-il、 l-4-i2、 l-4-i3、 l一4一i4: IO用電路部； 600:半導體裝置；1-4-11、 1-4-12、 1-4-13:引線端；l-4-wl、 l-4-w2、 l-4-w3、 l-4i4:導線；l-4-pl、 l-4-p2、 l-4-p3、 l-4-p4:焊盤jl一4-il、 l-4-i2、 l-4-i3、 1 - 4 - i4: IO用電路部；700:半導體裝置；5-1-1、 5-1-2:信號布線55-1一9、 5-1-10、 5-1-11、 5 — 1-12、 5-1-13: IO用電路部；5 - 1 - 19、 5 - 1 - 20、 5 - 1 - 21、 5 - 1 - 22、 5 - 1 - 23:引線端；5-1-4、 5-1-5、 5-1-6、 5-1-7、 5 - 1 - 8:焊盤；5-1-14、 5-1-15、 5-1-16、 5-1-17、 5 - 1 - 18:導線；5-2-23:形成焊盤的原材料；5-1-2:布線.，800:半導體裝置；5-2-9、 5-2-11: IO用電路部；5-1-2:信號布線；900:半導體裝置；7-1~7-4:引線端；7-5~7-8:導線；7-9~7-12:焊盤；7-13:半導體芯片；7-14:引線框；7-15 7-18: IO用電路部；7-101~7-104:引線端；7-105~7-108:導線；7-109~7-112:焊盤；7-113:半導體芯片；7-114:引線才匡；7-115~7-118: IO用電路部；7-201:焊盤-引線端間導線長度計測步驟;7-202:內側PAD配置變更步驟；7-203:鄰接金屬絲間距離計測判定步驟；7-204: PAD位置固定步驟；5-2-9、 5 — 2-11: IO用電路部；7-5、 7-6、 7-7、 7-8:導線；7-1~7-4:引線端；7-9~7-12:鍵合焊盤；7- 15、 7- 16、 7- 17、 7- 187-301: IO用電路部的連接部；7-302:焊盤；7-401: IO用電路部的連接部； 7-403:延長部；7- 402:焊盤； 1000:半導體裝置；8- 1~8-4:引線端；8-5-8-8:導線； 8-9~8-12:焊盤； 8-13:半導體芯片； 8-14:引線框； 8-15~8-18: IO用電路部； 8-19:信號生成電路；8-20、 8-21:信號生成電路 IO用電路部間布線; 8-201:焊盤.信號生成電路間布線長度計測步驟； 8 - 202:焊盤 信號生成電路連接變更步驟； 8-203:焊盤 引線間金屬絲長度計測判定步驟；8- 204:焊盤 信號生成電路間布線固定步驟； 1100:半導體裝置；9- 1:引線端； 9-11:導線； 9-4、 9-5:焊盤； 9-11、 9-12:導線； 9-16:引線框； 9-15:半導體芯片； 9-8: IO電路部；9- 20:引出部； 1200:半導體裝置；10- 1~10-3:引線端； 10-11 ~ 10-14:導線； 10-4~10-7:焊盤； 10-16:引線框； 10-15:半導體芯片； 10-8~10-10: IO電路部；10-20、 11-21、 10-22:內部引出線； 1300:半導體裝置；11 - 1 ~ 11 -3、 11 — 17;引線端； 11-11-11-14:導線； 11-4~11-7:焊盤； 11-16:引線框；11-15:半導體芯片； 11-8~11-10: IO電路部；11- 20、 11-21、 10-22:引出線 1400:半導體裝置；12- 1~12 —3、 12-17:引線端； 12-11-12-14:導線； 12-4~12-7:焊盤；12-16:引線框； 12-15:半導體芯片； 12-8 12- 10: IO電路部；12-20、 12-21、 12-22、 12-23:向內部的引出線。
具體實施方式
(實施方式1)以下，參照附圖來說明本發(fā)明的實施方式1的半導體裝置300(半 導體裝置1)。圖3是示出與發(fā)明1對應的本發(fā)明的實施方式1的半導體裝置 300的部分放大平面圖。此處，圖1是以往的半導體裝置1的部分放大平面圖，在圖1 的以往的半導體裝置1中，從引線端1-1-11經由導線l-l-wl連 接到焊盤1-1-pl,通過IO用電路部l-l-il，向半導體元件內部 連接，同樣，從引線端1-1-12經由引線導線1-1-界2連接到焊盤 l-l-p2，通過IO用電路部l-l-i2，向半導體元件內部連接，引 線端1-1-13以后也同樣如圖1所示連接。另夕卜，圖2是示出與圖l相比使半導體元件的尺寸縮小并使各邊 的長度縮短的情況下，盡可能使間隔緊湊地配置焊盤和所連接的IO用電路部的半導體裝置1 - 1的圖。在該圖2中，焊盤配置間隔變窄，從引線端間向焊盤的連接角度 改變，所以在以圖2為例子時，將造成導線1-2-wl和導線1-2-w2接觸、且導線1-2-w3和導線1-2-w4接觸。在該狀態(tài)下，由 于導線接觸而無法正確地傳達信號，將造成電路工作的不良。因此，本發(fā)明的實施方式1提供圖3所示的半導體裝置300。該圖3所示的本實施方式1的半導體裝置300的特征在于，構成 為在實施通常的焊盤連接時，避免如上所述那樣產生導線接觸的情況 下的接觸，關于圖2所示的產生導線接觸的導線l-2-wl和導線1 - 2 - w2,交換半導體元件上的焊盤1 - 2 - pl和焊盤1 - 2 - p2，并 且與其相伴，交換與這些連接的IO用電路部1 - 2 - il和IO用電路 部l-2-i2，同樣地，關于導線l-2-w3和導線l-2-w4,交換焊 盤l-2-p3和焊盤l-2-p4，并且與其相伴，交換IO用電路部l -2-i3和IO用電路部1-2-i4，從而如圖3所示，構成為可避免導 線接觸，無不良情況地進行組裝。這樣，本實施方式1的半導體裝置300 (半導體裝置1)中，在 沿半導體元件周邊配置有2列與外部封裝連接的焊盤的半導體裝置 中，作為在實施通常的焊盤連接時，避免如上所述那樣產生導線接觸 的情況下的接觸的結構，關于可能產生導線接觸的導線和導線，交換 半導體元件上的焊盤和焊盤，并且與其相伴交換與該焊盤連接的IO 用電路部和IO用電路部，并且同樣地反復進行該交換，由此，可避 免連接外部封裝的引線和半導體元件的焊盤的導線間的接觸，無不良 情況地進行組裝，而且可實現(xiàn)以往方法以上的半導體元件的面積削 減。(實施方式2)接下來，對本發(fā)明的實施方式2的半導體裝置400 (半導體裝置 l-l)進行說明。圖4是示出與發(fā)明2對應的本發(fā)明的實施方式2的半導體裝置 400的平面圖。本實施方式2的半導體裝置400中，從圖3所示的實施方式1 的半導體裝置300中的引線端1-3-12對二個焊盤連接二根導線。從以往開始，存在從一個引線端向二個焊盤連接二根導線的方 法。但是在以往方法中，需要將二根導線的連接目的地的焊盤和IO 用電路部鄰接配置成不產生導線接觸。在圖4所示的本實施方式2的半導體裝置400中，作為導線接觸 的避免方法，變更焊盤和IO用電路部的配置順序。即，如圖4所示，引線端1-4-12為引出所述二根導線l-4-w2、 l一4一w3的引線端，如圖4所示，各導線l一4一w2、 l一4一w3 分另ij與焊盤1-4-p2、 1-4-p3連接，并且，使多個IO用電路部具 有如下配置結構，即，不使其中的應分別與所述焊盤l-4-p2、 l-4 -p3連接的IO用電路部l-4-i2和l-4-i3相互鄰接，在該兩者 之間配置有多個其他功能的IO用電路部l-4-il、 1-4-i4。即， 從圖示左方，按照1-4-i2、 l-4-il、 1-4-i4、 1 - 4 - i3的順序 來配置各IO用電路部，從而可恰好將各IO用電路部配置成在該電路 部間不產生導線接觸。這樣，本實施方式2的半導體裝置400 (半導體裝置1 - 1)中， 構成為與上述實施方式1的結構相同，并且構成為從l個引線端l-4 -12通過各引線分別與半導體元件上的離開的2個IO用電路部l-4 -i2、 1-4-i3連接，由此，可從一個引線端通過各引線分別與半導 體元件上的離開的2個IO用電路部連接，存在可取得無需在半導體 元件內部引繞布線，而可在半導體元件上的2個位置接收或發(fā)送相同信號的半導體裝置的效果。 (實施方式3 )接下來，對與發(fā)明3對應的本發(fā)明的實施方式3的半導體裝置 500 (半導體裝置1 - 2 )進行說明。本實施方式3的半導體裝置500與所述實施方式2的半導體裝置 400同樣地，在圖4中示出其平面圖，作為引線端1-4-12的端子功 能，分配電源或GND功能，將該引線端1-4-12分別經由導線1-4-w2、 1-4-w3連接到焊盤1-4-p2、 l-4-p3,作為與該焊盤1 -4-p2、 1-4-p3連接的IO用電路部，配置作為電源或GND用的 IO用電路的IO用電路部1 一 4 - i2、 1 一 4 - i3。由此，可從離開的二個位置的IO用電路部1-4-i2、 l-4-i3 提供電源或GND。這樣，本實施方式3的半導體裝置500 (半導體裝置1 - 2 )中， 在所述實施方式2的結構中連接2根金屬絲的端子具有提供電源或 GND的端子功能，由此，電源提供位置增加，具有使半導體元件內 部的電源穩(wěn)定化的效果。 (實施方式4)接下來，對與發(fā)明4對應的本發(fā)明的實施方式4的半導體裝置 600進行說明。本實施方式4的半導體裝置600與所述實施方式2、 3的半導體 裝置300、 400同樣地，在圖4中示出其平面圖。在圖4中，與實施方式3同樣地，作為引線端1-4-12的端子 功能，分配電源或GND功能，將該引線端1-4-12分別經由導線1 -4-w2、 l-4-w3連接到焊盤l-4-p2、焊盤l-4-p3,作為與 該焊盤l-4-p2、焊盤1-4-p3連接的IO用電路部，配置作為電 源或GND用IO用電路的IO用電路部1 - 4 - i2、 IO用電路部1 - 4 -i3，作為由配置為該電源或GND用IO用電路的IO用電路部l-4 -i2和IO用電路部1 - 4 - i3所夾著的IO用電路部1 - 4 - il和IO 用電路部1-4-i4，配置對半導體元件內部或半導體元件外部作為功 能端子來工作的IO用電路部，這樣，向構成功能端子的IO用電路部， 從由電源或GND圍成的IO用電路部提供電源或GND。這樣，本實施方式4的半導體裝置600 (半導體裝置1 - 3 )通過 構成為上述那樣的結構，可減輕由于由所述電源或GND用IO用電路 部圍成的功能端子的工作而產生的噪聲。 (實施方式5)圖5是示出具有所述實施方式1、 2、 3、 4的半導體裝置300、400、 500、 600中的變更焊盤連接前的焊盤配置的發(fā)明的實施方式5 的半導體裝置700 (半導體裝置2)的圖。在圖5中，在將信號布線5-l-l與信號布線5-1-2不交叉地 布線在信號布線5-1-2的右側的情況下，必需對IO用電路部5 - 1 -ll輸入與IO用電路部5-l-9相同電位的信號，作為信號布線5 -1-3在LSI內部進行布線。在該情況下，有1)從引線端5 - 1 - 19通過2根導線連接到焊盤5-1-4、焊盤 5-1-6的方法、2 )從引線端5 - 1 - 21通過導線將與引線端5 - 1 - 19相同的信 號連接到焊盤5 - 1 - 6的方法等。在上述1)的情況下，當從引線端5-1-19通過導線連接到焊 盤5-l-6時，造成與導線5-1-15交叉，產生組裝時的成品率降 低。在2)的情況下，必須設置新的端子，將造成IO端子增加。 圖6 (a)示出解決上述問題的本實施方式5的半導體裝置700 中的變更焊盤連接后的焊盤配置的平面圖，圖6 (b)示出其立體圖。 通過形成焊盤的原材料5-2-23來結合未鄰接的IO用電路部5 一 2 - 9、IO用電路部5-2-11的鄰接的焊盤5 - 2 - 4、焊盤5 - 2 - 6， 從而構成為通過導線5 - 2 - 14這1根導線使IO用電路部5 - 2 - 9和 10用電路部5-2-11成為相同電位，不與1O用電路部5-2-10的 布線5 - 1 - 2交叉地在其他方向取出與布線5-1-1相同電位的布線 5- 1 -3。另外，如上所述，通過形成焊盤的原材料的對鄰接的焊盤的結合， 也可以不是LSI外部側的焊盤，而通過結合LSI內部側的鄰接的焊盤 來進行，可取得與上述相同的效果。這樣，本實施方式5的半導體裝置700 (半導體裝置2)中，通 過形成烊盤的原材料5 - 2-23來結合未鄰接的IO用電路部5-2-9、 IO用電路部5-2-11的鄰接的焊盤5-2-4、焊盤5-2-6，由此， 通過導線5 - 2 - 14這1根導線使IO用電路部5-2-9和IO用電路部5-2-11成為相同電位，可不與IO用電路部5-2-10的布線5 -1-2交叉地在其他方向取出與布線5-1-1相同電位的布線5-1 -3，可不使組裝時的成品率降低且不使IO端子增加而構成所需要的 電路。(實施方式6)接下來，對本發(fā)明的實施方式6的半導體裝置800 (半導體裝置 2-1)進行說明。本發(fā)明的實施方式6的半導體裝置800中，在圖6所示的本發(fā)明 的實施方式5的半導體裝置700中的變更焊盤連接后的焊盤配置中， 對IO用電路部5-2-9和IO用電路部5-2-11，將其中一方設為 電源或GND端子的一方，將另一方設為電源或GND端子的另一方。由此，可降低針對信號布線5-l-2的噪聲影響。這樣，本實施方式6的半導體裝置800 (半導體裝置2 - 1)中， 在圖6的半導體裝置700中，將IO用電路部5-2-9和IO用電路部 5-2-11中的一方i殳為電源或GND端子的一方，將另一方i殳為電源 或GND端子的另一方，由此，存在能夠取得可降低針對信號布線5 -1 - 2的噪聲影響的半導體裝置的效果。 (實施方式7)圖7是示出本實施方式7的半導體裝置900 (半導體裝置3 )中 的配置變更前的IO用電路部的配置結構的圖。此處，本實施方式7的半導體裝置卯0 (半導體裝置3 )以避免 半導體芯片四個角部的引線端-焊盤間的導線連接的接觸為目的，但 在圖7中，僅示出一個角部處的IO用電路部的配置結構。在圖7中，7-1~7-4為引線端，7-5 7-8為導線，7-9~7 -12為焊盤，7-13為半導體芯片，7-14為引線框，7-15~7-18 為IO用電路部。引線端7 - 1 ~ 7 - 4配置在引線框7 - 14上，與封裝管腳連接。 另外，引線端7-1~7-4利用導線7-5~7-8分別與半導體芯片7 -13上的焊盤7-9~7-12連接。另夕卜，焊盤7-9~7 —12分別配置在IO用電路部7 - 15 ~ 7 - 18上，分別與該IO用電路部7 - 15 ~ 7 -18連接。在圖7所示的本實施方式7的半導體裝置900中的配置變更前的 IO用電路部7 - 15 ~ 7 - 18的配置結構中，構成為鄰接的焊盤7 - 9 ~ 7-12交互配置在半導體芯片的內側和外側的交錯狀配置，連接配置 在外側的焊盤7-9和與其連接的引線端7-2的導線7-6被配置的 角度、連接配置在內側的焊盤7-10和與其連接的引線端7-1的導 線7 - 5被配置的角度之差較大，所以構成為存在該兩根導線7 - 5和 7-6相接觸的危險。同樣，對于連接配置在外側的焊盤7-11和與其連接的引線端7 -4的導線7-8、連接配置在內側的焊盤7-12和與其連接的引線端 7-3的導線7-7,也構成為存在相互接觸的危險。圖8示出針對圖7所示的本實施方式7中的配置變更前的IO用 電路部的配置結構，使用圖9所示的配置變更流程來進行所述IO用 電路部的配置變更的結果，具有該變更的IO用電路部的配置結構的 半導體裝置800。在圖8中，7-101~7-104為引線端，7-105~7-108為導線， 7-109~7-112為焊盤，7-113為半導體芯片，7-114為引線框，7 -115~7-118為IO用電路部。引線端7-101~7-104配置在引線 框7-114上，與封裝管腳連接。另外，引線端7-101~7-104利用 導線7 - 105 ~ 7 - 108分別與半導體芯片7-113上的焊盤7 - 109 ~ 7 -112連接。另外，焊盤7-109~7-112分別配置在10用電路部7 -115~7-118上，與該IO用電路部連接。接下來，使用圖9所示的IO用電路部配置結構變更流程來說明 在本實施方式7中，進行IO用電路部的配置結構的變更，來取得具 有該配置結構的變更后的IO用電路部7 - 115 ~ 7 - 118的圖8所示的 半導體裝置800的步驟。在圖9所示的IO用電路部配置結構變更流程中，7-201為計測 焊盤-引線端間的導線長度的焊盤-引線端間導線長度計測步驟，7-202為變更內側PAD的配置的內側PAD配置變更步驟，7-203為 計測判定鄰接金屬絲間的距離的鄰接金屬絲間距離計測判定步驟，7 - 204為最終固定PAD位置的PAD位置固定步驟。在本實施方式7中，在圖7中構成的、配置結構變更前的半導體 裝置600中的IO用電路部5-2-9、 5-2- ll(參照圖6)的配置中， 首先計測導線7-5、 7-6、 7-7、 7-8的布線長度、引線端7 - 1 ~ 7 -4的配置坐標、和焊盤7-9~7-12的配置坐標。在本實施方式7中的IO用電路部的配置結構的變更前的圖7所 示的配置結構中，導線7-5、 7-6和導線7-7、 7-8構成為可能分 別接觸，在圖9所示的焊盤.引線端間導線長度計測步驟7-201中， 提取出該接觸狀態(tài)，提取出鍵合焊盤7-10、 7-12的必要的移動距 離。接下來，根據(jù)該移動距離，在圖9所示的內側悍盤配置變更步驟 7 -202中，向半導體芯片的更內側對配置在圖7所示的內側的IO用 電路部7-16上的焊盤7-10和配置在另 一個IO用電路部7 - 18上 的焊盤7-12進行配置移動。此處，在本實施方式7中，如圖10、圖ll所示，IO用電路部 的連接部7-301、焊盤7-302構成為可相互移動。在IO用電路部的連接部7 - 301和焊盤7 - 302移動時，如圖12、 圖13所示，構成為通過在IO用電路部的連接部7 - 401上設置將其 向焊盤側長長地延伸的延長部7 - 403,可保持焊盤7 - 402和連接部 7-401。這樣，在上述已經說明的圖8中，示出通過圖9所示的內側PAD 配置變更步驟7-202來變更焊盤配置后的IO用電路部配置。對圖7 中的附圖標記分別加上100的標記表示該配置變更后的各元件。接下來，在上述鄰接導線間距離計測步驟7- 203中，進行焊盤 變更后的導線7-105、 7-106間的距離、和導線7-107、 7 - 108間 的距離的計測，判定在各導線間是否產生布線接觸。在再次產生布線接觸的情況下，再次在內側焊盤配置變更步驟7-202中，進行焊盤的配置變更。在圖8的本實施方式7的半導體裝置900的配置結構中，示出可 避免布線接觸的狀態(tài)，在取得該狀態(tài)的時刻，在圖7所示的焊盤配置 固定步驟7- 204中，實施固定內側焊盤的配置位置的作業(yè)和固定導 線7 - 105 ~ 7 - 108的導線布線的作業(yè)。如上所述，本實施方式7的半導體裝置900 (半導體裝置3 )中， 在如圖7所示那樣進行交錯配置的IO用電路部的配置的半導體裝置 中，如圖8所示，使內側焊盤移動，從而能夠提供可避免易于在半導 體裝置的4個角部發(fā)生的引線端和焊盤布線的接觸的半導體裝置。另外，在本實施方式7中，說明為焊盤和IO用電路部分離而可 使它們分別獨立地移動，但在IO用電路部和焊盤的相對位置不變的 半導體裝置中，也可以通過使交錯配置的內側IO用電路部與焊盤同 時移動，從而實現(xiàn)取得與上述相同的效果的半導體裝置。 (實施方式8)圖14示出本實施方式8的半導體裝置1000 (半導體裝置4)中 的配置變更前的IO用電路部的配置結構的一個例子。另外，本實施 方式8以避免芯片四個角部的引線框和焊盤間的導線連接的接觸為目 的，僅示出一個角部處的IO單元的配置結構。在圖14中，8-1 8-4為引線端，8-5 8-8為導線，8-9~ 8-12為焊盤，8-13為半導體芯片，8-14為引線才匡，8 —15~8-18 為IO用電路部，8-19為信號生成電路，8-20、 8-21為信號生成 電路 IO用電路部間布線。在圖14中，引線端8-1~8-4配置在引線框8-14上，與封裝 管腳連接。另外，引線端8-1~8-4利用導線8-5~8-9分別與半 導體芯片8-13上的焊盤8-9~8-12連接。另夕卜，焊盤8-9 8-12分別配置在IO用電路部8 - 15 ~ 8 - 18上，分別與各IO用電路部 連接。另外，信號生成電路8-19的2個輸出信號分別通過布線8-20、 8-21連接到與焊盤8-IO連接的10用電路部8-16、與焊盤8 - 11連接的IO用電路部8 - 17。圖14所示的本實施方式8的布線變更前的IO用電路部的配置 結構中，構成為鄰接的焊盤交互配置在半導體芯片的內側和外側的交 錯配置，來自信號生成電路8-19的二個輸出管腳分別經由布線8-20、 8-21與內側的焊盤8-10用的IO用電路部8-16、外側的焊盤 8 - 11用的IO用電路部8-17連接。圖17示出來自該信號生成電路8-19的二個輸出信號的、來自 引線端8-1、 8-4的輸出信號的時序圖。在該圖中，8-301、 8-302表示二個信號的信號波形，該信號 間的延遲差8-303是起因于內側焊盤、外側焊盤間的路徑差而產生 的。在需要盡可能抑制來自信號生成電路8-19的二個信號的延遲 差的電路、例如差動信號電路等中，有時該延遲差成為左右芯片性能 的重要因素。因此，在本實施方式8中，圖16中示出修正信號生成電路和IO 用電路部間的布線的布線修正處理的流程圖。以下，使用該圖16來 ^兌明本實施方式8的工作。首先，在焊盤 信號生成電路間布線長度計測步驟8-201中， 計測輸出來自信號生成電路8-19的二個輸出信號的布線8-20、 8 -21的布線長度。在焊盤 信號生成電路連接變更步驟8-202中，使用上述計測 的布線長度的信息來修正所述信號生成電路8 - 19和IO用電路部8 -15~8-18間的連接，以減少所述布線8-20、 8-21間的布線長度 之差。例如，在布線8-20、布線8-21的各自的連接目的地的IO用 電路部為內側配置的IO用電路部8-16和外側配置的IO用電路部8 -17的情況下，當上述布線8-20、 8-21間的布線長度之差較大時， 將上述布線8-21的連接目的地的IO用電路部從外側配置的IO用電 路部8-17變更為內側配置的IO用電路部8 一 18。然后，在步驟8-203中，計測連接變更后的信號生成電路和引線間的布線長度，變更為使該信號生成電路和引線間的布線長度之差 分變小的布線，其結果，在該布線長度之差分變小時，在焊盤.信號生成電路間布線固定步驟8-204中，固定信號生成電路 焊盤間的 布線。圖15示出通過上述那樣的方法來進行布線變更的本發(fā)明的實施 方式8的半導體裝置800。在圖15中，變更來自信號生成電路8 - 119的二個信號線的路徑， 變更為使其差分變小的向內側焊盤8-110用的IO用電路部8-116 的連接和向內側焊盤8 - 112用的IO用電路部8 - 118的連接。這樣，圖18示出在圖15示出的進行了布線變更的電路中的引線 端處的2個輸出波形的時序圖。通過減小直到引線框8 - 114的布線長度之差分，可使二個輸出 信號波形8-401、 8- 402的延遲差8-403小于圖17所示的本實施 方式8的布線變更前的狀態(tài)下的值。以上，通過本實施方式8，能夠提供可減小輸出信號的延遲差的 半導體裝置(3 - 1)。另外，在本實施方式中，用2個輸出信號進行了說明，但信號線 的數(shù)也可以為2個以上。另外，用輸出信號進行了說明，但輸入信號 也沒問題，可以適用于輸入信號。 (實施方式9)圖19示出本發(fā)明的實施方式9的半導體裝置1100 (半導體裝置 5-1)的配置結構。在圖19中，9-1為引線端，9一11為導線，9一4、 9-5為焊盤， 9-16為引線框，9-15為半導體芯片，9-8為IO電路部。在圖19中，引線端9-1與封裝管腳連接。另外，引線端9-1 利用導線9-11、 9-12與半導體芯片9-15上的焊盤9-4、 9-5連 接。另外，焊盤9-4、 9-5分別配置在I0電路部9-8上，分別與 該IO電路部連接。另外，9-20為與IO電路部9-8連接的引出部。在圖19所示的本實施方式9的半導體裝置1100的配置結構中，構成為鄰接的焊盤交互配置在芯片的內側和外側的交錯狀配置，并且，在相應的IO電路部9-8中，配置有內側焊盤9-5和外側焊盤9- 4，兩個焊盤通過導線9-11、 9-12與引線端9-l連接。如上所述，本實施方式9的半導體裝置1100 (半導體裝置5 - 1) 中，通過構成為上述那樣的配置，可縮小IO電路部的面積，并且可 增加根據(jù)金屬絲的容許電流，并且即使在進行IO速度控制時，也可 以削減芯片尺寸。(實施方式10)圖20示出本發(fā)明的實施方式10的半導體裝置1200 (5-2 )的 配置結構。在圖20中，10 —1~10 —3為引線端，10 —11~10 —14為導線，10- 4~10-7為焊盤，10-16為引線框，10-15為半導體芯片，10 一8 10-10為IO電路部，10-20為內部引出線。在圖20中，引線端10-1~10-3與封裝管腳連接。另外，引線 10 - 1 ~ 10 - 3利用導線10 - 11 ~ 10 - 14與半導體芯片10 — 15上的焊 盤10-4~10-7連接。另外，焊盤10-4~10-7分別配置在IO電 路部10-8-10-10上，分別與IO電路部連接。在圖20所示的本實施方式10的半導體裝置1200的配置結構中， 構成為鄰接的焊盤交互配置在芯片的內側和外側的交錯配置，并且， 在所需要的IO電路部10-8中，在其之上，配置有內側焊盤10 - 5 和外側焊盤10-4，兩個焊盤通過導線10-11、 10-12與引線端10 -l連接。另外，外側焊盤10-4和內側焊盤10-5配置在相同的I0 電路部10 - 8上，外側焊盤10 - 4可用于向鄰接的IO電路部(未圖 示)提供電源而不進行向內部電路的金屬層中的連接，內側焊盤10 -5可用于通過引出線10-20向內部電路提供電源用。另外，在IO 電路部10-9的內側也設有引出線10-21，另外，在IO電路部10-10的內側也設有引出線10-22。如上所述，本實施方式10的半導體裝置1200(半導體裝置5 - 2 ) 中，通過構成為如上所述的結構，可一邊減少焊盤部、IO電路部中的公共阻抗， 一邊向各焊盤部分別進行電源提供。 (實施方式11 )圖21示出本實施方式11的半導體裝置1300(半導體裝置5-3) 的配置結構。在圖21中，11-1~11-3、 11-17為引線端，11 — 11~11一14 為導線，11-4~11-7為焊盤，11-16為引線框，11-15為半導體 芯片，11 — 8~ 11 - 10為IO電路部，11-20、 11-21、 10-22為引出線。在本實施方式11的結構中，引線端11 - 1 ~ 11 -3與封裝管腳連 接。另外，引線端11-1 11-3分別利用導線11-11~11-13與半 導體芯片12-15上的焊盤11-5、 11-4、 11-6連接，引線端ll-17同樣地利用導線11 - 14與半導體芯片12 - 15上的焊盤11 - 7連接。另外，焊盤ll-4和ll-5、焊盤ll-6、焊盤ll-7分別配置 在IO電路部ll-8、 11-9、 11-10上，分別與該各IO電路部連接。 外側焊盤11-4、內側焊盤11 -5通過引出線11 -20向內部電路導入 電位。另外，內側焊盤11-6通過引出線11-21向內部電路導入電 位，外側焊盤11 -7通過IO電路部11 - 10和引出線11-22向內部 電路導入電位。圖21所示的本實施方式11的半導體裝置1300中，構成為鄰接 的焊盤交互配置在芯片的內側和外側的交錯狀配置。另外，在本實施 方式21中，在相應的IO電路部11-8上，配置有內側焊盤11-5、 外側焊盤11-4,兩個焊盤分別通過導線11 - 11、 11-12與不同的引 線端11-1、 12-2連接。另外，外側焊盤11-4和內側焊盤11-5 配置在相同的IO電路部11-8上，在該I0電路部內使用金屬層連接 成相同電位，通過引出線11-20連接到內部電路。另外，內側焊盤 11-6通過引出線11 - 21向內部電路導入電位，外側焊盤11-7通過 IO電路部11 - 10和引出線11 -22向內部電路導入電位。如上所述，本實施方式11的半導體裝置1300(半導體裝置5 - 3 ) 中，通過構成為如上所述的結構，可以以一個IO單元的寬度，通過2根導線來進行相同電位的信號線的交接，可使容許電流量增加而無 需增加IO單元數(shù)，可削減芯片尺寸。 (實施方式12)圖22示出本實施方式12的半導體裝置1400(半導體裝置5 - 4 ) 的配置結構。在圖22中，12 — 1~12-3、 12-17為引線端，12 —11~12-14 為導線，12-4~12-7為焊盤，12-16為引線框，12-15為半導體 芯片，12-8~12-10為IO電路部，12 — 20、 12-21、 12 — 22、 12 -23為向內部的引出線。圖22所示的本實施方式12中，與圖21所示的實施方式11相比， 針對配置在IO電路部12-8上的外側焊盤12-4、內側焊盤12-5 的每一個，向內部的引出線分別對應設有12-22、 12-23這2才艮， 其他方面與所述實施方式11相同。在該圖22所示的本實施方式12的半導體裝置1400的配置結構 中，構成為鄰接的焊盤交互配置在芯片的內側和外側的交錯配置，并 且，在相應的IO電路部12-8中，配置有內側焊盤12-5和外側焊 盤12-4，兩個焊盤分別通過導線12-11、 12-12與引線端12-1、 12-2連接。另外，外側焊盤12-4和內側焊盤12-5配置在相同的 10電路部12-8上，但外側焊盤12-4通過引出線12-21、內側焊 盤12-5通過引出線12-20，根據(jù)IO電路部分別以獨立的電位連接 到內部電路。如上所述，本實施方式12的半導體裝置1400(半導體裝置5 - 4 ) 中，通過構成為如上所述的結構，可以以一個IO單元的寬度來進行 不同電位的信號線的交接，可削減芯片尺寸。產業(yè)上的可利用性本發(fā)明涉及的半導體裝置在防止組裝時的導線彼此間接觸、通過 削減芯片尺寸來削減成本、和提高質量的方面是有效的，特別在配置 有2列焊盤的半導體元件結構中是有效的。另外，本發(fā)明優(yōu)選主要適 用于LQFP這樣的薄型的半導體裝置。
權利要求
1.一種半導體裝置，在經由導線與外部封裝的引線框中的多個功能端子連接的半導體元件上的多個焊盤沿著所述半導體元件的周邊配置為2列的半導體元件中，具有所述半導體元件上的、沿著該半導體元件的周邊配置為2列的所述多個焊盤的沿著該周邊的一個方向上的排列順序、和所述外部封裝的引線框中的所述多個功能端子的排列順序不同的位置。
2. 根據(jù)權利要求l所述的半導體裝置，其特征在于 在所述外部封裝側的引線框中的所述多個功能端子的排列順序、和所述半導體元件上的沿著該半導體元件的周邊配置為2列的所述多 個焊盤的沿著該周邊的一個方向上的排列順序不同的位置上，在所述 引線框中的l個功能端子上連接有2根導線，所述2根導線分別與所 述半導體元件上的2個焊盤分別連接。
3. 根據(jù)權利要求2所述的半導體裝置，其特征在于 連接有所述2根導線的所述引線框中的1個功能端子為提供電源或GND的功能端子。
4. 根據(jù)權利要求3所述的半導體裝置，其特征在于 從所述引線框上的1個功能端子分別經由所述2根導線連接的所述半導體元件上的2個焊盤都為電源或GND焊盤，配置有夾在所述半導體元件上的該2個電源或GND焊盤之間、 作為信號輸入用或輸出用來工作的IO用電路部。
5. —種半導體裝置，與半導體元件上的外部封裝連接的焊盤沿 著所述半導體元件的周邊配置為2列，該半導體裝置的特征在于分別位于沿著所述半導體元件的周邊配置為2列的焊盤的內側、連接。
6.根據(jù)權利要求5所述的半導體裝置，其特征在于 所述分別位于內側、或者外側的列且相互鄰接的焊盤彼此間利用所述焊盤形成層來連接的該焊盤都為電源或GND焊盤，個焊盤之間而配置的功能端子是其電位在工作中頻繁轉;多的、易于產 生電源或GND噪聲的功能端子。
7. —種半導體裝置，與半導體元件上的外部封裝連接的焊盤沿著半導體元件的周邊配置為2列，該半導體裝置的特征在于所述半導體元件的周邊的內側的列的焊盤可調整其IO用電路部 和其信號焊盤的配置關系位置。
8. —種半導體裝置，與半導體元件上的外部封裝連接的焊盤沿 著半導體元件的周邊配置為2列，該半導體裝置的特征在于作為2個以上的多個焊盤、且在半導體元件內或封裝外的電路工 作中利用該焊盤間的電位差等的焊盤被匯總配置為內側焊盤或外側
9. 一種半導體裝置，與半導體元件上的外部封裝連接的焊盤沿 著半導體元件的周邊配置為2列，該半導體裝置的特征在于在一個IO用電路部上設有內側和外側2個焊盤，從所述外部封 裝上的1個功能端子經由各導線分別與該內側和外側兩個焊盤連接。
10. 根據(jù)權利要求9所述的半導體裝置，其特征在于 所述一個IO用電路部所具有的內側和外側2個焊盤的各信號在該IO用電路部內不連接到同一布線圖案，而分別連接到各不同的電 路。
11. 根據(jù)權利要求9所述的半導體裝置，其特征在于 所述一個IO用電路部所具有的所述內側和外側的各焊盤，從所述外部封裝上的具有同 一功能的2個功能端子分別經由2根導線分別 與該各焊盤連接。
12. 根據(jù)權利要求10所述的半導體裝置，其特征在于 所述一個IO用電路部所具有的所述內側和外側的各焊盤，從所述外部封裝上的具有不同功能的2個功能端子分別經由2根導線分別 與該各焊盤連接。
全文摘要
本發(fā)明提供一種半導體裝置，其在將焊盤交互錯開配置來作為與LSI上的外部封裝連接的焊盤配置的交錯焊盤配置中，可消除產生組裝時的金屬絲短路、避免金屬絲短路引起的芯片尺寸增加、由于使IO單元間隔緊湊引起的電源、GND噪聲的傳播、由于焊盤位置錯開引起的信號傳達延遲差等。在該半導體裝置中，沿半導體元件的周邊配置有2列與所述半導體元件上的外部封裝的功能端子連接的多個焊盤，其中，半導體元件上的多個焊盤的排列順序和所述外部封裝中的所述功能端子的排列順序不同。
文檔編號H01L21/60GK101263587SQ20068003317
公開日2008年9月10日 申請日期2006年7月28日 優(yōu)先權日2005年8月1日
發(fā)明者山田裕, 岸田武, 廣藤政則, 曾川泰生, 田村義一 申請人:松下電器產業(yè)株式會社