專利名稱：半導(dǎo)體存儲(chǔ)器器件及其布置和制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件，更具體地涉及集成電路存儲(chǔ)器器件和集成電路存儲(chǔ)器器件的制造方法。
背景技術(shù)：
傳統(tǒng)的半導(dǎo)體存儲(chǔ)器器件包括具有存儲(chǔ)數(shù)據(jù)的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器單元陣列以及控制輸入到存儲(chǔ)器單元陣列/從存儲(chǔ)器單元陣列輸出的數(shù)據(jù)的外圍電路。靜態(tài)存儲(chǔ)器單元(例如，SRAM單元)包括多個(gè)晶體管，動(dòng)態(tài)存儲(chǔ)器單元(例如，DRAM單元)包括一個(gè)晶體管和一個(gè)電容器。外圍電路包括反相器、NAND門和NOR門，其中每個(gè)門都包括晶體管。在典型的存儲(chǔ)器單元和外圍電路中，所有的多個(gè)晶體管都布置在半導(dǎo)體襯底上方的同一層上。因而，當(dāng)存儲(chǔ)器單元陣列的容量(即，存儲(chǔ)器單元的數(shù)量)增加時(shí)，布圖面積大小也增加了，其導(dǎo)致大的芯片尺寸。
對(duì)于上述原因，已進(jìn)行研究以減少布圖面積大小，即使在存儲(chǔ)器單元陣列的容量增加時(shí)。例如，介紹了一種通過(guò)在存儲(chǔ)器單元中堆疊晶體管以減小存儲(chǔ)器單元陣列的布圖面積大小的方法(例如，參見圖5A和6A)。
然而，如果減小外圍電路的布圖面積大小以及存儲(chǔ)器單元陣列的布圖面積大小，則能夠同樣地減小半導(dǎo)體存儲(chǔ)器器件總的面積大小。除此之外，由于將形成存儲(chǔ)器單元的晶體管進(jìn)行堆疊，所以形成存儲(chǔ)器單元的晶體管應(yīng)該具有不同的結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體存儲(chǔ)器器件，其具有適合于具有堆疊晶體管的存儲(chǔ)器單元陣列的外圍電路。
本發(fā)明的另一目的是提供一種用于布置和制造半導(dǎo)體存儲(chǔ)器器件的方法，該半導(dǎo)體存儲(chǔ)器器件具有適合于具有堆疊晶體管的存儲(chǔ)器單元陣列的外圍電路。
本發(fā)明的第一實(shí)施例包括分別包括至少一個(gè)第一上拉晶體管和下拉晶體管和反相并輸出輸入信號(hào)的多個(gè)反相器；和分別包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管和如果至少兩個(gè)輸入信號(hào)的至少一個(gè)具有低電平就產(chǎn)生具有高電平的輸出信號(hào)的多個(gè)NAND門，其中至少一個(gè)第一上拉晶體管和第一下拉晶體管和至少兩個(gè)第二上拉晶體管和第二下拉晶體管堆疊和布置在至少兩層上。
本發(fā)明的半導(dǎo)體器件的第二實(shí)施例包括分別包括至少一個(gè)第一上拉晶體管和第一下拉晶體管并反相和輸出輸入信號(hào)的多個(gè)反相器；分別包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管并且如果至少兩個(gè)輸入信號(hào)的至少一個(gè)具有低電平就產(chǎn)生具有高電平的輸出信號(hào)的多個(gè)NAND門；和分別包括至少兩個(gè)第三上拉晶體管和第三下拉晶體管并且如果至少兩個(gè)輸入信號(hào)的全部具有低電平就產(chǎn)生具有高電平的輸出信號(hào)的多個(gè)NOR門，其中至少一個(gè)第一上拉晶體管和第一下拉晶體管、至少兩個(gè)第二上拉晶體管和第二下拉晶體管、和至少兩個(gè)第三上拉晶體管和第三下拉晶體管堆疊和布置在至少兩層上。
在本半導(dǎo)體存儲(chǔ)器器件的第一和第二方面中，第一至第三上拉晶體管是PMOS晶體管，第一至第三下拉晶體管是NMOS晶體管。在本半導(dǎo)體存儲(chǔ)器器件的第一和第二方面中，待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。在本半導(dǎo)體存儲(chǔ)器器件的第一和第二方面中，第一至第三上拉晶體管的一些和第一至第三下拉晶體管的一些共同布置在第一層上。僅僅第一至第三上拉晶體管或者僅僅第一至第三下拉晶體管布置在第二或更多層上。
本發(fā)明的半導(dǎo)體存儲(chǔ)器器件的第三實(shí)施例包括存儲(chǔ)器單元陣列，其包含響應(yīng)多個(gè)字線選擇信號(hào)和多個(gè)列選擇信號(hào)而進(jìn)行存取的多個(gè)存儲(chǔ)器單元；行譯碼器，用于解碼行地址以產(chǎn)生多個(gè)字線選擇信號(hào)；和列譯碼器，用于解碼列地址以產(chǎn)生多個(gè)列選擇信號(hào)；其中行(列)譯碼器包含多個(gè)反相器，多個(gè)反相器的每一個(gè)都包含至少一個(gè)上拉晶體管和下拉晶體管，該上拉和下拉晶體管堆積和布置在至少兩個(gè)層上。
行(列)譯碼器包含多個(gè)反相器，多個(gè)反相器的每一個(gè)都包含至少一個(gè)上拉晶體管和下拉晶體管，該上拉和下拉晶體管堆積和布置在至少兩個(gè)層上。
多個(gè)存儲(chǔ)器單元包含多個(gè)NMOS晶體管，該多個(gè)NMOS晶體管堆積和布置在至少兩個(gè)層上。上拉晶體管是PMOS晶體管，下拉晶體管是NMOS晶體管。待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。上拉晶體管的一些和下拉晶體管的一些共同布置在第一層上。僅僅上拉晶體管或者僅僅下拉晶體管布置在第二或更多層上。
本發(fā)明的半導(dǎo)體存儲(chǔ)器器件的第四實(shí)施例包括存儲(chǔ)器單元陣列，其包含響應(yīng)多個(gè)字線選擇信號(hào)和多個(gè)列選擇信號(hào)而進(jìn)行存取的多個(gè)存儲(chǔ)器單元；行譯碼器，用于解碼行地址以產(chǎn)生多個(gè)字線選擇信號(hào)的；和列譯碼器，用于解碼列地址以產(chǎn)生多個(gè)列選擇信號(hào)；其中行(列)譯碼器包含多個(gè)反相器和多個(gè)NAND門，該多個(gè)反相器的每一個(gè)都包含至少一個(gè)第一上拉晶體管和第一下拉晶體管，該多個(gè)NAND門的每個(gè)包含至少兩個(gè)第二上拉晶體管和第二下拉晶體管，第一和第二上拉晶體管和第一和第二下拉晶體管堆積和布置在至少兩個(gè)層上。
行(列)譯碼器包含多個(gè)反相器和多個(gè)NAND門，多個(gè)反相器的每一個(gè)都包含至少一個(gè)第一上拉晶體管和第一下拉晶體管，多個(gè)NAND門的每個(gè)包含至少兩個(gè)第二上拉晶體管和第二下拉晶體管，第一和第二上拉晶體管和第一和第二下拉晶體管堆積和布置在至少兩個(gè)層上。
多個(gè)存儲(chǔ)器單元包含多個(gè)NMOS晶體管，該多個(gè)NMOS晶體管堆積和布置在至少兩個(gè)層上。第一和第二上拉晶體管是PMOS晶體管，并且第一和第二下拉晶體管是NMOS晶體管。待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。第一和第二上拉晶體管的一些和第一和第二下拉晶體管的一些共同布置在第一層上。僅僅第一和第二上拉晶體管或者僅僅第一和第二下拉晶體管布置在第二或更多層上。
本發(fā)明的半導(dǎo)體存儲(chǔ)器器件的第五實(shí)施例包括；存儲(chǔ)器單元陣列，其包含響應(yīng)多個(gè)字線選擇信號(hào)和多個(gè)列選擇信號(hào)而進(jìn)行存取的多個(gè)存儲(chǔ)器單元；和外圍電路，其包含用于解碼行地址以產(chǎn)生多個(gè)字線選擇信號(hào)的行譯碼器、用于解碼列地址以產(chǎn)生多個(gè)列選擇信號(hào)的列譯碼器、和用于控制輸入到存儲(chǔ)器單元陣列/從存儲(chǔ)器單元陣列輸出的控制器，其中外圍電路包含多個(gè)反相器、多個(gè)NAND門、和多個(gè)NOR門，該多個(gè)反相器的每一個(gè)包含至少一個(gè)第一上拉晶體管和第一下拉晶體管，該多個(gè)NAND門的每一個(gè)都包含至少兩個(gè)第二上拉晶體管和第二下拉晶體管，該多個(gè)NOR門的每一個(gè)都包含至少三個(gè)第三上拉晶體管和第三下拉晶體管，第一至第三上拉晶體管和第一至第三下拉晶體管堆積和布置在至少兩個(gè)層上。
多個(gè)存儲(chǔ)器單元包含多個(gè)NMOS晶體管，該多個(gè)NMOS晶體管堆積和布置在至少兩個(gè)層上。第一至第三上拉晶體管是PMOS晶體管，第一至第三下拉晶體管是NMOS晶體管。待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。第一至第三上拉晶體管的一些和第一至第三下拉晶體管的一些共同布置在第一層上。僅僅第一至第三上拉晶體管或者僅僅第一至第三下拉晶體管布置在第二或更多層上。
半導(dǎo)體器件的第六實(shí)施例包括具有單元區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底，布置在單元區(qū)域的半導(dǎo)體襯底上的晶體管；布置在單元區(qū)域中以覆蓋體晶體管的層間絕緣體圖案；布置在層間絕緣體圖案上的薄膜晶體管；布置以接觸外圍電路區(qū)域的半導(dǎo)體襯底的外圍主體圖案；和布置在外圍主體圖案中的外圍晶體管，布置位于與單元區(qū)域薄膜晶體管基本上相同的虛擬水平線的外圍晶體管。外圍主體圖案是單晶半導(dǎo)體結(jié)構(gòu)。薄膜晶體管是單晶薄膜晶體管。體晶體管和薄膜晶體管是SRAM存儲(chǔ)器單元的晶體管單元。
體晶體管包括第一和第二體晶體管，薄膜晶體管包括第一和第二薄膜晶體管，布置第一和第二薄膜晶體管以分別重疊第一和第二體晶體管。半導(dǎo)體器件還包含分別布置在第一與第二體晶體管和第一與第二薄膜晶體管之間的第一和第二下薄膜晶體管，其中布置第一和第二下薄膜晶體管以分別重疊第一和第二體晶體管。
半導(dǎo)體器件還包括通過(guò)層間絕緣體電連接第一體晶體管的第一離子摻雜區(qū)、第一下薄膜晶體管的第一離子摻雜區(qū)、和第一上薄膜晶體管的第一離子摻雜區(qū)的第一結(jié)點(diǎn)插塞；和通過(guò)層間絕緣體電連接第二體晶體管的第一離子摻雜區(qū)、第二下薄膜晶體管的第一離子摻雜區(qū)、和第二上薄膜晶體管的第一離子摻雜區(qū)的第二結(jié)點(diǎn)插塞。第一和第二體晶體管分別是第一和第二n溝道驅(qū)動(dòng)晶體管，第一和第二體晶體管的第一離子摻雜區(qū)是漏極區(qū)。第一驅(qū)動(dòng)晶體管的柵電極電連接到第二結(jié)點(diǎn)插塞，第二驅(qū)動(dòng)晶體管的柵極電連接到第一結(jié)點(diǎn)插塞。
第一和第二下薄膜晶體管分別是第一和第二p溝道負(fù)載晶體管，第一和第二薄膜晶體管是第一和第二n型溝道傳輸晶體管，第一和第二下薄膜晶體管的第一離子摻雜區(qū)是漏極區(qū)，第一和第二薄膜晶體管的第一離子摻雜區(qū)是源極區(qū)。布置第一和第二負(fù)載晶體管的柵電極以重疊第一和第二驅(qū)動(dòng)晶體管的柵電極，第一負(fù)載晶體管的柵電極電連接到第二結(jié)點(diǎn)插塞，第二負(fù)載晶體管的柵電極電連接到第一結(jié)點(diǎn)插塞。第一和第二薄膜晶體管的柵電極互相電連接以形成字線。至少外圍晶體管包括布置在外圍柵電極的表面上的金屬硅化物層。至少外圍晶體管包括布置在外圍源極區(qū)和漏極區(qū)的表面上的金屬硅化物層。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器器件的布置方法的第一方面包括在至少兩層上堆積和布置組成存儲(chǔ)器單元陣列的多個(gè)存儲(chǔ)器單元的每一個(gè)的兩個(gè)傳輸晶體管、兩個(gè)第一上拉晶體管、兩個(gè)第一下拉晶體管；以及在至少兩層上堆積和布置組成外圍電路的多個(gè)反相器的每一個(gè)的至少一個(gè)第二上拉晶體管和第二下拉晶體管，和組成多個(gè)NAND門的每一個(gè)的至少兩個(gè)第三上拉晶體管和第三下拉晶體管。
第一至第三上拉晶體管是PMOS晶體管，第一至第三下拉晶體管是NMOS晶體管。待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
不管待布置在存儲(chǔ)器單元陣列的第一層上的晶體管的類型如何，待布置在外圍電路的至少兩層之中的第一層上的晶體管是可以與第二和第三上拉晶體管和第二和第三下拉晶體管的一些一起布置的一個(gè)。僅僅布置具有與分別布置在外圍電路的至少兩層的第二或更多層上的晶體管相同的類型的第二和第三上拉晶體管或者第二和第三下拉晶體管。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器器件的布置方法的第二方面包括在至少兩層上堆積和布置組成存儲(chǔ)器單元陣列的多個(gè)存儲(chǔ)器單元的每一個(gè)的兩個(gè)傳輸晶體管、兩個(gè)第一上拉晶體管、兩個(gè)第一下拉晶體管；在至少兩層上堆積和布置組成外圍電路的多個(gè)反相器的每一個(gè)的至少一個(gè)第二上拉晶體管和第二下拉晶體管、組成多個(gè)NAND門的每一個(gè)的至少兩個(gè)第三上拉晶體管和第三下拉晶體管、組成多個(gè)NOR門的每一個(gè)的至少兩個(gè)第四上拉晶體管和第四下拉晶體管。
第一至第四上拉晶體管是PMOS晶體管，第一至第四下拉晶體管是NMOS晶體管。待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
待布置在外圍電路的至少兩層之中的第一層上的晶體管是可以與第二至第四上拉晶體管和第二至第四下拉晶體管的一些一起布置的一個(gè)，而不管待布置在存儲(chǔ)器單元陣列的第一層上的晶體管的類型如何。僅僅布置具有與分別布置在外圍電路的至少兩層的第二或更多層上的晶體管相同的類型的第二至第四上拉晶體管或者第二至第四下拉晶體管。
半導(dǎo)體器件的制造方法的第一方面包括準(zhǔn)備具有單元區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底；在單元區(qū)的半導(dǎo)體襯底上形成體晶體管；在具有體晶體管的半導(dǎo)體襯底上形成暴露外圍電路區(qū)的半導(dǎo)體襯底的層間絕緣體圖案；在半導(dǎo)體襯底的暴露部分和層間絕緣體圖案上形成單元主體圖案和外圍主體圖案，其中外圍主體圖案接觸半導(dǎo)體襯底的暴露部分；和分別在單元主體圖案和外圍主體圖案中形成單元薄膜晶體管和外圍晶體管。
形成單元主體圖案和外圍主體圖案的步驟包括在具有層間絕緣體圖案的半導(dǎo)體襯底上形成半導(dǎo)體層；和平坦化所述半導(dǎo)體層以在層間絕緣體圖案和外圍電路區(qū)的半導(dǎo)體襯底上形成單元半導(dǎo)體層和外圍半導(dǎo)體層，其中外圍半導(dǎo)體層比所述半導(dǎo)體層厚。所述半導(dǎo)體層由非單晶半導(dǎo)體層形成。
第一方面的方法還包括使用在平坦化半導(dǎo)體層之前或之后使用半導(dǎo)體襯底作為籽晶層的固相外延層結(jié)晶半導(dǎo)體層。形成層間絕緣體圖案的步驟包括在具有體晶體管的半導(dǎo)體襯底上形成層間絕緣體；和圖案化層間絕緣體以形成暴露外圍電路區(qū)的半導(dǎo)體襯底和單元區(qū)的半導(dǎo)體襯底的預(yù)定區(qū)的接觸孔。
形成單元主體圖案和外圍主體圖案的步驟包括在外圍電路區(qū)的半導(dǎo)體襯底的暴露部分和層間絕緣體圖案上形成單晶半導(dǎo)體結(jié)構(gòu)；和平坦化該單晶半導(dǎo)體結(jié)構(gòu)。
通過(guò)利用使用被接觸孔暴露的半導(dǎo)體襯底和外圍電路區(qū)的暴露的半導(dǎo)體襯底作為籽晶層的選擇性外延生長(zhǎng)技術(shù)來(lái)形成單晶半導(dǎo)體結(jié)構(gòu)。形成單元薄膜晶體管和外圍晶體管的步驟包括形成分別橫跨單元主體圖案和外圍主體圖案的單元柵電極和外圍柵電極；使用柵電極作為離子摻雜掩模來(lái)離子摻雜單元主體圖案和外圍主體圖案，以在單元主體圖案中形成單元源和漏極區(qū)和在外圍主體圖案中形成外圍源和漏極區(qū)。第一方面的方法還包括在外圍柵電極和/或外圍源和漏極區(qū)的表面上有選擇地形成金屬硅化物層。
半導(dǎo)體器件的制造方法的第二方面包括準(zhǔn)備具有單元區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底；在單元區(qū)的半導(dǎo)體襯底上形成體晶體管；在具有體晶體管的半導(dǎo)體襯底上形成暴露外圍電路區(qū)的半導(dǎo)體襯底的第一層間絕緣體圖案，該第一層間絕緣體圖案具有暴露體晶體管的離子摻雜區(qū)的預(yù)定區(qū)的第一接觸孔；在第一層間絕緣體圖案上形成用于覆蓋第一接觸孔的單元下主體；在單元下主體圖案中形成單元下薄膜晶體管；形成第二層間絕緣體圖案，用于覆蓋在第一層間絕緣體圖案上的單元下薄膜晶體管，該第二層間絕緣體圖案具有暴露單元下薄膜晶體管的離子摻雜區(qū)的預(yù)定區(qū)的第二接觸孔；在第二層間絕緣體圖案和外圍電路區(qū)中的外圍主體圖案上形成用于覆蓋第二接觸孔的單元上主體圖案；和在單元上主體圖案中形成單元上薄膜晶體管和在外圍主體圖案中形成外圍晶體管。
第二方面的方法還包括形成下主體圖案和用于覆蓋外圍電路區(qū)的半導(dǎo)體襯底的單元外圍主體圖案。形成單元下主體圖案和外圍下主體圖案的步驟包括形成填充第一接觸孔和覆蓋第一層間絕緣體圖案和外圍電路區(qū)的半導(dǎo)體襯底的第一單晶半導(dǎo)體結(jié)構(gòu)；和平坦化該第一單晶半導(dǎo)體結(jié)構(gòu)。
形成單元上主體圖案和外圍主體圖案的步驟包括形成填充第二接觸孔和覆蓋第二層間絕緣體圖案和外圍電路區(qū)的半導(dǎo)體襯底的第二單晶半導(dǎo)體結(jié)構(gòu)；平坦化該第二單晶半導(dǎo)體結(jié)構(gòu)；和圖案化第二單晶半導(dǎo)體結(jié)構(gòu)以在單元區(qū)中形成單元上主體圖案和在外圍電路區(qū)中形成外圍上主體圖案，從而形成具有外圍下主體圖案和外圍上主體圖案的外圍主體圖案。通過(guò)使用外延技術(shù)形成單晶半導(dǎo)體結(jié)構(gòu)。
形成單元下主體圖案的步驟包括形成填充第一接觸孔和覆蓋第一層間絕緣體圖案和外圍電路區(qū)的半導(dǎo)體襯底的第一單晶半導(dǎo)體結(jié)構(gòu)；和圖案化第一單晶半導(dǎo)體結(jié)構(gòu)以暴露外圍電路區(qū)的半導(dǎo)體襯底。
形成單元上主體圖案和外圍主體圖案的步驟包括形成填充第二接觸孔和覆蓋第二層間絕緣體圖案和外圍電路區(qū)的半導(dǎo)體襯底的第二單晶半導(dǎo)體結(jié)構(gòu)，該該第二單晶半導(dǎo)體結(jié)構(gòu)具有平坦上表面；和圖案化第二單晶半導(dǎo)體結(jié)構(gòu)，以在單元區(qū)中形成單元上主體圖案和在外圍電路區(qū)中形成外圍主體圖案。通過(guò)使用外延技術(shù)形成單晶半導(dǎo)體結(jié)構(gòu)。
體晶體管是n溝道驅(qū)動(dòng)晶體管，單元下薄膜晶體管是p溝道負(fù)載晶體管，單元上薄膜晶體管是n溝道傳輸晶體管。形成單元上薄膜晶體管和外圍晶體管的步驟包括形成分別橫跨單元上主體圖案和外圍主體圖案的單元上柵電極和外圍上柵電極；和使用柵電極作為離子摻雜掩模離子摻雜單元上主體圖案和外圍主體圖案以在單元上主體圖案中形成單元源極區(qū)和漏極區(qū)和在外圍主體圖案中形成外圍源極區(qū)和漏極區(qū)。第二方面的方法還包括在外圍柵電極和/或外圍源極區(qū)和漏極區(qū)的表面上有選擇地形成金屬硅化物層。


圖1是說(shuō)明典型的半導(dǎo)體存儲(chǔ)器器件的方框圖；圖2是說(shuō)明圖1的半導(dǎo)體存儲(chǔ)器器件的行譯碼器或者列譯碼器的方框圖；圖3A至3D是說(shuō)明存儲(chǔ)器單元陣列的靜態(tài)存儲(chǔ)單元、和在常規(guī)的半導(dǎo)體存儲(chǔ)器器件中組成外圍電路的反相器、NAND門和NOR門的電路圖；圖4A至4D是說(shuō)明在常規(guī)半導(dǎo)體存儲(chǔ)器器件中組成靜態(tài)存儲(chǔ)單元的晶體管和組成反相器、NAND門和NOR門的晶體管的布置的視圖；圖5A至5D是在常規(guī)半導(dǎo)體存儲(chǔ)器器件中分別說(shuō)明靜態(tài)存儲(chǔ)單元的晶體管和組成外圍電路的反相器、NAND門和NOR門的晶體管的不同布置的視圖；圖6A至6D是在常規(guī)半導(dǎo)體存儲(chǔ)器器件中分別說(shuō)明靜態(tài)存儲(chǔ)單元的晶體管和組成外圍電路的反相器、NAND門和NOR門的晶體管的另一個(gè)不同布置的視圖；圖7A至7D是分別說(shuō)明根據(jù)本發(fā)明第一實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器、NAND門和NOR門的晶體管的布置的視圖；圖8A至8D是分別說(shuō)明根據(jù)本發(fā)明第二實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器、NAND門和NOR門的晶體管的布置的視圖；圖9A至9D是分別說(shuō)明根據(jù)本發(fā)明第三實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器、NAND門和NOR門的晶體管的布置的視圖；圖10A至16D是說(shuō)明根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)單元、反相器、NAND門、NOR門各自的布置的平面圖；圖17A和17B是分別沿說(shuō)明根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)單元結(jié)構(gòu)的圖16A的線I-I′和II-II的剖面圖；
圖18至20是沿說(shuō)明根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器單元的結(jié)構(gòu)的圖10B至16B、圖10C至16C和圖10D至16D的線X-X’的剖面圖；圖21A和21B是說(shuō)明根據(jù)本發(fā)明第一實(shí)施例的存儲(chǔ)器單元陣列和外圍電路的堆疊結(jié)構(gòu)的視圖；圖22A和22B是說(shuō)明根據(jù)本發(fā)明第二實(shí)施例的存儲(chǔ)器單元陣列和外圍電路的堆疊結(jié)構(gòu)的視圖；圖23A和23B是說(shuō)明根據(jù)本發(fā)明第三實(shí)施例的存儲(chǔ)器單元陣列和外圍電路的堆疊結(jié)構(gòu)的視圖；圖24A和24B是分別說(shuō)明根據(jù)本發(fā)明第四實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器的晶體管的布置的視圖；圖25是說(shuō)明圖24B的外圍電路的反相器的平面圖；和圖26A和26B至圖34A和34B是說(shuō)明存儲(chǔ)單元和反相器的制造方法的剖面圖。
具體實(shí)施例方式
現(xiàn)在，在下文將參考附圖更全面地描述本發(fā)明，附圖中示出了本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以以不同的形式體現(xiàn)，并不應(yīng)當(dāng)解釋為是對(duì)在此闡述的實(shí)施例的限制。相反地，提供這實(shí)施例以便全面并完整地公開，并將本發(fā)明的范圍充分地傳達(dá)給本領(lǐng)域的技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)的厚度。在整個(gè)說(shuō)明書中相同的數(shù)字表示相同的元件。
圖1是說(shuō)明典型半導(dǎo)體存儲(chǔ)器器件的方框圖。圖1的半導(dǎo)體存儲(chǔ)器器件包括存儲(chǔ)器單元陣列10、行譯碼器12、數(shù)據(jù)I/O門14、列譯碼器16、數(shù)據(jù)I/O電路18和控制器20。在圖1中，wl1至wlm表示字線選擇信號(hào)，y1至yn表示列選擇信號(hào)，WL1至WLm表示字線，BL1、BL1B至BLn、BLnB表示位線對(duì)。下面將描述圖1的半導(dǎo)體存儲(chǔ)器器件的部件的功能。
存儲(chǔ)單元陣列10包括分別連接在每一字線WL1至WLm和每一位線對(duì)BL1、BL1B至BLn、BLnB之間的多個(gè)靜態(tài)存儲(chǔ)單元MC11至MCmn，在寫入操作期間接收數(shù)據(jù)din并寫入選擇的存儲(chǔ)器單元中，并在讀出操作期間讀取存儲(chǔ)在所選擇的存儲(chǔ)器單元中的數(shù)據(jù)并輸出數(shù)據(jù)dout。行譯碼器12譯碼行地址RA以響應(yīng)主動(dòng)命令A(yù)CT產(chǎn)生字線選擇信號(hào)wl1至wlm。數(shù)據(jù)I/O門14響應(yīng)列選擇信號(hào)y1至yn在寫入操作期間傳輸作為數(shù)據(jù)din的數(shù)據(jù)Din和在讀出操作期間傳輸作為數(shù)據(jù)Dout的數(shù)據(jù)dout。列譯碼器16譯碼列地址CA以響應(yīng)讀和寫命令RD、WR產(chǎn)生列選擇信號(hào)y1至yn。數(shù)據(jù)I/O電路18接收數(shù)據(jù)DIN并響應(yīng)寫命令WR輸出數(shù)據(jù)Din，和接收數(shù)據(jù)Dout并響應(yīng)讀命令RD輸出數(shù)據(jù)DOUT。控制器20接收命令COM以產(chǎn)生主動(dòng)命令A(yù)CT、讀命令RD、和寫命令WR。
圖2是說(shuō)明圖1的半導(dǎo)體存儲(chǔ)器器件的行譯碼器或者列譯碼器的方框圖。圖2的譯碼器包括兩個(gè)預(yù)譯碼器30和32和主譯碼器34。兩個(gè)預(yù)譯碼器30和32和主譯碼器34分別包括二輸入NAND門NA和反相器INV。將圖2的譯碼器配置來(lái)接收4位地址A1至A4，以產(chǎn)生16個(gè)譯碼信號(hào)DRA1至DRA16。以下將說(shuō)明圖2的譯碼器的部件的功能。
每一預(yù)譯碼器30和32譯碼兩個(gè)2位地址A1、A2和A3.A4，以輸出預(yù)譯碼信號(hào)DRA1B2B至DRA12和DRA3B4B至DRA34。主譯碼器34譯碼預(yù)譯碼信號(hào)DRA1B2B至DRA12和DRA3B4B至DRA34，以產(chǎn)生譯碼信號(hào)DRA1至DRA16。該半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)單元陣列的靜態(tài)存儲(chǔ)單元包括六(6)個(gè)晶體管，列或者行譯碼器包括邏輯門，例如反相器和NAND門。反相器包括兩個(gè)晶體管，NAND門包括至少4個(gè)晶體管。圖2的列或者行譯碼器包括二輸入NAND門，因而由四個(gè)晶體管組成，但在圖2的譯碼器包括三輸入或者四輸入NAND門的情形，它由6個(gè)或者8個(gè)晶體管組成。數(shù)據(jù)I/O電路18和控制器20除反相器和NAND門之外還包括NOR門。
圖3A是說(shuō)明圖1的存儲(chǔ)單元陣列的靜態(tài)存儲(chǔ)單元的電路圖。圖3B至3D是分別說(shuō)明組成外圍電路的反相器、NAND門和NOR門的電路圖。如圖3A所示，靜態(tài)存儲(chǔ)單元包括PMOS晶體管PU1和PU2和NMOS晶體管PD1、PD2、T1和T2。PMOS晶體管PU1和PU2是上拉晶體管，NMOS晶體管是下拉晶體管，NMOS晶體管T1和T2是傳輸晶體管。下面將描述圖3A的靜態(tài)存儲(chǔ)單元的操作。
如果選擇字線WL使NMOS晶體管T1和T2導(dǎo)通，則數(shù)據(jù)在位線BL和存儲(chǔ)結(jié)點(diǎn)a之間傳輸，且數(shù)據(jù)在反相的位線BLB和存儲(chǔ)結(jié)點(diǎn)b之間傳輸。如果存儲(chǔ)結(jié)點(diǎn)b的數(shù)據(jù)具有高電平，則NMOS晶體管PD1使存儲(chǔ)結(jié)點(diǎn)a具有低電平，如果存儲(chǔ)結(jié)點(diǎn)b的數(shù)據(jù)具有低電平，則PMOS晶體管PU1使存儲(chǔ)結(jié)點(diǎn)具有高電平。同樣地，如果存儲(chǔ)結(jié)點(diǎn)a的數(shù)據(jù)具有高電平，則NMOS晶體管PD2使存儲(chǔ)結(jié)點(diǎn)b具有低電平，如果存儲(chǔ)結(jié)點(diǎn)a的數(shù)據(jù)具有低電平，則PMOS晶體管PU2使存儲(chǔ)結(jié)點(diǎn)b具有高電平。也就是說(shuō)，兩個(gè)PMOS晶體管PU1和PU2和兩個(gè)NMOS晶體管PD1和PD2充當(dāng)鎖存器并鎖存存儲(chǔ)結(jié)點(diǎn)a和b的數(shù)據(jù)。
如圖3B所示，反相器包括PMOS晶體管P1和NMOS晶體管N1。在圖3B中，PMOS晶體管P1是上拉晶體管，NMOS晶體管N1是下拉晶體管。圖3B的反相器的操作如下。如果輸入具有高電平的輸入信號(hào)IN，則使NMOS晶體管N1導(dǎo)通以使輸出信號(hào)OUT具有低電平，即，接地電壓Vcc電平。另一方面，如果輸入具有低電平的輸入信號(hào)IN，則使PMOS晶體管P1導(dǎo)通以使輸出信號(hào)OUT具有高電平，即，電源電壓Vss電平。也就是說(shuō)，圖3B的反相器由一個(gè)上拉晶體管和一個(gè)下拉晶體管組成，并反相輸入信號(hào)IN以產(chǎn)生輸出信號(hào)OUT。
如圖3C所示，NAND門包括PMOS晶體管P2和P3和NMOS晶體管N2和N3。在圖3C中，PMOS晶體管P2和P3是上拉晶體管，NMOS晶體管N2和N3是下拉晶體管。圖3C的NAND門的操作如下。如果施加具有低電平的輸入信號(hào)IN1和IN2中的至少一個(gè)，則使PMOS晶體管P2和/或PMOS晶體管P3導(dǎo)通以使輸出信號(hào)OUT具有高電平，即電源電壓Vcc電平。另一方面，如果施加具有高電平的輸入信號(hào)IN1和IN2，則使NMOS晶體管N2和N3導(dǎo)通以使輸出信號(hào)OUT具有低電平。
如圖3D所示，NOR門包括PMOS晶體管P4和P5和NMOS晶體管N4和N5。在圖3D中，PMOS晶體管P3和P4是上拉晶體管，NMOS晶體管是下拉晶體管。圖3D的NOR門的操作如下。如果施加具有高電平的輸入信號(hào)IN1和IN2中的至少一個(gè)，則使NMOS晶體管N4和/或NMOS晶體管N5導(dǎo)通以使輸出信號(hào)OUT具有低電平，即接地電壓Vss電平。另一方面，如果施加具有低電平的輸入信號(hào)IN1和IN2，則使PMOS晶體管P4和P5導(dǎo)通以使輸出信號(hào)OUT具有高電平。
圖4A是說(shuō)明組成圖3A的靜態(tài)存儲(chǔ)單元的晶體管的布置的視圖。圖4B至4D是分別說(shuō)明組成圖3B至3D所示的反相器、NAND門和NOR門的晶體管的布置的視圖。在圖4A至4D中，位線對(duì)BL和BLB、字線WL、電源電壓線VCCL、和接地電壓線VSSL看起來(lái)布置在不同的層上，但是它們并不總是排列在不同的層上。
如圖4A所示，圖3A的晶體管PD1、PD2、PU1、PU2、T1和T2布置在相同的層1F上。NMOS晶體管T1的源極連接到NMOS晶體管PD1的漏極上，NMOS晶體管PD1的源極連接到NMOS晶體管PD2的源極上，NMOS晶體管PD2的漏極連接到NMOS晶體管T2的源極。NMOS晶體管T1的漏極連接位線BL，NMOS晶體管T2的漏極連接反相的位線BLB，NMOS晶體管T1和T2的柵極連接字線，NMOS晶體管PD1和PD2的源極連接接地電壓線VSSL。PMOS晶體管PU1的漏極連接NMOS晶體管PD1的源極，PMOS晶體管PU1的源極連接電源電壓線VCCL，PMOS晶體管PU1的柵極連接NMOS晶體管PD1的柵極和NMOS晶體管PD2的漏極。PMOS晶體管PU2的漏極連接NMOS晶體管PD2的漏極，PMOS晶體管PU2的源極連接電源電壓線VCCL，PMOS晶體管PU2的柵極連接NMOS晶體管PD2的柵極。
如圖4B所示，圖3B的晶體管P1和N1布置在相同的層1F上。PMOS晶體管P1具有連接到電源電壓線VCCL的源極、連接到輸出信號(hào)線OUTL的漏極、和連接到輸入信號(hào)線INL的柵極。NMOS晶體管N1具有連接到接地電壓線VSSL的源極、連接到輸出信號(hào)線OUTL的漏極、和連接到輸入信號(hào)線INL的柵極。
如圖4C所示，圖3C的晶體管P2、P3、N2和N3布置在相同的層1F上。PMOS晶體管P3的源極連接PMOS晶體管P2的源極，PMOS晶體管P3的漏極連接輸出信號(hào)線OUTL。PMOS晶體管P3和NMOS晶體管N3的柵極連接輸入信號(hào)線IN1L，PMOS晶體管P2和NMOS晶體管N2的柵極連接輸入信號(hào)線IN2L，PMOS晶體管P2和NMOS晶體管N2的漏極相連接，NMOS晶體管N2和N3的源極相連接，NMOS晶體管N3的漏極連接接地電壓線VSSL。
如圖4D所示，圖3D的晶體管P4、P5、N4和N5布置在相同的層1F上。PMOS晶體管P4的漏極連接PMOS晶體管P5的源極，PMOS晶體管P5的漏極連接NMOS晶體管N5的漏極，PMOS晶體管P4的源極和柵極分別連接到電源電壓線VCCL和輸入信號(hào)線IN2L上，PMOS晶體管P5的柵極連接輸入信號(hào)線IN1L，PMOS晶體管P5和NMOS晶體管N5的漏極連接輸出信號(hào)線OUTL，NMOS晶體管N4的漏極、柵極和源極分別連接到輸出信號(hào)線OUTL、輸入信號(hào)線IN2L和接地電壓線VSSL。
如圖4A至4D所示，組成常規(guī)半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)單元和外圍電路的所有的晶體管都布置在相同的層1F上，因而在增加存儲(chǔ)單元的容量的情況下，也增加了布圖面積大小。
為了降低半導(dǎo)體存儲(chǔ)器器件的存儲(chǔ)單元的布圖面積大小，引入了在兩層或三層上組成存儲(chǔ)單元的布置晶體管的方法。圖5A至5D是分別說(shuō)明了在常規(guī)半導(dǎo)體存儲(chǔ)器器件中的靜態(tài)存儲(chǔ)單元的晶體管和組成外圍電路的反相器、NAND門和NOR門的晶體管的不同布置的視圖，其中組成存儲(chǔ)單元的晶體管布置在兩層上。
如圖5A所示，NMOS晶體管PD1、PD2、T1和T2布置在第一層1F上，PMOS晶體管PU1和PU2布置在第二層2F上。晶體管PD1、PD2、PU1、PU2、T1和T2之間的連接和圖4A的一致。類似圖4B至4D的布置，組成反相器、NAND門和NOR門的圖5B至5D的晶體管P1至P5和N1至N5布置在第一層1F上。因此，如圖5A所示，如果組成存儲(chǔ)單元的晶體管布置在兩層上，組成外圍電路的晶體管布置在一層上，則減少了存儲(chǔ)器單元陣列的布布圖面積大小，但不減少外圍電路的布圖面積大小。
圖6A至6D是分別說(shuō)明了在常規(guī)半導(dǎo)體存儲(chǔ)器器件中的靜態(tài)存儲(chǔ)單元的晶體管和組成外圍電路的反相器、NAND門和NOR門的晶體管的另一個(gè)不同布置的視圖，其中組成存儲(chǔ)單元的晶體管布置在三層上。
如圖6A所示，NMOS晶體管PD1和PD2布置在第一層1F上，PMOS晶體管PU1和PU2布置在第二層2F上，存取晶體管T1和T2布置在第三層3F上。晶體管PD1、PD2、PU1、PU2、T1和T2之間的連接和圖4A的一致。
類似圖4B至4D的布置，組成反相器、NAND門和NOR門的圖6B至6D的晶體管P1至P5和N1至N5布置在第一層1F上。因此，如圖6A所示，如果組成存儲(chǔ)單元的晶體管布置在三層上，以及組成外圍電路的晶體布置管在一層上，則減少了存儲(chǔ)器單元陣列的布圖面積大小，但沒(méi)有減少外圍電路的布圖面積大小。在半導(dǎo)體存儲(chǔ)器器件的常規(guī)布置中，通過(guò)在兩層或三層上布置組成靜態(tài)存儲(chǔ)單元的晶體管來(lái)減少存儲(chǔ)器單元陣列的布圖面積大小，但是因?yàn)榻M成外圍電路的晶體管布置在一層上，所以沒(méi)有減少外圍電路的布圖面積大小。
圖7A至7D是分別說(shuō)明根據(jù)本發(fā)明第一實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器、NAND門和NOR門的晶體管的布置的圖。特別地，圖7A至7D示出了在組成存儲(chǔ)單元的晶體管布置在兩層上的情況下組成外圍電路的晶體管的布置。
類似圖5A的布置，組成靜態(tài)存儲(chǔ)單元的圖7A的晶體管PD1、PD2、PU1PU2、T1和T2布置在兩層上。如圖7B所示，NMOS晶體管N1布置在第一層1F上，PMOS晶體管P1布置在第二層2F上。組成反相器的晶體管N1和P1之間的連接和圖4B的一致。如圖7C所示，NMOS晶體管N2和N3布置在第一層1F上，PMOS晶體管P2和P3布置在第二層2F上。組成NAND門的晶體管N2、N3、P2和P3之間的連接和圖4C的一致。如圖7D所示，NMOS晶體管N4和N4布置在第一層1F上，PMOS晶體管P4和P5布置在第二層2F上。組成NOR門的晶體管N4、N5、P4和P5之間的連接和圖4D的一致。如圖7A至7D所示，本發(fā)明的半導(dǎo)體存儲(chǔ)器器件通過(guò)在兩層上布置組成存儲(chǔ)單元的晶體管和在兩層上布置組成外圍電路的晶體管而減少了布圖面積大小。圖7B至7D的晶體管布置在不同于圖7A至7D所示的層上。例如，晶體管不必總是布置在第一和第二層上，而可以布置在第一和第三層或者第二和第三層上。
然而，PMOS晶體管和NMOS晶體管布置在第一層上，但為了便于制造工藝，優(yōu)選在第二層2F上布置與布置在存儲(chǔ)單元的第二層上的晶體管相同類型的晶體管。例如，如果待布置在存儲(chǔ)單元的第二層2F上的晶體管是NMOS晶體管，則優(yōu)選布置待布置在外圍電路的第二層2F上的NMOS晶體管，如果待布置在存儲(chǔ)單元的第二層2F上的晶體管是PMOS晶體管，則優(yōu)選布置待布置在外圍電路的第二層2F上的PMOS晶體管。
圖8A至8D是分別說(shuō)明根據(jù)本發(fā)明第二實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器、NAND門和NOR門的晶體管的布置的圖。特別地，圖8A至8D示出了在組成存儲(chǔ)單元的晶體管布置在三層上的情況下組成外圍電路的晶體管的布置。類似圖6A的布置，布置組成靜態(tài)存儲(chǔ)單元的圖8A的晶體管使得下拉晶體管PD1和PD2布置在第一層1F上，上拉晶體管PU1和PU2布置在第二層2F上，傳輸晶體管T1和T2布置在第三層上。如圖8B所示，布置具有圖3B的NMOS晶體管N1的溝道寬度的1/2溝道寬度的NMOS晶體管N1-1和N1-2。NMOS晶體管N1-2布置在第一層1F上，PMOS晶體管P1布置在第二層2F上，NMOS晶體管N1-1布置在第三層3F上。NMOS晶體管N1-1和N1-2的柵極、漏極和源極共同連接，NMOS晶體管N1-1和N1-2與PMOS晶體管P1之間的連接和圖4B的一致。
如圖8C所示，PMOS晶體管P2和NMOS晶體管N2布置在第一層1F上，PMOS晶體管P3布置在第二層2F上，NMOS晶體管N3布置在第三層3F上。PMOS晶體管P2和P3與NMOS晶體管N2和N3之間的連接和圖4C的一致。
如圖8D所示，布置了具有NMOS晶體管N4的溝道寬度的1/2溝道寬度的NMOS晶體管N4-1和N4-2和具有NMOS晶體管N5的溝道寬度的1/2溝道寬度的NMOS晶體管N5-1和N5-2。NMOS晶體管N4-1和N4-2布置在第一層1F上，PMOS晶體管P4和P5布置在第二層2F上，NMOS晶體管N5-1和N5-2布置在第三層3F上。NMOS晶體管N4-1和N4-2的柵極、源極和漏極共同連接，NMOS晶體管N5-1和N5-2的柵極、源極和漏極共同連接。PMOS晶體管P4和P5與NMOS晶體管N4和N5之間的連接和圖4D的一致。
如圖8A至8D所示，本發(fā)明的半導(dǎo)體存儲(chǔ)器器件通過(guò)在三層上布置組成存儲(chǔ)單元的晶體管和在三層上布置組成外圍電路的晶體管來(lái)減少布圖面積大小。
圖9A至9D是分別說(shuō)明根據(jù)本發(fā)明第三實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器、NAND門和NOR門的晶體管的布置的圖。特別地，圖9A至9D示出了在組成存儲(chǔ)單元的晶體管布置在三層上的情況下組成外圍電路的晶體管的布置。類似圖8A的布置，組成靜態(tài)存儲(chǔ)單元的圖9A的晶體管布置在三層上。
如圖9B所示，布置具有組成反相器的PMOS晶體管P1的溝道寬度的1/2溝道寬度的PMOS晶體管P1-1和P1-2。PMOS晶體管P1-1布置在第一層1F上，PMOS晶體管P1-2布置在第二層2F上，NMOS晶體管N1布置在第三層3F上。PMOS晶體管P1-1和P1-2的柵極、漏極和源極共同連接，PMOS晶體管P1-1和P1-2與NMOS晶體管N1之間的連接和圖4B的一致。
如圖9C所示，布置了分別具有組成NAND門的PMOS晶體管P2和P3的各自溝道寬度的1/2溝道寬度的PMOS晶體管P2-1和P2-2和PMOS晶體管P3-1和P3-2。PMOS晶體管P2-2和P3-2布置在第一層1F上，PMOS晶體管P2-1和P3-1布置在第二層2F上，NMOS晶體管N2和N3布置在第三層3F上。PMOS晶體管P2-1和P2-2的柵極、漏極和源極共同連接，PMOS晶體管P3-1和P3-2的柵極、漏極和源極共同連接，PMOS晶體管P2-1、P2-2P3-1和P3-2與NMOS晶體管N2和N3之間的連接和圖4C的一致。
如圖9D所示，布置了分別具有組成NOR門的PMOS晶體管P4和P5的各自的溝道寬度的1/2溝道寬度的PMOS晶體管P4-1和P4-2和PMOS晶體管P5-1和P5-2。PMOS晶體管P4-1和P5-1布置在第一層1F上，PMOS晶體管P4-2和P5-2布置在第二層2F上，NMOS晶體管N4和N5布置在第三層3F上。PMOS晶體管P4-1和P4-2的柵極、漏極和源極共同連接，PMOS晶體管P5-1和P5-2的柵極、漏極和源極共同連接，PMOS晶體管P4-1、P4-2、P5-1和P5-2與NMOS晶體管N4和N5之間的連接和圖4D的一致。
PMOS晶體管和NMOS晶體管布置在第一層上，但為了便于制造工藝，優(yōu)選在第二層2F上布置與布置在存儲(chǔ)單元的第二層上的晶體管相同類型的晶體管。例如，如果待布置在存儲(chǔ)單元的第二層2F上的晶體管是PMOS晶體管，則優(yōu)選布置待布置在外圍電路的第二層2F上的PMOS晶體管，如果待布置在存儲(chǔ)單元的第三層3F上的晶體管是NMOS晶體管，則優(yōu)選布置待布置在外圍電路的第三層3F上的NMOS晶體管。
下面將說(shuō)明根據(jù)本發(fā)明實(shí)施例的靜態(tài)存儲(chǔ)單元和組成外圍電路的反相器、NAND門、和NOR門的布置和結(jié)構(gòu)。
圖10A至16D是說(shuō)明根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)單元、反相器、NAND門、NOR門各自的布置的平面圖。圖17A和17B是分別沿說(shuō)明根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)單元的結(jié)構(gòu)的圖16A的線I-1′和II-II′的剖面圖。圖18至20是沿說(shuō)明根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器單元結(jié)構(gòu)的圖10B至16B、10C至16C、和10D至16D的線X-X′的剖面圖。
參照?qǐng)D10A、17A和17B，第一有源極區(qū)域1b′和第二有源極區(qū)域1a′彼此相對(duì)地在y軸的平行方向布置在半導(dǎo)體襯底SUB上，且第二有源極區(qū)域1a′的一端平行于x軸延伸。第三有源極區(qū)域1b″和第四有源極區(qū)域1a″彼此相對(duì)地在y軸的平行方向上布置在半導(dǎo)體襯底SUB上，且第四有源極區(qū)域1a″的一端平行于x軸延伸。柵極圖案1c′布置在x軸方向上以跨越平行于y軸布置的第一和第二有源極區(qū)域1b′和1a′，且柵極圖案1c″布置在x軸方向以跨越平行于y軸布置的第三和第四有源極區(qū)域1b″和1a″。漏極區(qū)PD1D設(shè)置在位于柵極圖案1c′的一側(cè)的第一有源極區(qū)域1b′的表面上，源極區(qū)PD1S設(shè)置在位于柵極圖案1c′的另一邊的第二有源極區(qū)域1a′的表面上。同樣地，漏極區(qū)PD2D設(shè)置在位于柵極圖案1c″的一邊的第三有源極區(qū)域1b″的表面上，源極區(qū)PD2S設(shè)置在位于柵極圖案1c″的另一邊的第四有源極區(qū)域1a″的表面上。柵極圖案1c′和1c″分別包括順次堆疊的NMOS晶體管PD1的柵電極PD1G和覆蓋絕緣層2a′和順次堆疊的NMOS晶體管PD2的柵電極PD2G和覆蓋絕緣層2a″，且柵極絕緣層2b′和2b″分別介于各自的柵極圖案1c′和1c″與半導(dǎo)體襯底SUB之間。間隔物2c可以布置在柵極圖案1c′和1c″的側(cè)壁上，層間絕緣體2e布置在具有NMOS晶體管PD1和PD2的半導(dǎo)體襯底SUB的整個(gè)表面上方。刻蝕停止層2d另外地介于層間絕緣體2e和具有NMOS晶體管PD1和PD2的半導(dǎo)體襯底SUB之間。因此，作為體晶體管的NMOS晶體管PD1和PD2形成在半導(dǎo)體襯底SUB上。
參照?qǐng)D10B和圖18，第一和第二有源極區(qū)域20a′和20b′布置在彼此相對(duì)的半導(dǎo)體襯底SUB上，柵極圖案20c′布置在y軸方向以跨越第一和第二有源極區(qū)域20a′和20b′，且柵極圖案20c′的一端在第一有源極區(qū)域20a′所在位置的x軸方向上延伸。NMOS晶體管N1的漏極區(qū)N1D設(shè)置在第一有源極區(qū)域20a′的表面上，NMOS晶體管N1的源極區(qū)N1S設(shè)置在第二有源極區(qū)域20b′的表面上。NMOS晶體管N1的柵極圖案20c′可以包括順次堆疊的NMOS晶體管N1的柵電極N1G和覆蓋絕緣層21a，且柵極絕緣層21b介于柵極圖案20c′和半導(dǎo)體襯底SUB之間。間隔物21c可以布置在柵極圖案20c′的側(cè)壁上，層間絕緣體21e布置在具有NMOS晶體管N1的半導(dǎo)體襯底SUB的整個(gè)表面上方。刻蝕停止層21d另外地介于層間絕緣體21e和具有NMOS晶體管N1的半導(dǎo)體襯底SUB之間。因此，作為組成反相器的體晶體管的NMOS晶體管N1形成在半導(dǎo)體襯底SUB上。
參照?qǐng)D10C和圖19，第一至第三有源極區(qū)域40a′、40b′和40a″布置在半導(dǎo)體襯底SUB上。柵極圖案40c′布置在第一和第二有源極區(qū)域40a′和40b′上方的y軸方向上，且柵極圖案40c′的一端布置在第一有源極區(qū)域40a′所在位置的x軸方向上。柵極圖案40c″布置在第二和第三有源極區(qū)域40b′和40a″上方的y軸方向上，且柵極圖案40c″的一端布置在第三有源極區(qū)域40a″所在位置的x軸方向上。柵極圖案40c′的一端和柵極圖案40c″的一端在對(duì)角線方向上彼此相對(duì)布置。NMOS晶體管N2的柵極圖案40c′可以包括NMOS晶體管N2的柵電極N2G和覆蓋絕緣層41a′，且柵極絕緣層41b′介于柵極圖案40c′和半導(dǎo)體襯底SUB之間。NMOS晶體管N2的漏極區(qū)N2D設(shè)置在半導(dǎo)體襯底SUB的第一有源極區(qū)域40a′的表面上，NMOS晶體管N2的源極區(qū)N2S和NMOS晶體管N3的漏極區(qū)N3D設(shè)置在第二有源極區(qū)域40b′的表面上。間隔物41c布置在柵極圖案40c′的側(cè)壁上，層間絕緣體41e布置在具有NMOS晶體管N2的半導(dǎo)體襯底SUB的整個(gè)表面上方?？涛g停止層41d另外地介于層間絕緣體41e和具有NMOS晶體管N2的半導(dǎo)體襯底SUB之間。同樣地，以與NMOS晶體管N2的柵極圖案40c′相同的形式來(lái)設(shè)置NMOS晶體管N3的柵極圖案40c″。因此，作為組成NAND門的體晶體管的NMOS晶體管N2和N3形成在半導(dǎo)體襯底SUB上。
參照?qǐng)D10D和圖20，N阱NWELL形成在半導(dǎo)體襯底SUB上，在N阱NWELL中提供第一至第三有源極區(qū)域60a′、60b′和60a″。以與圖10C的相同的形式來(lái)設(shè)置柵極圖案60c′和60c″。如圖20所示，在半導(dǎo)體襯底SUB上形成作為體晶體管的PMOS晶體管P4和P5。PMOS晶體管P4和P5具有與圖19的NMOS晶體管N2和N3相同的形式。
參照?qǐng)D11A、17A和17B，NMOS晶體管PD1的漏極區(qū)PD1D電連接到穿透層間絕緣體2e和刻蝕停止層2d的下結(jié)點(diǎn)半導(dǎo)體插塞3a′上，NMOS晶體管PD2的漏極區(qū)PD2D電連接到穿透層間絕緣體2e和刻蝕停止層2d的下結(jié)點(diǎn)半導(dǎo)體插塞3a″上。下主體圖案3b′和3b″布置在層間絕緣體2e上，以分別覆蓋下結(jié)點(diǎn)半導(dǎo)體插塞3a′和3a″。
參照?qǐng)D11B和圖18，NMOS晶體管N1的漏極區(qū)N1D電連接到穿透層間絕緣體21e和刻蝕停止層21d的結(jié)點(diǎn)半導(dǎo)體插塞22b，下主體圖案22a布置在層間絕緣體21e上以覆蓋結(jié)點(diǎn)半導(dǎo)體插塞22b。
參照?qǐng)D11C和圖19，NMOS晶體管N2的漏極區(qū)N2D電連接到穿透層間絕緣體41e和刻蝕停止層41d的結(jié)點(diǎn)半導(dǎo)體插塞42b，下主體圖案42a布置在層間絕緣體41e上以覆蓋結(jié)點(diǎn)半導(dǎo)體插塞42b。
在如圖11A和11C所示布置存儲(chǔ)單元、反相器、NAND門的情況下，圖11D的NOR門具有如圖10D的一樣的布置。
參照?qǐng)D12A、17A和17B，布置PMOS晶體管PU1的柵極圖案4b′以跨越下主體圖案3b′，布置PMOS晶體管PU2的柵極圖案4b″以跨越下主體圖案3b″。上結(jié)點(diǎn)半導(dǎo)體插塞4a′在布置下結(jié)點(diǎn)半導(dǎo)體插塞3a′的位置處布置在下主體圖案3b′的上方，上半導(dǎo)體插塞4a″在布置下結(jié)點(diǎn)半導(dǎo)體插塞3a″的位置處布置在下主體圖案3b″的上方。PMOS晶體管PU1和PU2的柵電極PU1G和PU2G分別布置在下主體圖案3b′和3b″的上方。PMOS晶體管PU1的源極區(qū)PU1S和漏極區(qū)PU1D設(shè)置在下主體圖案3b′中，PMOS晶體管PU2的源極區(qū)PU2S和漏極區(qū)PU2D設(shè)置在下主體圖案3b″中。因此，作為薄膜晶體管的PMOS晶體管PU1和PU2堆疊在NMOS晶體管PD1和PD2上。
參照?qǐng)D12B和圖18，以與柵極圖案20c′相同的形式將柵極圖案23a布置在下主體圖案22a的上方。PMOS晶體管P1的柵電極P1G布置在下主體圖案22a的上方，PMOS晶體管P1的漏極區(qū)P1D和源極區(qū)P1S設(shè)置在下主體圖案22a中。覆蓋絕緣層24a布置在柵電極P1G的上方，柵極絕緣層24b布置在柵電極P1G的下方。間隔物24c可以布置在柵極圖案23a的側(cè)壁上，層間絕緣體24e布置在具有PMOS晶體管P1的下主體圖案22a的整個(gè)表面的上方。刻蝕停止層24d可以另外地介于層間絕緣體24e和具有PMOS晶體管P1的下主體圖案22a之間。因此，PMOS晶體管P1堆疊在NMOS晶體管N1的上方。
參照?qǐng)D12C和圖19，柵極圖案43a′和43a″布置在下主體圖案42a的上方，以與柵極圖案40c′和40c″重疊。PMOS晶體管P2和P3的柵電極P2G和P3G布置在下主體圖案42a的上方，PMOS晶體管P2的漏極區(qū)P2D、PMOS晶體管P2的源極區(qū)P2S、PMOS晶體管P3的源極區(qū)P3S、和PMOS晶體管P3的漏極區(qū)PSD設(shè)置在下主體圖案42a中。覆蓋絕緣層44a′布置在柵電極P2G的上方，柵極絕緣層44b′布置在柵電極P2G的下方。同樣地，覆蓋絕緣層44a″布置在柵電極P3G的上方，柵極絕緣層44b″布置在柵電極P3G的下面。間隔物44c′和44c″布置在柵極圖案43a′和43a″的側(cè)壁上，層間絕緣體44e布置在具有PMOS晶體管P2和P3的下主體圖案42a的整個(gè)表面的上方。刻蝕停止層44d可以另外地介于層間絕緣體44e和具有PMOS晶體管P2和P3的下主體圖案42a之間。因此，PMOS晶體管P2和P3分別堆疊在NMOS晶體管N2和N3的上方。
在如圖11A和11C所示布置存儲(chǔ)單元、反相器、NAND門的情況下，圖12D的NOR門具有如圖11D的一樣的布置。
參照?qǐng)D13A、17A和17B，上主體圖案6a′和6a″布置在層間絕緣體5e上。布置上主體圖案6a′和6a″以分別覆蓋上結(jié)點(diǎn)半導(dǎo)體插塞4a′和4a″且與下主體圖案3b′和3b″重疊。布置字線圖案6b以跨越上主體圖案6a′和6a″且與柵極圖案1c′和1c″重疊。字線T1G和T2G布置在上主體圖案6a′和6a″的上方，傳輸晶體管T1的漏極區(qū)T1D和源極區(qū)T1S布置在上主體圖案6a′中，傳輸晶體管T2的漏極區(qū)T2D和源極區(qū)T2S布置在上主體圖案6a″中。覆蓋絕緣層7a布置在字線T1G和T2G的上方，柵極絕緣層7b布置在字線T1G和T2G下方，間隔物7c布置在字線圖案6b的側(cè)壁上。層間絕緣體7e布置在具有傳輸晶體管T1和T2的上主體圖案6a′和6a″的整個(gè)表面的上方?？涛g停止層7d另外可以介于層間絕緣體7e和具有傳輸晶體管T1和T2的上主體圖案6a′和6a″之間。因此，作為薄膜晶體管的傳輸晶體管T1和T2分別堆疊在上拉晶體管PU1和PU2的上方。
在如圖13A所示布置存儲(chǔ)單元的情況下，圖13B和13C的反相器和NAND門具有與圖12B和12C相同的布置。
參照?qǐng)D13D和圖20，PMOS晶體管P5的漏極區(qū)P5D電連接到穿透層間絕緣體64e和61e和刻蝕停止層41d的結(jié)點(diǎn)半導(dǎo)體插塞65b，上主體圖案65a布置來(lái)覆蓋層間絕緣體64e和結(jié)點(diǎn)半導(dǎo)體插塞65b。
參照?qǐng)D14A、17A和17B，下結(jié)點(diǎn)半導(dǎo)體插塞3a′、上結(jié)點(diǎn)半導(dǎo)體插塞4a′、下拉晶體管PD1的漏極區(qū)PD1D、上拉晶體管PU1的漏極區(qū)PU1D、傳輸晶體管T1的源極區(qū)T1S、下拉晶體管PD2的柵電極PD2G、和上拉晶體管PU2的柵電極PU2G通過(guò)結(jié)點(diǎn)插塞8a′電連接。下結(jié)點(diǎn)半導(dǎo)體插塞3a″、上結(jié)點(diǎn)半導(dǎo)體插塞4a″、下拉晶體管PD2的漏極區(qū)PD2D、上拉晶體管PU2的漏極區(qū)PU2D、傳輸晶體管T2的源極區(qū)T2S、下拉晶體管PD1的柵電極PD1G、和上拉晶體管PU1的柵電極PU1G通過(guò)結(jié)點(diǎn)插塞8a″電連接。
在如圖14A所示布置存儲(chǔ)單元的情況下，圖14B和14C的反相器和NAND門具有與圖13B和13C相同的布置。
參照?qǐng)D14D和圖20，柵極圖案66a′和66a″布置在上主體圖案65a的上方以與柵極圖案60c′和60c″重疊。如圖20所示，NMOS晶體管N4和N5的柵電極N4G和N5G布置在上主體圖案65a的上方，NMOS晶體管N5的漏極區(qū)N5D、NMOS晶體管N4和N5的源極區(qū)和漏極區(qū)N5S和N5D、和NMOS晶體管N4的源極區(qū)N4S設(shè)置在上主體圖案65a中。覆蓋絕緣層67a′布置在柵電極N5G的上方，柵極絕緣層67b布置在柵電極N5G的下面。同樣地，覆蓋絕緣層67a″布置在柵電極N4G的上方，柵極絕緣層67b″布置在柵電極N4G的下方。間隔物67c′和67c″布置在柵極圖案66a′和66a″的側(cè)壁上，層間絕緣體67e布置在具有NMOS晶體管N4和N5的上主體圖案65a的整個(gè)表面的上方?？涛g停止層67d可以另外地介于層間絕緣體67e和具有NMOS晶體管N4和N5的上主體圖案65a之間。因此，NMOS晶體管N4和N5分別堆疊在PMOS晶體管P4和P5的上方。
參照?qǐng)D15A、17A和17B，層間絕緣體9c堆疊在結(jié)點(diǎn)插塞8a′和8a″和層間絕緣體7e上。上拉晶體管PU1的源極區(qū)PU1S電連接到電源線接觸插塞9a′，上拉晶體管PU2的源極區(qū)PU2S電連接到電源線接觸插塞9a″。下拉晶體管PD1的源極區(qū)PD1S電連接到接地線接觸插塞9b′，下拉晶體管PD2的源極區(qū)PD2S電連接到接地線接觸插塞9b″。
參照?qǐng)D15B和圖18，層間絕緣體26堆疊在層間絕緣體24e上。結(jié)點(diǎn)半導(dǎo)體插塞22b、NMOS晶體管N1的漏極區(qū)N1D、PMOS晶體管P1的漏極區(qū)P1D電連接到輸出信號(hào)線接觸插塞25a，PMOS晶體管P1的源極區(qū)P1S電連接到電源線接觸插塞25b，NMOS晶體管N1的源極區(qū)N1S電連接到接地線接觸插塞25c。即使沒(méi)有示出，PMOS晶體管P1和NMOS晶體管N1的柵電極P1G和N1G也電連接到輸入信號(hào)線接觸插塞25d。
參照?qǐng)D15C和圖19，層間絕緣體46堆疊在層間絕緣體44e上。結(jié)點(diǎn)接觸插塞42b、NMOS晶體管N2的漏極區(qū)N2D、PMOS晶體管P2的漏極區(qū)P2D電連接到輸出信號(hào)線接觸插塞45a，PMOS晶體管P2和P3的源極區(qū)P2S和P3S電連接到電源線接觸插塞45b，PMOS晶體管P3的漏極區(qū)P3D電連接到輸出信號(hào)線接觸插塞45c，NMOS晶體管N3的源極區(qū)N3S電連接到接地線接觸插塞45d。PMOS晶體管P2和NMOS晶體管N2的柵電極P2G和N2G電連接到第一輸入信號(hào)線接觸插塞25e，PMOS晶體管P3和NMOS晶體管N3的柵電極P3G和N3G電連接到第二輸入信號(hào)線接觸插塞25f。
參照?qǐng)D15D和圖20，層間絕緣體69堆疊在層間絕緣體67e上。結(jié)點(diǎn)接觸插塞65b、PMOS晶體管P5的漏極區(qū)P5D、NMOS晶體管N5的漏極區(qū)N5D電連接到輸出信號(hào)線接觸插塞68a，NMOS晶體管N5的源極區(qū)N5S和NMOS晶體管N4D的漏極區(qū)N4D電連接到接地線接觸插塞68b，NMOS晶體管N4的源極區(qū)N4S電連接到輸出信號(hào)線接觸插塞68c，PMOS晶體管P4的源極區(qū)P4S電連接到電源線接觸插塞68d。PMOS晶體管P5和NMOS晶體管N5的柵電極P5G和N5G電連接到第一輸入信號(hào)線接觸插塞68c，PMOS晶體管P4和NMOS晶體管N4的柵電極P4G和N4G電連接到第二輸入信號(hào)線接觸插塞68f。
參照?qǐng)D16A、17A和17B，層間絕緣體11布置在層間絕緣體9c上。電源線接觸插塞9a′被電源電壓線10b覆蓋，接地線接觸插塞9b′被接地電壓10a覆蓋。電源線接觸插塞9a″被電源電壓線10b覆蓋，接地線接觸插塞9b″被接地電壓10a覆蓋。層間絕緣體12布置在層間絕緣體11上，傳輸晶體管T1和T2的漏極區(qū)T1D和T2D分別電連接到位線接觸插塞13a′和13a″。位線接觸插塞13a′和13a″被位線14覆蓋。
參照?qǐng)D16B和圖18，層間絕緣體28布置在層間絕緣體26上，輸出信號(hào)線接觸插塞25a被輸出信號(hào)線27a覆蓋，接地線接觸插塞25b被接地電壓線27b覆蓋，電源線接觸插塞25c被電源電壓線27c覆蓋。輸入信號(hào)線接觸插塞25d被輸入信號(hào)線27d覆蓋。
參照?qǐng)D16C和圖19，層間絕緣體48布置在層間絕緣體46上，輸出信號(hào)線接觸插塞45a被輸出信號(hào)線47a覆蓋，電源線接觸插塞45b被電源電壓線47b覆蓋，輸出信號(hào)線接觸插塞45c被輸出信號(hào)線47c覆蓋，接地線接觸插塞45d被接地電壓線47d覆蓋。第一輸入信號(hào)線接觸插塞45e被第一輸入信號(hào)線47e覆蓋，第二輸入信號(hào)線接觸插塞45f被第二輸入信號(hào)線47f覆蓋。
參照?qǐng)D16D和圖20，層間絕緣體71布置在層間絕緣體69上，輸出信號(hào)線接觸插塞68a被輸出信號(hào)線70a覆蓋，電源線接觸插塞68b被接地電壓線70b覆蓋，輸出信號(hào)線接觸插塞68c被輸出信號(hào)線70a覆蓋，電源線接觸插塞68d被電源電壓線70覆蓋。第一輸入信號(hào)線接觸插塞68e被第一輸入信號(hào)線70e覆蓋，第二輸入信號(hào)線接觸插塞68f被第二輸入信號(hào)線70f覆蓋。
結(jié)點(diǎn)接觸插塞和上、下主體圖案可以是單晶硅襯底。上、下主體圖案可以是多晶硅襯底，在這樣的情況下，沒(méi)有結(jié)點(diǎn)接觸插塞。
在這樣的情形下，即如上所述的存儲(chǔ)單元，體晶體管布置在存儲(chǔ)單元的第一層上和薄膜晶體管布置在第二和第三層上，為了便于制造處理，優(yōu)選待布置在外圍電路的第二和第三層上的薄膜晶體管具有與布置在存儲(chǔ)單元的第二和第三層上的薄膜晶體管相同的類型。
圖21A和21B是說(shuō)明根據(jù)本發(fā)明第一實(shí)施例的存儲(chǔ)器單元陣列和外圍電路的堆疊結(jié)構(gòu)的圖。在體NMOS晶體管、薄膜PMOS晶體管、薄膜NMOS晶體管分別布置在如圖21A所示的存儲(chǔ)器單元陣列的第一至第三層上的情況下，具有圖21B的類型的晶體管優(yōu)選布置在外圍電路的第一至第三層上。即優(yōu)選的是，體NMOS晶體管或者體PMOS晶體管可布置在第一層上，具有與布置在存儲(chǔ)單元的第二和第三層上的薄膜晶體管相同類型的薄膜PMOS晶體管和薄膜NMOS晶體管布置在外圍電路的第二和第三層上。
圖22A和22B是說(shuō)明根據(jù)本發(fā)明第二實(shí)施例的存儲(chǔ)器單元陣列和外圍電路的堆疊結(jié)構(gòu)的圖。在體NMOS晶體管、薄膜PMOS晶體管、薄膜NMOS晶體管分別布置在如圖22A所示的存儲(chǔ)器單元陣列的第一至第三層上的情況下，具有圖22B的類型的晶體管優(yōu)選布置在外圍電路的第一至第三層上。即優(yōu)選的是，體NMOS晶體管或者體PMOS晶體管可布置在第一層上，具有與布置在存儲(chǔ)單元的第二和第三層上的薄膜晶體管相同類型的薄膜NMOS晶體管和薄膜PMOS晶體管布置在外圍電路的第二和第三層上。
圖23A和23B是說(shuō)明根據(jù)本發(fā)明第三實(shí)施例的存儲(chǔ)器單元陣列和外圍電路的堆疊結(jié)構(gòu)的圖。在體PMOS晶體管、薄膜NMOS晶體管、薄膜NMOS晶體管分別布置在如圖23A所示的存儲(chǔ)器單元陣列的第一至第三層上的情況下，具有圖23B的類型的晶體管優(yōu)選布置在外圍電路的第一至第三層上。即優(yōu)選的是，體NMOS晶體管或者體PMOS晶體管布置在第一層上的情況下，具有與布置在存儲(chǔ)單元的第二和第三層上的薄膜晶體管相同類型的薄膜NMOS晶體管和薄膜PMOS晶體管布置在外圍電路的第二和第三層上。
當(dāng)然，待布置在外圍電路的第二和第三層上的晶體管可以具有不同于待布置在存儲(chǔ)器單元陣列的第二和第三層上的晶體管的類型。但是，這使得制造過(guò)程復(fù)雜。
可以減少外圍電路的布圖面積大小以及存儲(chǔ)單元的布圖面積大小。
在上述實(shí)施例中，描述了將組成反相器、NAND門、和NOR門的晶體管進(jìn)行堆疊。但是，也可以堆疊組成不同的邏輯電路例如AND門和OR門的晶體管。
布置本發(fā)明的外圍電路，使得僅僅堆疊組成一些功能塊例如行或者列譯碼器的晶體管，而非堆疊所有功能塊，或者僅僅堆疊在行和/或列譯碼器的輸出端子處組成驅(qū)動(dòng)器(通常由反相器組成)的晶體管。
組成外圍電路的反相器、NAND門和NOR門的上述不置方法可有用地應(yīng)用到不同的半導(dǎo)體器件上。
如果用上述的方式堆疊形成外圍電路的晶體管以及形成存儲(chǔ)器單元陣列的晶體管，則可以減少外圍電路的布圖面積大小，因而可以增加半導(dǎo)體存儲(chǔ)器器件的布圖面積大小的影響。
然而，與上述實(shí)施例不同，即使堆疊存儲(chǔ)器單元陣列的晶體管，形成外圍電路的晶體管也可以布置在單層上。在這種情況下，即使難以減少布置外圍電路的區(qū)域的布圖面積大小，也能布置高性能的晶體管。
圖24A和24B是分別說(shuō)明根據(jù)本發(fā)明第四實(shí)施例的靜態(tài)存儲(chǔ)單元的晶體管和組成半導(dǎo)體存儲(chǔ)器器件的外圍電路的反相器的晶體管的布置的視圖。用圖8A相同的方法布置靜態(tài)存儲(chǔ)單元，布置反相器使得PMOS晶體管P1和NMOS晶體管N1與圖5B中類似布置在相同的層上，但卻是布置在第三層3F而非1F上。這里，第一和第二層充當(dāng)偽層，而沒(méi)有任何晶體管形成于其上。
下面通過(guò)描述本發(fā)明的半導(dǎo)體存儲(chǔ)器和其制造方法的外圍電路的反相器的結(jié)構(gòu)來(lái)說(shuō)明外圍電路的晶體管的形成方法。
圖25是說(shuō)明圖24B的外圍電路的反相器的平面圖，圖26A和26B至圖34A和34B是說(shuō)明存儲(chǔ)單元和反相器的制造方法的剖面圖。在圖26A和26B至圖34A和34B中，標(biāo)號(hào)″C″和″P″分別表示存儲(chǔ)器單元陣列區(qū)域和外圍電路區(qū)域。圖26A至34A的截面面圖是沿圖10A至圖16A的線I-I′和圖25的線III-III′獲得的，圖26B至34B的截面圖是沿圖16A的線II-II′和圖25的線IV-IV′獲得的。
半導(dǎo)體存儲(chǔ)器襯底100包括單元區(qū)C和外圍電路區(qū)P。參照上述說(shuō)明可以容易地了解單元區(qū)C的結(jié)構(gòu)和布置，因而下面說(shuō)明外圍電路區(qū)P的結(jié)構(gòu)和布置。
參照?qǐng)D25和圖26A和26B，當(dāng)層間絕緣體2e布置在單元區(qū)C的上方時(shí)，層間絕緣體2e布置在對(duì)應(yīng)于外圍電路區(qū)P的一部分半導(dǎo)體襯底SUB的上方。當(dāng)刻蝕停止層2d布置在單元區(qū)C的上方時(shí)，刻蝕停止層2d布置在外圍電路區(qū)P的上方?？涛g停止層2d優(yōu)選具有對(duì)層間絕緣體2e的刻蝕選擇性。例如，在層間絕緣體2e由氧化硅層形成的情況下，刻蝕停止層2d可以由氮化硅層或者氮氧化硅層形成。
參照?qǐng)D25和圖27A和27B，當(dāng)下主體圖案3b′和3b″布置在單元區(qū)C的上方時(shí)，除去布置在外圍電路區(qū)P的上方的刻蝕停止層2d和層間絕緣體2e，在外圍電路區(qū)P的上方布置外圍下主體圖案3p以覆蓋半導(dǎo)體襯底SUB。在這種情況下，保留在單元區(qū)C中的刻蝕停止層2d和層間絕緣體2e被分別當(dāng)作刻蝕停止層圖案和層間絕緣體圖案。布置外圍下主體圖案3p，使得其表面位于與在單元區(qū)C上方的下主體圖案3b′和3b″的表面相同的虛構(gòu)水平線上。外圍下主體圖案3p具有單晶半導(dǎo)體結(jié)構(gòu)。例如，在半導(dǎo)體襯底SUB具有單晶硅結(jié)構(gòu)的情況下，外圍下主體圖案3p具有單晶硅結(jié)構(gòu)。
參照?qǐng)D25和圖28A和28B，當(dāng)覆蓋第一和第二負(fù)載晶體管TL1和TL2的刻蝕停止5d和層間絕緣體5e布置在單元區(qū)C的上方時(shí)，刻蝕停止5d和層間絕緣體5e布置在外圍電路區(qū)P的上方?？涛g停止層5d優(yōu)選具有對(duì)層間絕緣體5e的刻蝕選擇性。例如，在層間絕緣體5e由氧化硅層形成的情況下，刻蝕停止層5d可以由氮化硅層或者氮氧化硅層形成。
參照?qǐng)D25和圖29A和29B，上主體圖案6a′和6a″布置在單元區(qū)C的上方，除去布置在外圍電路區(qū)P的上方的刻蝕停止層5d和層間絕緣體5e，覆蓋外圍下主體圖案3p的外圍上主體圖案6p布置在外圍電路區(qū)P的上方。布置外圍上主體圖案6p，使得其表面位于與在單元區(qū)C上方的上主體圖案6b′和6b″的表面相同的虛構(gòu)水平線上。外圍上主體圖案6p具有與外圍下圖案3p相同的晶體結(jié)構(gòu)的單晶半導(dǎo)體結(jié)構(gòu)。例如，在外圍下主體圖案3p具有單晶硅結(jié)構(gòu)的情況下，外圍上主體圖案6p具有單晶半導(dǎo)體結(jié)構(gòu)，如單晶硅結(jié)構(gòu)。外圍上、下主體圖案6p、3p形成外圍主體圖案6p′。
外圍上、下主體圖案6p、3p具有單晶半導(dǎo)體結(jié)構(gòu)，如由單一處理形成的單晶硅結(jié)構(gòu)。元件隔離絕緣體7e′布置在外圍電路區(qū)P上方的外圍上主體圖案6p上。
參照?qǐng)D25和圖30A和30B，當(dāng)NMOS晶體管T1和T2的字線圖案6b布置在單元區(qū)C的上方時(shí)，布置橫過(guò)外圍電路區(qū)P的第一外圍有源極區(qū)域1p的PMOS晶體管P1的柵極圖案23a′。PMOS晶體管P1的柵極圖案23a′可以包括順序堆疊的多晶硅層圖案P1G和PMOS柵金屬硅化物層24a′。布置橫跨第二外圍有源極區(qū)域1p′的NMOS晶體管N1的柵極圖案20c″。NMOS晶體管N1的柵極圖案20c″包括順序堆疊的多晶硅層圖案N1G和NMOS柵金屬硅化物層21a′。柵金屬硅化物層21a′和24a′可由硅化鎳層、硅化鈷層、硅化鈦層或者硅化鎢層形成。單元區(qū)C上方的NMOS晶體管T1和T2也包括金屬硅化物層7d′。在位于PMOS柵極圖案23a′的兩側(cè)上的第一外圍有源極區(qū)域1p的表面上，布置PMOS晶體管P1的漏極區(qū)P1D和源極區(qū)P1S。PMOS柵極圖案23a′與源極區(qū)P1S和漏極區(qū)P1D一起形成PMOS晶體管P1。同樣地，在位于NMOS柵極圖案20c″的兩側(cè)上的第二外圍有源極區(qū)域1p′的表面上，布置NMOS晶體管NP1的漏極區(qū)N1D和源極區(qū)N1S。NMOS柵極圖案20c″與源極區(qū)N1S和漏極區(qū)N1D一起形成NMOS晶體管N1。在PMOS晶體管P1的源極區(qū)P1S和漏極區(qū)P1D的表面以及NMOS晶體管N1源極區(qū)N1S和漏極區(qū)N1D的表面上，分別布置金屬硅化物層7d′。金屬硅化物層7d′由硅化鎳層、硅化鈷層、硅化鈦層或者硅化鎢層形成。層間絕緣體7e布置在具有NMOS晶體管N1和PMOS晶體管P1的半導(dǎo)體襯底的整個(gè)表面上。另外，刻蝕停止層7d可以介于半導(dǎo)體襯底SUB和層間絕緣體7e之間。刻蝕停止層7d優(yōu)選具有對(duì)層間絕緣體7e的刻蝕選擇性。例如，在層間絕緣體7e由氧化硅層形成的情況下，刻蝕停止層7d可以由氮化硅層或者氮氧化硅層形成。
參照?qǐng)D25和圖31A和31B，層間絕緣體9c像單元區(qū)C一樣布置在外圍電路區(qū)P上方的層間絕緣體7e上。
參照?qǐng)D25和圖32A和32B，外圍電源線接觸插塞9e、外圍接地線接觸插塞9f′以及輸出信號(hào)線接觸插塞9f和9e′布置在外圍電路區(qū)P上方的層間絕緣體9c中。
布置覆蓋外圍電源線接觸插塞9e、外圍接地線接觸插塞9f′、和輸出信號(hào)線接觸插塞9f和9e′的層間絕緣體11。
參照?qǐng)D25和圖33A和33B，在外圍電路區(qū)P上方的層間絕緣體11中，布置外圍電源線10e以覆蓋外圍電源線接觸插塞9e，布置外圍接地線10f以覆蓋外圍接地線接觸插塞9f′，布置輸出信號(hào)線10g以覆蓋輸出信號(hào)線接觸插塞9f和9e′。
布置層間絕緣體12以覆蓋外圍電源線10e、外圍接地線10f、和輸出信號(hào)線10g。
在上述方法中，形成反相器的晶體管P1和N1布置在外圍電路區(qū)P的第三層上。當(dāng)然，形成NAND門和NOR門的晶體管也可以布置在外圍電路區(qū)P的第三層上。
下面參考圖16、圖25、和圖26A和26B至34A和34B說(shuō)明根據(jù)本發(fā)明的SRAM的制造方法。
參照?qǐng)D16A、圖25、和圖26A和26B，準(zhǔn)備具有單元區(qū)C和外圍電路區(qū)P的半導(dǎo)體襯底SUB。半導(dǎo)體襯底SUB是單晶硅襯底。半導(dǎo)體襯底SUB是p型硅襯底。元件隔離層1′形成在半導(dǎo)體襯底SUB的預(yù)定區(qū)上，以限定第一和第二單元有源極區(qū)域1b′和1b″上。元件隔離層1′優(yōu)選地形成在單元區(qū)C中。第一和第二有源極區(qū)域1b′和1b″平行于y軸形成。另外，形成元件隔離層1′以提供沿著x軸從第一有源極區(qū)域1b′的一端延伸的第一接地有源極區(qū)域1a′和沿著x軸從第二有源極區(qū)域1b″的一端延伸的第四有源極區(qū)域1a″。彼此相對(duì)地形成第二和第四有源極區(qū)域1a′和1a″。
柵極絕緣層2b′和2b″形成在第一至第四有源極區(qū)域1a′、1b′、1a″和1b″上。柵極導(dǎo)電層和覆蓋絕緣層順序地形成在具有柵極絕緣層2b′和2b″的半導(dǎo)體襯底SUB的整個(gè)表面上。柵導(dǎo)電層由硅層形成，覆蓋絕緣層由氧化硅層或者氮化硅層形成。圖案化柵覆蓋絕緣層和柵導(dǎo)電層，以形成橫過(guò)第一有源極區(qū)域1b′的柵極圖案1c′和橫過(guò)第三有源極區(qū)域1b″的柵極圖案1c″。結(jié)果，形成柵極圖案1c′以具有順序堆疊的柵電極PD1G和覆蓋隔離層2a′，形成柵極圖案1c″以具有順序堆疊的柵電極PD2G和覆蓋絕緣層2a″?？梢允÷孕纬筛采w絕緣層的工藝。在這種情況下，柵極圖案1c′僅僅具有柵電極，柵極圖案1c″僅僅具有柵電極。
通過(guò)使用柵極圖案1c′和1c″作為離子摻雜掩模，將雜質(zhì)離子摻雜到第一至第四有源極區(qū)域1a′、1b′、1b″和1a″中。結(jié)果，彼此隔開的源極區(qū)PD1S和漏極區(qū)PD1D形成在第一有源極區(qū)域1b′中，彼此隔開的源極區(qū)PD2S和漏極區(qū)PD2D形成在第三有源極區(qū)域1b″中。源極區(qū)PD1S和PD2S和漏極區(qū)PD1D和PD2D可以是n型離子摻雜區(qū)。源極區(qū)PD1S和漏極區(qū)PD1D形成在驅(qū)動(dòng)?xùn)艠O圖案1c′下面的溝道區(qū)域的兩側(cè)上，源極區(qū)PD2S和漏極區(qū)PD2D形成在驅(qū)動(dòng)?xùn)艠O圖案1c″下面的溝道區(qū)域的兩側(cè)上。源極區(qū)PD2S也形成在第二有源極區(qū)域1a′中，源極區(qū)PD2S也形成在第四有源極區(qū)域1a″上?？梢孕纬稍礃O區(qū)PD1S和PD2S和漏極區(qū)PD1D和PD2D以具有輕摻雜漏極(LDD)型結(jié)構(gòu)。柵極間隔物2c形成在柵極圖案1c′和1c″的側(cè)壁上。柵極間隔物2c可以由氮化硅層或者氧化硅層形成。
第一驅(qū)動(dòng)?xùn)艠O圖案1c′、源極區(qū)PD1S和漏極區(qū)PD1D形成第一體晶體管，即第一NMOS晶體管PD1，第二驅(qū)動(dòng)?xùn)艠O圖案1c″、源極區(qū)PD2S和漏極區(qū)PD2D形成第二體晶體管，即第二NMOS晶體管PD2。
刻蝕停止層2d和層間絕緣體2e順序地形成在具有第一和第二晶體管PD1和PD2的半導(dǎo)體襯底SUB的整個(gè)表面上。優(yōu)選通過(guò)使用化學(xué)機(jī)械拋光技術(shù)平坦化層間絕緣體2e。在這種情況下，柵極圖案1c′和1c″上的刻蝕停止層2d充當(dāng)化學(xué)機(jī)械拋光停止層。
參照?qǐng)D16A、圖25、和圖27A和27B，圖案化層間絕緣體2e和刻蝕停止層2d，以暴露單元區(qū)C的漏極區(qū)PD1D和PD2D的預(yù)定區(qū)并暴露外圍電路區(qū)P的半導(dǎo)體襯底。結(jié)果，順序穿透層間絕緣體層2e和刻蝕停止層2d以暴露單元區(qū)C的漏極區(qū)PD1D和PD2D的預(yù)定區(qū)的下結(jié)點(diǎn)接觸孔2f′和2f″形成在單元區(qū)C中。在這種情況下，層間絕緣體層2e和刻蝕停止層2d分別被當(dāng)作層間絕緣體層圖案和刻蝕停止層圖案。形成半導(dǎo)體層3p以覆蓋層間絕緣體2e和外圍電路區(qū)P的半導(dǎo)體襯底SUB，同時(shí)填充下結(jié)點(diǎn)接觸孔2f′和2f″。半導(dǎo)體層3p由單晶半導(dǎo)體結(jié)構(gòu)形成。通過(guò)外延技術(shù)形成單晶半導(dǎo)體結(jié)構(gòu)。更詳細(xì)地，單晶半導(dǎo)體結(jié)構(gòu)，即，形成覆蓋層間絕緣體2e和外圍電路區(qū)P上方的半導(dǎo)體襯底SUB并同時(shí)填充下結(jié)點(diǎn)接觸孔2f′和2f″的外延層。外延技術(shù)是選擇性外延生長(zhǎng)技術(shù)。通過(guò)選擇性外延生長(zhǎng)技術(shù)形成外延層，選擇性外延生長(zhǎng)技術(shù)使用被下節(jié)點(diǎn)接觸孔2f′和2f″和外圍電路區(qū)P暴露的半導(dǎo)體襯底SUB的預(yù)定區(qū)的半導(dǎo)體襯底SUB作為籽晶層。在半導(dǎo)體襯底SUB是單晶硅襯底的情況下，將外延層形成為具有單晶硅結(jié)構(gòu)。也就是說(shuō)，外延層可以由單晶半導(dǎo)體結(jié)構(gòu)形成。然后，可以通過(guò)使用平坦化技術(shù)例如化學(xué)機(jī)械拋光(CMP)技術(shù)來(lái)平坦化外延層的上表面。
同時(shí)，填充下結(jié)點(diǎn)接觸孔2f′和2f″和覆蓋層間絕緣體2e和外圍電路區(qū)P的半導(dǎo)體襯底SUB的半導(dǎo)體層可以由非單晶半導(dǎo)體層形成。例如，半導(dǎo)體層由非晶硅層或者多晶硅層形成?？梢云教够雽?dǎo)體層。在這種情況下，在平坦化半導(dǎo)體層之前或之后，可以使用外延技術(shù)，即將接觸半導(dǎo)體層的半導(dǎo)體襯底用作籽晶層的固相外延技術(shù)來(lái)結(jié)晶半導(dǎo)體層。結(jié)果，可以形成作為單晶半導(dǎo)體結(jié)構(gòu)的半導(dǎo)體層。
圖案化單晶半導(dǎo)體結(jié)構(gòu)以在單元區(qū)的上方形成下主體圖案化3b′和3b″，同時(shí)形成覆蓋外圍電路區(qū)P的半導(dǎo)體襯底SUB的外圍下主體圖案3p。優(yōu)選形成下主體圖案3b′和3b″以分別重疊第一和第三有源極區(qū)域1b′和1b″。形成下主體圖案3b′和3b″以分別覆蓋下結(jié)點(diǎn)接觸孔2f′和2f″。
優(yōu)選地，下主體圖案3b′具有重疊第二有源極區(qū)域1a′的一部分的延伸部分。同樣地，單元下主體圖案3b″優(yōu)選具有重疊第四有源極區(qū)域1a″一部分的延伸部分。
同時(shí)，形成單晶半導(dǎo)體層以填充下結(jié)點(diǎn)接觸孔2f′和2f″并覆蓋層間絕緣體2e和外圍電路區(qū)P的半導(dǎo)體襯底SUB。對(duì)單晶半導(dǎo)體進(jìn)行化學(xué)機(jī)械拋光處理，以在下結(jié)點(diǎn)接觸孔2f′和2f″中形成下結(jié)點(diǎn)接觸插塞3a′和3a″，并形成覆蓋外圍電路區(qū)P的半導(dǎo)體襯底SUB的外圍單晶半導(dǎo)體層?？梢酝ㄟ^(guò)外延技術(shù)形成單晶半導(dǎo)體層。隨后，半導(dǎo)體層即下主體層形成在具有下結(jié)點(diǎn)接觸插塞3a′和3a″的半導(dǎo)體襯底SUB的整個(gè)表面上。在下結(jié)點(diǎn)半導(dǎo)體插塞3a′和3a″是單晶硅插塞的情況下，下主體層可以由非單晶半導(dǎo)體層，即非晶硅層或者多晶硅層形成?？梢允褂帽绢I(lǐng)域的普通技術(shù)人員所熟知的固相外延(SPE)技術(shù)結(jié)晶下主體層。例如，固相外延技術(shù)可以包括在大約500℃至大約800℃的溫度下熱處理和結(jié)晶下主體圖案3b′和3b″的工藝。
同時(shí)，圖案化單晶半導(dǎo)體結(jié)構(gòu)以形成下主體圖案3b′和3b″，同時(shí)除去外圍電路區(qū)P的單晶半導(dǎo)體結(jié)構(gòu)以暴露外圍電路區(qū)P的半導(dǎo)體襯底SUB。
參照?qǐng)D16A、圖25、和圖28A和28B，柵極絕緣層形成在下主體圖案3b′和3b″的表面上。形成負(fù)載柵極圖案4b′和4b″以跨越下主體圖案3b′和3b″。優(yōu)選形成柵極圖案4b′和4b″以分別重疊柵極圖案1c′和1c″。以與驅(qū)動(dòng)?xùn)艠O圖案1c′和1c″相同的方法形成柵極圖案4b′和4b″。因而，將柵極圖案4b′形成來(lái)具有順序堆疊的柵電極PU1G和覆蓋絕緣層5a′，將柵極圖案4b″形成來(lái)具有順序堆疊的柵電極PU2G和覆蓋絕緣層5a。
使用柵極圖案4b′和4b″作為離子摻雜掩模，將雜質(zhì)離子摻雜到下主體圖案3b′和3b″中。結(jié)果，彼此隔開的源極區(qū)PU1S和漏極區(qū)PU1D形成在下主體圖案3b′中，彼此隔開的源極區(qū)PU2S和漏極區(qū)PU2D形成在下主體圖案3b″中。源極區(qū)PU1S和漏極區(qū)PU1D形成在柵極圖案4b′下面的溝道區(qū)域的兩側(cè)上，源極區(qū)PU2S和漏極區(qū)PU2D形成在柵極圖案4b″下面的溝道區(qū)域的兩側(cè)上。源極區(qū)PU1S和PU2S分別形成在下主體圖案3b′的延伸部分中和下主體圖案3b″的延伸部分中。源極區(qū)PU1S形成在下結(jié)點(diǎn)接觸插塞3a′上方的下主體圖案3b′中，漏極區(qū)PU2D形成在下結(jié)點(diǎn)半導(dǎo)體插塞3a″上方的下主體圖案3b″中。這里，漏極區(qū)PU1D可以接觸下結(jié)點(diǎn)半導(dǎo)體插塞3a′，漏極區(qū)PU2D可以接觸下結(jié)點(diǎn)半導(dǎo)體插塞3a″。
源極區(qū)PU1S和PU2S以及漏極區(qū)PU1D和PU2D可以是p型離子摻雜區(qū)。
將源極區(qū)PU1S和PU2S以及漏極區(qū)PU1D和PU2D可以形成為具有LDD型結(jié)構(gòu)。
間隔物5c可以形成在負(fù)載柵極圖案4b′和4b″的側(cè)壁上。間隔物5c可以由氮化硅層或者氧化硅層形成。
柵極圖案4b′、源極區(qū)PU1S和漏極區(qū)PU1D形成下薄膜晶體管，即PMOS晶體管PU1；柵極圖案4b″、源極區(qū)PU2S和漏極區(qū)PU2D形成下薄膜晶體管，即PMOS晶體管PU2。PMOS晶體管PU1和PU2可以是負(fù)載晶體管。層間絕緣體5e形成在具有負(fù)載晶體管PU1和PU2的半導(dǎo)體襯底的整個(gè)表面上。在形成層間絕緣體5e之前，可以另外形成刻蝕停止層5d。用與刻蝕停止層3d和層間絕緣體3e相同的方法形成刻蝕停止層5d和層間絕緣體5e。在這種情況下，層間絕緣體5e和刻蝕停止層5d分別被作為層間絕緣體圖案和刻蝕停止層圖案。
參照?qǐng)D16A、圖25、和圖29A和29B，圖案化刻蝕停止層5d和層間絕緣體5e，以暴露源極區(qū)PU1S和漏極區(qū)PU2D和暴露外圍電路區(qū)P的外圍下主體圖案3p。結(jié)果，順序地穿透層間絕緣體5e和刻蝕停止層5d以暴露源極區(qū)PU1S和漏極區(qū)PU2D的上結(jié)點(diǎn)接觸孔4f′和4f″形成在單元區(qū)C中。形成半導(dǎo)體層以在層間絕緣體5e和外圍電路區(qū)P上填充上結(jié)點(diǎn)接觸孔4f′和4f″。半導(dǎo)體層可以由單晶半導(dǎo)體結(jié)構(gòu)形成?？梢酝ㄟ^(guò)外延技術(shù)形成單晶半導(dǎo)體結(jié)構(gòu)。外延生長(zhǎng)技術(shù)可以是選擇性外延技術(shù)。更詳細(xì)地，形成單晶半導(dǎo)體結(jié)構(gòu)，即覆蓋層間絕緣體5e和周圍下主體圖案3p并填充上結(jié)點(diǎn)接觸孔4f′和4f″的外延層?？梢孕纬赏庋訉右跃哂袉尉Ч杞Y(jié)構(gòu)。通過(guò)使用被上結(jié)點(diǎn)接觸孔4f′和4f″和外圍主體圖案3p暴露的單元下主體圖案3b′和3b″的預(yù)定區(qū)域作為籽晶層的選擇性外延生長(zhǎng)方法形成外延層。
如圖27A和27B所述，在圖案化單晶半導(dǎo)體結(jié)構(gòu)以形成單元下主體圖案3b′和3b″同時(shí)除去外圍電路區(qū)域P的單晶半導(dǎo)體結(jié)構(gòu)以暴露外圍電路區(qū)域P的半導(dǎo)體襯底SUB的情況下，通過(guò)使用被上結(jié)點(diǎn)接觸孔4f′和4f″和外圍電路區(qū)域P的半導(dǎo)體襯底SUB暴露的單元下主體圖案3b′和3b″的預(yù)定區(qū)域作為籽晶層的選擇性外延生長(zhǎng)方法形成外延層。然后，通過(guò)例如化學(xué)機(jī)械拋光(CMP)技術(shù)的使用平坦化技術(shù)來(lái)平坦化外延層的上表面。
同時(shí)，填充上結(jié)點(diǎn)接觸孔4f′和4f″的半導(dǎo)體層由在層間絕緣體5e和外圍電路區(qū)域P上的非單晶半導(dǎo)體層形成。例如，半導(dǎo)體層由非晶硅層或者多晶硅層形成?？梢云教够雽?dǎo)體層。在這種情況下，在平坦化半導(dǎo)體層之前或之后，可以使用外延技術(shù)，即使用布置在半導(dǎo)體層下面并接觸半導(dǎo)體層的單晶半導(dǎo)體結(jié)構(gòu)作為籽晶層的固相外延方法來(lái)結(jié)晶半導(dǎo)體層。結(jié)果，可以形成作為單晶半導(dǎo)體結(jié)構(gòu)的半導(dǎo)體層。
圖案化單一半導(dǎo)體結(jié)構(gòu)，以在單元區(qū)域C的上方形成上主體圖案6a′和6a″和在外圍電路區(qū)域P之上形成外圍上主體圖案6p。這里，形成外圍上主體圖案6p以具有限定第一和第二外圍有源極區(qū)1p和1p′的外圍溝槽6b。結(jié)果，具有外圍溝槽6b的外圍上主體圖案6p形成在外圍電路區(qū)P的外圍下主體圖案3p上。外圍下、上主體圖案3p、6p具有基本相同的單晶結(jié)構(gòu)并可以形成外圍主體圖案6p′。
同時(shí)，在執(zhí)行圖案化早先形成的單晶半導(dǎo)體結(jié)構(gòu)以暴露外圍電路區(qū)P的半導(dǎo)體襯底SUB的工藝的情況下，可以將順序形成的單晶半導(dǎo)體結(jié)構(gòu)形成來(lái)直接接觸外圍電路區(qū)P的半導(dǎo)體襯底SUB。結(jié)果，外圍主體圖案化6p′可以由通過(guò)單一工藝形成的單晶半導(dǎo)體結(jié)構(gòu)即單晶硅結(jié)構(gòu)形成。形成上主體圖案6a′和6a″以分別覆蓋上結(jié)點(diǎn)接觸孔4f′和4f′。將形成在上結(jié)點(diǎn)接觸孔4f′和4f″中的外延層限定為上結(jié)點(diǎn)半導(dǎo)體插塞4a′和4a″。優(yōu)選形成上主體圖案6a′和6a″以分別重疊下主體圖案3b′和3b″。然而，優(yōu)選上主體圖案6a′和6a″不重疊下主體圖案3b′和3b″的延伸部分。
同時(shí)，填充上結(jié)點(diǎn)接觸孔4f′和4f″的單晶半導(dǎo)體層可以形成在層間絕緣體5e和外圍電路區(qū)P的半導(dǎo)體襯底SUB上。隨后，平坦化該單晶半導(dǎo)體層，以形成第一和第二上結(jié)點(diǎn)接觸插塞4a′和4a″以及形成保留在外圍電路區(qū)P上方的單晶半導(dǎo)體層。單晶半導(dǎo)體層可以是通過(guò)外延技術(shù)形成的單晶硅結(jié)構(gòu)。然后，半導(dǎo)體層，即上主體層形成在具有上結(jié)點(diǎn)半導(dǎo)體插塞4a′和4a″的半導(dǎo)體襯底SUB的整個(gè)表面上。在上結(jié)點(diǎn)半導(dǎo)體插塞4a′和4a″是單晶硅插塞的情況下，上主體層可以由非晶態(tài)層或者多晶硅層形成。圖案化上主體層以形成第一和第二主體圖案6a′和6a″，圖案化外圍電路區(qū)P上方的上主體層以形成限定第一和第二外圍有源極區(qū)域1p和1p′的外圍溝槽6b。通過(guò)本領(lǐng)域普通技術(shù)人員所熟知的固相外延技術(shù)來(lái)將第一和第二上主體圖案6a′和6a″結(jié)晶。元件隔離絕緣層7e′可以形成在外圍溝槽6b中。這里，當(dāng)元件隔離絕緣層7e′形成在外圍溝槽6b中時(shí)，可以形成填充單元區(qū)C上方的上主體圖案6a′和6a″之間的間隔的元件隔離絕緣層7e′。
同時(shí)，可以省略用于在外圍溝槽6b中形成元件隔離絕緣層的工藝。
參照?qǐng)D16A、圖25、和圖30A和30B，柵極絕緣層形成在單元上主體圖案6a′和6a″和外圍主體圖案6p上。形成傳輸柵極圖案6b即被絕緣以跨越上主體圖案6a′和6a″的字線，并且形成被絕緣以跨越外圍主體圖案P的第一和第二外圍有源極區(qū)域1p和1p′的外圍PMOS柵極圖案23a′和外圍NMOS柵極圖案20c″。
同時(shí)，在形成外圍柵極圖案23a′和20c″之前，可以將雜質(zhì)離子摻雜到第一和第二外圍有源極區(qū)域1p和1p′中以形成n型阱7f和p型阱7f′。在形成外圍主體圖案6p′以具有n型或者p型導(dǎo)電性的情況下，可以省略用于形成n型或者p型阱的單獨(dú)的離子摻雜處理。
使用字線6p作為離子摻雜掩模，將雜質(zhì)離子摻雜到上主體圖案6a′和6a″中。此外，使用外圍電路區(qū)P的外圍柵極圖案23a′和20c″以及元件隔離絕緣層7e作為離子摻雜掩模，將雜質(zhì)離子摻雜到第一和第二外圍有源極區(qū)域1p和1p′中。結(jié)果，彼此隔開的源極區(qū)T1S和漏極區(qū)T1D形成在上主體圖案6a′中，彼此隔開的源極區(qū)T2S和漏極區(qū)T2D形成在上主體圖案6a″中，彼此隔開的源極區(qū)P1S和漏極區(qū)P1D形成在外圍有源極區(qū)域1p中，彼此隔開的源極區(qū)N1S和漏極區(qū)N1D形成在外圍有源極區(qū)域1p′中。在源極區(qū)和漏極區(qū)T1S和T1D、T2S和T2D、P1S和P1D、N1S和N1D具有LDD型結(jié)構(gòu)的情況下，在字線6b的側(cè)壁和外圍柵極圖案23a′和20c″的側(cè)壁上形成絕緣間隔物7c。
單元區(qū)C的源極區(qū)T1S和T2S和漏極區(qū)T1D和T2D是n型離子摻雜區(qū)。外圍有源極區(qū)域1p的源極區(qū)P1S和漏極區(qū)P1D可以是p型離子摻雜區(qū)，外圍有源極區(qū)域1p′的源極區(qū)N1S和漏極區(qū)N1D可以是n型離子摻雜區(qū)。字線6b和源極區(qū)T1S和漏極區(qū)T1D組成單元上薄膜晶體管，即NMOS傳輸晶體管T1，字線6b和源極區(qū)T2S和漏極區(qū)T2D組成單元上薄膜晶體管，即NMOS傳輸晶體管T2。外圍PMOS柵極圖案23a″和源極區(qū)P1S和漏極區(qū)P1D組成外圍PMOS晶體管P1，外圍NMOS柵極圖案20c″和源極區(qū)N1S和漏極區(qū)N1D組成外圍NMOS晶體管N1。
金屬硅化物層可以選擇性地形成在柵電極的表面和/或外圍晶體管P1和N1的源極區(qū)和漏極區(qū)上。例如，硅化物處理用于降低NMOS傳輸晶體管T1、NMOS傳輸晶體管T2、外圍PMOS晶體管P1、外圍NMOS傳輸晶體管N1的柵電極和源極區(qū)和漏極區(qū)的電阻。硅化處理是有選擇地在柵電極和源極區(qū)和漏極區(qū)上形成金屬硅化物層以降低該柵電極和源極區(qū)和漏極區(qū)的電阻的處理技術(shù)。硅化處理包括硅化退火處理。作為硅化退火處理，可以是或者使用例如電燈的光源的輻射法，或者使用加熱板的傳導(dǎo)方法的快速熱處理，或者使用傳熱氣體的對(duì)流方法的退火處理。
更詳細(xì)地，在單元上主體圖案6a′和6a″和外圍主體圖案6p上形成柵極絕緣層之后，在具有柵極絕緣層的襯底上形成硅層例如多晶硅層。圖案化該多晶硅層以形成跨越單元上主體圖案6a′的多晶硅層圖案和形成跨越外圍主體圖案6p的外圍有源極區(qū)域1p和1p′的多晶硅層圖案P1G和N1G。在多晶硅層圖案T1G、T2G、P1G和N1G的側(cè)壁上形成絕緣間隔物7c。隔離間隔物7c可以包括氧化硅層或者氮化硅層。隨后，形成源極區(qū)和漏極區(qū)T1S和T1D、T2S和T2D、P1S和P1D、N1S和N1D?？梢员┞冻龆嗑Ч鑼訄D案T1G、T2G、P1G和N1G和源極區(qū)和漏極區(qū)T1S和T1D、T2S和T2D、P1S和P1D、N1S和N1D。隨后，在具有多晶硅層圖案T1G、T2G、P1G和N1G和源極區(qū)和漏極區(qū)T1S和T1D、T2S和T2D、P1S和P1D、N1S和N1D的半導(dǎo)體襯底上形成金屬層。金屬層可以由鎳層、鎢層、鈦層或者鈷層形成。然后，對(duì)金屬層進(jìn)行硅化退火處理。
另一方面，在單元上主體圖案6a′和6a″和外圍主體圖案6p上形成柵極絕緣層之后，在具有柵極絕緣層的半導(dǎo)體襯底上可以形成包括金屬硅化物層的柵導(dǎo)電層，例如順序堆疊的多晶硅層和金屬硅化物層。然后，在柵極導(dǎo)電層上形成硬掩模絕緣層。圖案化該硬掩模絕緣層和柵極導(dǎo)電層，以形成順序堆疊的多晶硅層圖案、金屬硅化物層圖案和硬掩模圖案。結(jié)果，形成順序堆疊的多晶硅層圖案、金屬硅化物層圖案和硬掩模圖案作為柵極圖案，并暴露出源極區(qū)和漏極區(qū)。在具有柵極圖案的半導(dǎo)體襯底上形成金屬層，然后將其經(jīng)硅化退火處理。結(jié)果，在源極區(qū)和漏極區(qū)中形成金屬硅化物層。
使用硅化處理，可以在字線6p、外圍PMOS柵極圖案23a′和外圍NMOS柵極圖案20c″上分別形成柵極金屬硅化物層7a、PMOS柵極金屬硅化物層24a′和NMOS柵極金屬硅化物層21a′，可以在字線6b的源極區(qū)和漏極區(qū)T1S和T1D、T2S和T2D的各自的表面上形成金屬硅化物層，可以在外圍PMOS柵極圖案24a′的源極區(qū)P1S和漏極區(qū)P1D的各自的表面上形成金屬硅化物層7d′，可以在外圍NMOS柵極圖案20c″的源極區(qū)N1S和漏極區(qū)N1D的各自的表面上形成金屬硅化物層7d′。結(jié)果，可以形成字線6p以具有順序堆疊的多晶硅層圖案T1G和T2G和柵極金屬硅化物層7a?？梢孕纬赏鈬鶳MOS柵極圖案23a′以具有順序堆疊的多晶硅層圖案P1G和PMOS柵金屬硅化物層24a′?？梢孕纬赏鈬鶱MOS柵極圖案20c″以具有順序地堆疊的多晶硅層圖案N1G和NMOS柵極金屬硅化物層24a′。因此，能夠降低外圍晶體管P1和N1的柵電極和源極區(qū)和漏極區(qū)的電阻。也就是說(shuō)，可以改善施加到外圍晶體管P1和N1的柵電極的電信號(hào)的傳輸率。此外，由于可以改善外圍晶體管P1和N1的源極區(qū)和漏極區(qū)的表面電阻，所以可以改善外圍晶體管P1和N1的操作性。結(jié)果，能夠在外圍電路區(qū)P中實(shí)現(xiàn)高性能的MOS晶體管。此外，因?yàn)榭梢愿纳茊卧獏^(qū)C的傳輸晶體管T1和T2的柵電極和源極區(qū)和漏極區(qū)的電特性，所以可以改善傳輸晶體管T1和T2的性能。
因而，因?yàn)榭梢詧?zhí)行用于改善外圍電路區(qū)P的晶體管的性能的硅化處理，所以可以改善SRAM的性能。此外，在使用薄膜晶體管的半導(dǎo)體集成電路中，因?yàn)槿缟纤?，在形成外圍主體圖案之后形成外圍電路區(qū)的MOS晶體管，所以可以獲得具有改善的電特性的高性能MOS晶體管。SRAM的性能取決于形成在外圍電路區(qū)中的外圍電路，因而SRAM的性能由作為外圍電路的必需零件的晶體管的性能確定。在本發(fā)明的實(shí)施例中，因?yàn)橥ㄟ^(guò)使用外圍電路區(qū)的半導(dǎo)體襯底作為籽晶層形成外圍主體圖案6p，所以外圍主體圖案6p在結(jié)晶性上更接近于半導(dǎo)體襯底。也就是說(shuō)，因?yàn)橥庋訉佑赏鈬娐穮^(qū)的半導(dǎo)體襯底的整個(gè)表面組成，所以外圍主體圖案的單晶結(jié)構(gòu)更接近于半導(dǎo)體襯底的單晶結(jié)構(gòu)。形成在外圍電路區(qū)P的外圍晶體管具有與基本上形成在半導(dǎo)體襯底上的體晶體管相似的特性。而且，形成在外圍電路區(qū)P中的外圍晶體管不被形成單元區(qū)C的薄膜晶體管的處理期間所產(chǎn)生的熱的影響。也就是說(shuō)，可以在典型的高溫下執(zhí)行制造單元區(qū)C的薄膜晶體管的外延工藝和間隔物處理。暴露于在高溫下執(zhí)行的處理的晶體管的特性會(huì)劣化，但外圍電路區(qū)P的晶體管不受高溫處理的影響。而且，因?yàn)榻饘俟杌飳臃謩e形成在外圍電路區(qū)P的晶體管的柵電極和源極區(qū)和漏極區(qū)上，所以可以進(jìn)一步改善外圍電路區(qū)P的晶體管的性能。因而，可以進(jìn)一步改善半導(dǎo)體器件的可靠性。
在具有NMOS晶體管T1和T2、PMOS晶體管P1、和NMOS晶體管N1的半導(dǎo)體襯底的整個(gè)表面上形成層間絕緣體7e。在形成層間絕緣層7e之前可以另外地形成刻蝕停止層7d。
參照?qǐng)D16A、圖25、和圖31A和31B，刻蝕層間絕緣體2e、5e和7e和刻蝕停止層2d、5d和7d，以形成暴露NMOS晶體管T1的源極區(qū)T1S、上結(jié)點(diǎn)半導(dǎo)體插塞4a′、晶體管PU1的漏極區(qū)PU1D、下結(jié)點(diǎn)半導(dǎo)體插塞3a′、柵電極PU2G、和柵電極PD2G的結(jié)點(diǎn)接觸孔7f和形成暴露NMOS晶體管T2的源極區(qū)T2S、上結(jié)點(diǎn)半導(dǎo)體插塞4a″、晶體管PU2的漏極區(qū)PU2D、下結(jié)點(diǎn)半導(dǎo)體插塞3a″、柵電極PU1G、和柵電極PD1G的結(jié)點(diǎn)接觸孔7f。
同時(shí)，在下結(jié)點(diǎn)半導(dǎo)體插塞3a′和3a″具有與漏極區(qū)PD1D和PD2D不同的導(dǎo)電類型或者是本征半導(dǎo)體的情況下，可以分別形成結(jié)點(diǎn)接觸孔7f′和7f″以暴露MOS晶體管PD1和PD2的漏極區(qū)PD1D和PD2D。
在具有結(jié)點(diǎn)接觸孔7f′和7f″的半導(dǎo)體襯底上形成導(dǎo)電層。平坦化該導(dǎo)電層以暴露層間絕緣體7e。結(jié)果，形成結(jié)點(diǎn)接觸插塞8a′和8a″。結(jié)點(diǎn)接觸插塞8a′和8a″優(yōu)選由顯示出對(duì)p和n型半導(dǎo)體的歐姆接觸特性的導(dǎo)電層形成。例如，導(dǎo)電層可以由例如鎢層的金屬層形成。而且，通過(guò)順序地堆疊例如鈦氮化物層的阻擋金屬層和例如鎢層的金屬層形成導(dǎo)電層。在這種情況下，形成每一個(gè)結(jié)點(diǎn)接觸插塞8a′和8a″以具有鎢插塞和圍繞鎢插塞的阻擋金屬層圖案。
在具有結(jié)點(diǎn)接觸插塞8a′和8a″的半導(dǎo)體襯底上形成層間絕緣體9c。
參照?qǐng)D16A、圖25、和圖32A和32B，形成穿透層間絕緣體2e、5e、7e和9c和刻蝕停止層2d、5d和7d，以分別接觸第二有源極區(qū)域1a′中的源極區(qū)PD1S和第四有源極區(qū)域1a″的源極區(qū)PD2S的接地線接觸插塞9b′和9b″。在形成接地線接觸插塞9b′和9b″的同時(shí)，形成分別接觸下主體圖案3b′的延伸部分(負(fù)載晶體管的源極區(qū)PU1S)和下主體圖案3b的延伸部分(負(fù)載晶體管的源極區(qū)PU2S)的電源線接觸插塞9a′和9a″。而且，在形成接地線接觸插塞9b′和9b″的同時(shí)，形成分別接觸PMOS晶體管P1的源極區(qū)P1S和漏極區(qū)P1D的輸出信號(hào)線接觸插塞9e和外圍電源線接觸插塞9f，以及形成分別接觸NMOS晶體管N1的源極區(qū)N1S和漏極區(qū)N1D的輸出信號(hào)線接觸插塞9e′和外圍電源線接觸插塞9f。接觸插塞9a′、9a″、9b′、9b″、9f、9e、9f′和9e′優(yōu)選由顯示出對(duì)p和n型半導(dǎo)體的歐姆接觸特性的導(dǎo)電層形成。例如，以與形成參照?qǐng)D31A和31B所述的結(jié)點(diǎn)接觸插塞8a′和8a″同樣的方法形成接觸插塞9a′、9a″、9b′、9b″、9f、9e、9f′和9e′。
在具有接觸插塞9a′、9a″、9b′、9b″、9f、9e、9f′和9e′半導(dǎo)體襯底上形成層間絕緣體11。
參照?qǐng)D16A、圖25、和圖33A和33B，在層間絕緣體11中形成單元接地線10a和單元電源線10b。在形成單元接地線10a和單元電源線10b的同時(shí)，在外圍電路區(qū)P的層間絕緣體11中可以形成外圍電源線10e、外圍接地線10f和輸出信號(hào)線10g。
在本發(fā)明的實(shí)施例中，在作為外圍電路的示例的圖中描述了反相器，但外圍電路并不局限于此。也就是說(shuō)，外圍電路區(qū)P的MOS晶體管可以用作不同的外圍電路的部件。也就是說(shuō)，外圍電源線10e、外圍接地線10f和輸出信號(hào)線10g將執(zhí)行作為外圍電路的例子的反相器，外圍電路區(qū)P的PMOS晶體管和NMOS晶體管可以組成不同的外圍電路。
形成單元接地線10a和單元電源線10b以基本上平行于字線6b。形成單元接地線10以覆蓋接地線接觸插塞9b′和9b″，形成單元電源線10b以覆蓋電源線接觸插塞9a′和9a″。形成輸出信號(hào)線10g以覆蓋輸出信號(hào)線接觸插塞9e′和9f。形成外圍接地線10f以覆蓋外圍接地線接觸插塞9f′。在形成輸出信號(hào)線10g的同時(shí)，可以形成電連接到外圍PMOS柵電極23a′和外圍NMOS柵電極20c″的輸入信號(hào)線10h。輸入信號(hào)線10h通過(guò)輸入信號(hào)線接觸插塞電連接到外圍PMOS柵電極23a′和外圍NMOS柵電極20c″。在具有接地線10a和10f、電源線10b和10e、輸出信號(hào)線10g、輸入信號(hào)線10h的半導(dǎo)體襯底上形成層間絕緣體12。
參照?qǐng)D16A、圖25、和圖34A和34B，刻蝕層間絕緣體7e、9c、11和12和刻蝕停止層7d，以形成分別接觸NMOS晶體管T1的漏極區(qū)T1D和NMOS晶體管T2的漏極區(qū)T2D的第一和第二接觸插塞13a′和13a″。在層間絕緣體12上形成第一和第二平行位線14。形成第一和第二位線14以跨越單元接地線10a和單元電源線10b。形成第一位線14以覆蓋位線接觸插塞13a′，形成第二位線14以覆蓋位線接觸插塞13a″。
已經(jīng)描述了集中在靜電半導(dǎo)體存儲(chǔ)器器件的上述實(shí)施例，但本發(fā)明的外圍電路可以用在動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器器件中以減少布圖面積大小。
如在此之前所述，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器器件和其布置方法可以減少整個(gè)布圖面積大小，因?yàn)槟軌蚨询B組成外圍電路以及存儲(chǔ)器單元陣列的晶體管。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器器件和其制造方法可以提供具有高度集成的存儲(chǔ)器單元和高性能的外圍晶體管的半導(dǎo)體集成電路，因?yàn)榫哂斜∧ぞw管的存儲(chǔ)單元設(shè)置在存儲(chǔ)器單元陣列中，外圍晶體管設(shè)置在由外圍電路區(qū)的半導(dǎo)體襯底生長(zhǎng)的單晶半導(dǎo)體結(jié)構(gòu)的外圍主體圖案中。也就是說(shuō)，可以通過(guò)堆疊組成存儲(chǔ)器單元陣列的晶體管和在第三層上布置組成外圍電路的晶體管來(lái)執(zhí)行穩(wěn)定的操作。
本申請(qǐng)要求于2004年8月4日申請(qǐng)的韓國(guó)專利申請(qǐng)No.2004-61527和2005年5月9日申請(qǐng)的韓國(guó)專利申請(qǐng)No.2005-38621的權(quán)益，其整個(gè)內(nèi)容以引用的形式結(jié)合至本文中。
權(quán)利要求
1.一種集成電路存儲(chǔ)器器件，包括半導(dǎo)體襯底；和在所述半導(dǎo)體襯底上，具有NMOS下拉晶體管對(duì)和PMOS上拉晶體管對(duì)的垂直堆疊布置的NAND門。
2.根據(jù)權(quán)利要求1的存儲(chǔ)器器件，其中所述垂直堆疊布置包括在所述半導(dǎo)體襯底中的體半導(dǎo)體區(qū)域和在所述體半導(dǎo)體區(qū)域上的半導(dǎo)體層；以及，其中所述NMOS下拉晶體管對(duì)和PMOS上拉晶體管對(duì)中的一個(gè)在所述體半導(dǎo)體區(qū)域中，而所述NMOS下拉晶體管對(duì)和PMOS上拉晶體管對(duì)中的另一個(gè)在所述半導(dǎo)體層中。
3.一種集成電路存儲(chǔ)器器件，包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底上，包括NMOS存取晶體管對(duì)、NMOS下拉晶體管對(duì)和PMOS上拉晶體管對(duì)的垂直堆疊布置的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元；和在所述半導(dǎo)體襯底上，包括在三級(jí)上的MOS晶體管的垂直堆疊布置的邏輯門。
4.根據(jù)權(quán)利要求3的存儲(chǔ)器器件，其中所述的SRAM單元布置在所述半導(dǎo)體襯底的存儲(chǔ)器單元部分中；以及，其中所述的邏輯門布置在所述半導(dǎo)體襯底的外圍電路部分中。
5.根據(jù)權(quán)利要求4的存儲(chǔ)器器件，其中所述的邏輯門選自由反相器、NAND門和NOR門組成的組。
6.根據(jù)權(quán)利要求3的存儲(chǔ)器器件，其中所述的邏輯門選自由反相器、NAND門和NOR門組成的組。
7.根據(jù)權(quán)利要求3的存儲(chǔ)器器件，其中所述邏輯門是包括兩個(gè)并聯(lián)的NMOS晶體管和一個(gè)PMOS晶體管的反相器。
8.根據(jù)權(quán)利要求7的存儲(chǔ)器器件，其中所述反相器中的兩個(gè)NMOS晶體管相互垂直地堆疊在三層中的兩個(gè)上。
9.根據(jù)權(quán)利要求8的存儲(chǔ)器器件，其中所述兩個(gè)NMOS晶體管中的一個(gè)是體NMOS晶體管。
10.根據(jù)權(quán)利要求9的存儲(chǔ)器器件，其中所述反相器中的PMOS晶體管布置在兩個(gè)NMOS晶體管之間。
11.根據(jù)權(quán)利要求3的存儲(chǔ)器器件，其中所述邏輯門是包括兩個(gè)并聯(lián)的NMOS晶體管和一個(gè)NMOS晶體管的反相器。
12.根據(jù)權(quán)利要求11的存儲(chǔ)器器件，其中所述反相器中的兩個(gè)PMOS晶體管相互垂直地堆疊在三層中的兩個(gè)上。
13.根據(jù)權(quán)利要求11的存儲(chǔ)器器件，其中所述兩個(gè)PMOS晶體管中的一個(gè)是體PMOS晶體管。
14.根據(jù)權(quán)利要求13的存儲(chǔ)器器件，其中所述反相器中的NMOS晶體管布置在兩個(gè)PMOS晶體管之間。
15.根據(jù)權(quán)利要求14的存儲(chǔ)器器件，其中所述反相器中的NMOS晶體管是薄膜晶體管。
16.一種半導(dǎo)體器件，包括分別包括至少一個(gè)第一上拉晶體管和第一下拉晶體管并轉(zhuǎn)換和輸出輸入信號(hào)的多個(gè)反相器；和分別包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管以及如果至少兩個(gè)輸入信號(hào)的至少一個(gè)具有低電平就產(chǎn)生具有高電平的輸出信號(hào)的多個(gè)NAND門，其中所述至少一個(gè)第一上拉晶體管和第一下拉晶體管和所述至少兩個(gè)第二上拉晶體管和第二下拉晶體管堆疊和布置在至少兩個(gè)層上。
17.根據(jù)權(quán)利要求16的器件，其中所述第一和第二上拉晶體管是PMOS晶體管，所述第一和第二下拉晶體管是NMOS晶體管。
18.根據(jù)權(quán)利要求17的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
19.根據(jù)權(quán)利要求18的器件，其中所述第一和第二上拉晶體管的一些和所述第一和第二下拉晶體管的一些共同布置在第一層上。
20.根據(jù)權(quán)利要求19的器件，其中僅僅所述第一和第二上拉晶體管或者僅僅所述第一和第二下拉晶體管布置在第二或更多層上。
21.一種半導(dǎo)體器件，包括分別包括至少一個(gè)第一上拉晶體管和第一下拉晶體管且轉(zhuǎn)換和輸出輸入信號(hào)的多個(gè)反相器；分別包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管以及如果至少兩個(gè)輸入信號(hào)的至少一個(gè)具有低電平就產(chǎn)生具有高電平輸出信號(hào)的多個(gè)NAND門；和分別包括至少兩個(gè)第三上拉晶體管和第三下拉晶體管以及如果所有的至少兩個(gè)輸入信號(hào)都具有低電平就產(chǎn)生具有高電平的輸出信號(hào)的多個(gè)NOR門，其中所述至少一個(gè)第一上拉晶體管和第一下拉晶體管、所述至少兩個(gè)第二上拉晶體管和第二下拉晶體管、所述至少兩個(gè)第三上拉晶體管和第三下拉晶體管堆疊和布置在至少兩層上。
22.根據(jù)權(quán)利要求21的器件，其中所述第一至第三上拉晶體管是PMOS晶體管，所述第一至第三下拉晶體管是NMOS晶體管。
23.根據(jù)權(quán)利要求22的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
24.根據(jù)權(quán)利要求23的器件，其中所述第一至第三上拉晶體管的一些和所述第一至第三下拉晶體管的一些共同布置在第一層上。
25.根據(jù)權(quán)利要求24的器件，其中僅僅所述第一至第三上拉晶體管或者僅僅所述第一至第三下拉晶體管布置在第二或更多層上。
26.一種半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)單元陣列，包括響應(yīng)多個(gè)字線選擇信號(hào)和多個(gè)列選擇信號(hào)而存取的多個(gè)存儲(chǔ)器單元；行譯碼器，用于譯碼行地址以產(chǎn)生多個(gè)字線選擇信號(hào)；和列譯碼器，用于譯碼列地址以產(chǎn)生多個(gè)列選擇信號(hào)；其中所述行(列)譯碼器包括多個(gè)反相器，所述多個(gè)反相器中的每一個(gè)都包括至少一個(gè)上拉晶體管和下拉晶體管，所述上拉和下拉晶體管堆疊和布置在至少兩層上。
27.根據(jù)權(quán)利要求26的器件，其中所述多個(gè)存儲(chǔ)器單元包括多個(gè)NMOS晶體管，且所述多個(gè)NMOS晶體管堆疊和布置在至少兩層上。
28.根據(jù)權(quán)利要求27的器件，其中所述上拉晶體管是PMOS晶體管，所述下拉晶體管是NMOS晶體管。
29.根據(jù)權(quán)利要求28的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
30.根據(jù)權(quán)利要求29的器件，其中所述上拉晶體管的一些和所述下拉晶體管的一些共同布置在第一層上。
31.根據(jù)權(quán)利要求30的器件，其中僅僅所述上拉晶體管或者僅僅所述下拉晶體管布置在第二或更多層上。
32.根據(jù)權(quán)利要求31的器件，其中通過(guò)劃分各個(gè)上拉晶體管的溝道寬度來(lái)配置至少兩個(gè)上拉晶體管，且所述至少兩個(gè)上拉晶體管布置在不同層上。
33.根據(jù)權(quán)利要求32的器件，其中通過(guò)劃分各個(gè)下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)下拉晶體管，且所述至少兩個(gè)下拉晶體管布置在不同層上。
34.根據(jù)權(quán)利要求26的器件，其中所述列(行)譯碼器包括多個(gè)反相器，所述多個(gè)反相器中的每一個(gè)都包括至少一個(gè)上拉晶體管和下拉晶體管，所述上拉和下拉晶體管堆疊和布置在至少兩個(gè)層上。
35.根據(jù)權(quán)利要求34的器件，其中所述多個(gè)存儲(chǔ)器單元包括多個(gè)NMOS晶體管，且所述多個(gè)NMOS晶體管堆疊和布置在至少兩層上。
36.根據(jù)權(quán)利要求35的器件，其中所述上拉晶體管是PMOS晶體管，所述下拉晶體管是NMOS晶體管。
37.根據(jù)權(quán)利要求36的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
38.根據(jù)權(quán)利要求37的器件，其中所述上拉晶體管的一些和所述下拉晶體管的一些共同布置在第一層上。
39.根據(jù)權(quán)利要求38的器件，其中僅僅所述上拉晶體管或者僅僅所述下拉晶體管布置在第二或更多層上。
40.根據(jù)權(quán)利要求39的器件，其中通過(guò)劃分各個(gè)上拉晶體管的溝道寬度來(lái)配置至少兩個(gè)上拉晶體管，且所述至少兩個(gè)上拉晶體管布置在不同層上。
41.根據(jù)權(quán)利要求39的器件，其中通過(guò)劃分各個(gè)下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)下拉晶體管，且所述至少兩個(gè)下拉晶體管布置在不同層上。
42.一種半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)單元陣列，包括響應(yīng)多個(gè)字線選擇信號(hào)和多個(gè)列選擇信號(hào)而存取的多個(gè)存儲(chǔ)器單元；行譯碼器，用于譯碼行地址以產(chǎn)生多個(gè)字線選擇信號(hào)；和列譯碼器，用于譯碼列地址以產(chǎn)生多個(gè)列選擇信號(hào)，其中所述行(列)譯碼器包括多個(gè)反相器和多個(gè)NAND門，所述多個(gè)反相器中的每一個(gè)都包括至少一個(gè)第一上拉晶體管和第一下拉晶體管，所述多個(gè)NAND門中的每一個(gè)都包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管，且所述第一和第二上拉晶體管和所述第一和第二下拉晶體管堆疊和布置在至少兩層上。
43.根據(jù)權(quán)利要求42的器件，其中所述多個(gè)存儲(chǔ)器單元包括多個(gè)NMOS晶體管，所述多個(gè)NMOS晶體管堆疊和布置在至少兩層上。
44.根據(jù)權(quán)利要求43的器件，其中所述第一和第二上拉晶體管是PMOS晶體管，所述第一和第二下拉晶體管是NMOS晶體管。
45.根據(jù)權(quán)利要求44的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
46.根據(jù)權(quán)利要求45的器件，其中所述第一和第二上拉晶體管的一些和所述第一和第二下拉晶體管的一些共同布置在第一層上。
47.根據(jù)權(quán)利要求46的器件，其中僅僅所述第一和第二上拉晶體管或者僅僅所述第一和第二下拉晶體管布置在第二或更多層上。
48.根據(jù)權(quán)利要求31的器件，其中通過(guò)劃分各個(gè)第一和第二上拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第一和第二上拉晶體管，且所述至少兩個(gè)第一和第二上拉晶體管布置在不同的層上。
49.根據(jù)權(quán)利要求48的器件，其中通過(guò)劃分各個(gè)第一和第二下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第一和第二下拉晶體管，且所述至少兩個(gè)第一和第二下拉晶體管布置在不同的層上。
50.根據(jù)權(quán)利要求42的器件，其中所述列(行)譯碼器包括多個(gè)反相器和多個(gè)NAND門，所述多個(gè)反相器中的每一個(gè)都包括至少一個(gè)第一上拉晶體管和第一下拉晶體管，所述多個(gè)NAND門中的每一個(gè)都包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管，所述第一和第二上拉晶體管和所述第一和第二下拉晶體管堆疊和布置在至少兩層上。
51.根據(jù)權(quán)利要求50的器件，其中所述多個(gè)存儲(chǔ)器單元包括多個(gè)NMOS晶體管，且所述多個(gè)NMOS晶體管堆疊和布置在至少兩層上。
52.根據(jù)權(quán)利要求51的器件，其中所述第一和第二上拉晶體管是PMOS晶體管，所述第一和第二下拉晶體管是NMOS晶體管。
53.根據(jù)權(quán)利要求52的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
54.根據(jù)權(quán)利要求53的器件，其中所述第一和第二上拉晶體管的一些和所述第一和第二下拉晶體管的一些共同布置在第一層上。
55.根據(jù)權(quán)利要求54的器件，其中僅僅所述第一和第二上拉晶體管或者僅僅所述第一和第二下拉晶體管布置在第二或更多層上。
56.根據(jù)權(quán)利要求55的器件，其中通過(guò)劃分各個(gè)第一和第二上拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第一和第二上拉晶體管，且所述至少兩個(gè)第一和第二上拉體管布置在不同層上。
57.根據(jù)權(quán)利要求55的器件，其中通過(guò)劃分各個(gè)第一和第二下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第一和第二下拉晶體管，且所述至少兩個(gè)第一和第二下拉晶體管布置在不同層上。
58.一種半導(dǎo)體存儲(chǔ)器器件，包括存儲(chǔ)單元陣列，包括響應(yīng)多個(gè)字線選擇信號(hào)和多個(gè)列選擇信號(hào)而存取的多個(gè)存儲(chǔ)器單元；以及外圍電路，包括用于譯碼行地址以產(chǎn)生多個(gè)字線選擇信號(hào)的行譯碼器、用于譯碼列地址以產(chǎn)生多個(gè)列選擇信號(hào)的列譯碼器、和用于控制將數(shù)據(jù)輸入到存儲(chǔ)器單元陣列和從存儲(chǔ)器單元陣列輸出數(shù)據(jù)的控制器，其中所述外圍電路包括多個(gè)反相器、多個(gè)NAND門和多個(gè)NOR門，所述多個(gè)反相器中的每一個(gè)都包括至少一個(gè)第一上拉晶體管和第一下拉晶體管，所述多個(gè)NAND門中的每一個(gè)都包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管，所述多個(gè)NOR門中的每一個(gè)都包括至少三個(gè)第三上拉晶體管和第三下拉晶體管，且所述第一至第三上拉晶體管和第一至第三下拉晶體管堆疊和布置在至少兩個(gè)層上。
59.根據(jù)權(quán)利要求58的器件，其中所述多個(gè)存儲(chǔ)器單元包括多個(gè)NMOS晶體管，且所述多個(gè)NMOS晶體管堆疊和布置在至少兩個(gè)層上。
60.根據(jù)權(quán)利要求59的器件，其中所述第一至第三上拉晶體管是PMOS晶體管，所述第一至第三下拉晶體管是NMOS晶體管。
61.根據(jù)權(quán)利要求60的器件，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
62.根據(jù)權(quán)利要求61的器件，其中所述第一至第三上拉晶體管的一些和所述第一至第三下拉晶體管的一些共同布置在第一層上。
63.根據(jù)權(quán)利要求62的器件，其中僅僅所述第一至第三上拉晶體管或者僅僅所述第一至第三下拉晶體管布置在第二或更多層上。
64.根據(jù)權(quán)利要求63的器件，其中通過(guò)劃分所述第一至第三上拉晶體管的溝道寬度配置至少兩個(gè)第一至第三上拉晶體管，所述至少兩個(gè)第一至第三晶體管布置在不同的層上。
65.根據(jù)權(quán)利要求47的器件，其中通過(guò)劃分第一至第三下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第一至第三下拉晶體管，所述至少兩個(gè)第一至第三下拉晶體管布置在不同的層上。
66.一種半導(dǎo)體存儲(chǔ)器器件的布置方法，包括在至少兩層上堆疊和布置組成多個(gè)存儲(chǔ)單元陣列的存儲(chǔ)器單元中的每一個(gè)的兩個(gè)傳輸晶體管、兩個(gè)第一上拉晶體管、兩個(gè)第一下拉晶體管；以及在至少兩個(gè)層上堆疊和布置組成外圍電路的多個(gè)反相器中的每一個(gè)的至少一個(gè)第二上拉晶體管和第二下拉晶體管和組成多個(gè)NAND門中的每一個(gè)的至少兩個(gè)第三上拉晶體管和第三下拉晶體管。
67.根據(jù)權(quán)利要求66的方法，其中所述第一至第三上拉晶體管是PMOS晶體管，所述第一至第三下拉晶體管是NMOS晶體管。
68.根據(jù)權(quán)利要求67的方法，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
69.根據(jù)權(quán)利要求68的方法，其中無(wú)論待布置在所述存儲(chǔ)單元陣列的第一層上的晶體管的類型如何，待布置在所述外圍電路的至少兩個(gè)層中的第一層上的晶體管是可以和所述第二和第三上拉晶體管和所述第二和第三下拉晶體管的一些一起布置的晶體管。
70.根據(jù)權(quán)利要求69的方法，其中僅僅布置具有與分別布置在所述外圍電路的至少兩個(gè)層的第二或更多層上的晶體管相同類型的第二和第三上拉晶體管或者僅僅第二和第三下拉晶體管。
71.根據(jù)權(quán)利要求70的方法，其中通過(guò)劃分第二至第三上拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第二和第三上拉晶體管，且所述至少兩個(gè)第二和第三上拉晶體管布置在不同層上。
72.根據(jù)權(quán)利要求70的方法，其中通過(guò)劃分第二和第三下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第二和第三下拉晶體管，且所述至少兩個(gè)第二和第三下拉晶體管布置在不同層上。
73.一種半導(dǎo)體存儲(chǔ)器器件的布置方法，包括在至少兩個(gè)層上堆疊和布置組成存儲(chǔ)器單元陣列的多個(gè)存儲(chǔ)器單元中每一個(gè)的兩個(gè)傳輸晶體管、兩個(gè)第一上拉晶體管、兩個(gè)第一下拉晶體管；和在至少兩個(gè)層上堆疊和布置組成外圍電路的多個(gè)反相器中每一個(gè)的至少一個(gè)第二上拉晶體管和第二下拉晶體管、組成多個(gè)NAND門中每一個(gè)的至少兩個(gè)第三上拉晶體管和第三下拉晶體管、和組成多個(gè)NOR門中每一個(gè)的至少兩個(gè)第四上拉晶體管和第四下拉晶體管。
74.根據(jù)權(quán)利要求73的方法，其中所述第一至第四上拉晶體管是PMOS晶體管，所述第一至第三下拉晶體管是NMOS晶體管。
75.根據(jù)權(quán)利要求74的方法，其中待布置在第一層上的晶體管是體晶體管，待布置在第二或更多層上的晶體管是薄膜晶體管。
76.根據(jù)權(quán)利要求75的方法，其中無(wú)論待布置在所述存儲(chǔ)單元陣列的第一層上的晶體管的類型如何，待布置在外圍電路的至少兩個(gè)層中的第一層上的晶體管是可以和所述第二至第四上拉晶體管和所述第二至第四下拉晶體管的一些布置的晶體管。
77.根據(jù)權(quán)利要求75的方法，其中僅僅布置具有與分別布置在外圍電路的至少兩層的第二或更多層上的晶體管相同類型的第一至第四上拉晶體管或者第一至第四下拉晶體管。
78.根據(jù)權(quán)利要求77的方法，其中通過(guò)劃分第二至第四上拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第二至第四上拉晶體管，且所述至少兩個(gè)第二至第四上拉晶體管布置在不同層上。
79.根據(jù)權(quán)利要求77的方法，其中通過(guò)劃分第二至第四下拉晶體管的溝道寬度來(lái)配置至少兩個(gè)第二至第四下拉晶體管，且所述至少兩個(gè)第二至第四下拉晶體管布置在不同層上。
80.一種半導(dǎo)體器件，包括具有單元區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底；布置在所述單元區(qū)域的半導(dǎo)體襯底上的體晶體管；布置在所述單元區(qū)域中以覆蓋所述體晶體管的層間絕緣體圖案；布置在所述層間絕緣體圖案上的薄膜晶體管；布置以接觸所述外圍電路區(qū)域的半導(dǎo)體襯底的外圍主體圖案；和布置在所述外圍主體圖案中的外圍晶體管，所述外圍晶體管布置在與所述單元區(qū)域的薄膜晶體管基本相同的虛構(gòu)的水平線上。
81.根據(jù)權(quán)利要求80的器件，其中所述外圍主體圖案是單晶半導(dǎo)體結(jié)構(gòu)。
82.根據(jù)權(quán)利要求80的器件，其中所述薄膜晶體管是單晶薄膜晶體管。
83.根據(jù)權(quán)利要求80的器件，其中所述體晶體管和所述薄膜晶體管是SRAM存儲(chǔ)器單元的單元晶體管。
84.根據(jù)權(quán)利要求80的器件，其中所述體晶體管包括第一和第二體晶體管，所述薄膜晶體管包括第一和第二薄膜晶體管，布置所述第一和第二薄膜晶體管以分別重疊所述第一和第二體晶體管。
85.根據(jù)權(quán)利要求84的器件，還包括，分別布置在所述第一和第二體晶體管與所述第一和第二薄膜晶體管之間的第一和第二下薄膜晶體管，其中所述第一和第二下薄膜晶體管被布置來(lái)分別重疊所述第一和第二體晶體管。
86.根據(jù)權(quán)利要求85的器件，還包括，第一結(jié)點(diǎn)插塞，用于通過(guò)所述層間絕緣體電連接所述第一體晶體管的第一離子摻雜區(qū)域、所述第一下薄膜晶體管的第一離子摻雜區(qū)域和所述第一上薄膜晶體管的第一離子摻雜區(qū)域；和第二結(jié)點(diǎn)插塞，用于通過(guò)所述層間絕緣體電連接所述第二體晶體管的第一離子摻雜區(qū)域、所述第二下薄膜晶體管的第一離子摻雜區(qū)域和所述第二上薄膜晶體管的第一離子摻雜區(qū)域。
87.根據(jù)權(quán)利要求86的器件，其中所述第一和第二體晶體管分別是第一和第二n溝道驅(qū)動(dòng)晶體管，所述第一和第二體晶體管的第一離子摻雜區(qū)域是漏極區(qū)。
88.根據(jù)權(quán)利要求87的器件，其中所述第一驅(qū)動(dòng)晶體管的柵電極電連接到所述第二結(jié)點(diǎn)插塞，所述第二驅(qū)動(dòng)晶體管的柵電連接到所述第一結(jié)點(diǎn)插塞。
89.根據(jù)權(quán)利要求88的器件，其中所述第一和第二下薄膜晶體管分別是第一和第二p溝道負(fù)載晶體管，所述第一和第二薄膜晶體管是第一和第二n溝道傳輸晶體管，所述第一和第二下薄膜晶體管的第一離子摻雜區(qū)域是漏極區(qū)，所述第一和第二薄膜晶體管的第一離子摻雜區(qū)域是源極區(qū)。
90.根據(jù)權(quán)利要求89的器件，其中布置所述第一和第二負(fù)載晶體管的柵電極以重疊所述第一和第二驅(qū)動(dòng)晶體管的柵電極，所述第一負(fù)載晶體管的柵電極電連接到所述第二結(jié)點(diǎn)插塞，所述第二負(fù)載晶體管的柵電極電連接到所述第一結(jié)點(diǎn)插塞。
91.根據(jù)權(quán)利要求90的器件，其中所述第一和第二薄膜晶體管的柵電極彼此電連接以形成字線。
92.根據(jù)權(quán)利要求80的器件，其中至少外圍的晶體管包括布置在外圍柵電極表面上的金屬硅化物層。
93.根據(jù)權(quán)利要求80的器件，其中至少外圍的晶體管包括布置在外圍的源極區(qū)和漏極區(qū)表面上的金屬硅化物層。
94.一種制造半導(dǎo)體器件的方法，包括準(zhǔn)備具有單元區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底；形成在所述單元區(qū)域的半導(dǎo)體襯底上的體晶體管；在具有體晶體管的半導(dǎo)體襯底上形成暴露出所述外圍電路區(qū)域的半導(dǎo)體襯底的層間絕緣體圖案；在所述半導(dǎo)體襯底的暴露部分和所述層間絕緣體圖案上形成單元主體圖案和外圍主體圖案，其中所述外圍主體圖案接觸所述半導(dǎo)體襯底的暴露部分；和在所述單元主體圖案和所述外圍主體圖案中分別形成單元薄膜晶體管和外圍晶體管。
95.根據(jù)權(quán)利要求94的方法，其中形成所述單元主體圖案和所述外圍主體圖案的步驟包括在具有所述層間絕緣體圖案的半導(dǎo)體襯底上形成半導(dǎo)體層；和平坦化所述半導(dǎo)體層以在層間絕緣體圖案以及外圍電路區(qū)域的半導(dǎo)體襯底上形成單元半導(dǎo)體層和外圍半導(dǎo)體層，其中所述外圍半導(dǎo)體層比所述半導(dǎo)體層厚。
96.根據(jù)權(quán)利要求95的方法，其中所述半導(dǎo)體層由非單晶半導(dǎo)體層形成。
97.根據(jù)權(quán)利要求96的方法，還包括，在平坦化所述半導(dǎo)體層之前或之后，利用使用半導(dǎo)體襯底作為籽晶層的固相外延層來(lái)結(jié)晶所述半導(dǎo)體層。
98.根據(jù)權(quán)利要求94的方法，其中形成所述層間絕緣體圖案的步驟包括在具有體晶體管的半導(dǎo)體襯底上形成層間絕緣體；和圖案化所述層間絕緣體，以形成暴露所述外圍電路區(qū)域的半導(dǎo)體襯底和所述單元區(qū)域的半導(dǎo)體襯底的預(yù)定區(qū)域的接觸孔。
99.根據(jù)權(quán)利要求78的方法，其中形成所述單元主體圖案和所述外圍主體圖案的步驟包括在所述外圍電路區(qū)域的半導(dǎo)體襯底的暴露部分和所述層間絕緣體圖案上形成單晶半導(dǎo)體結(jié)構(gòu)；和平坦化所述單晶半導(dǎo)體結(jié)構(gòu)。
100.根據(jù)權(quán)利要求79的方法，其中通過(guò)利用使用被接觸孔暴露的半導(dǎo)體襯底和外圍電路區(qū)域的暴露的半導(dǎo)體襯底作為籽晶層的選擇性外延生長(zhǎng)方法來(lái)形成單晶半導(dǎo)體結(jié)構(gòu)。
101.根據(jù)權(quán)利要求94的方法，其中形成所述單元薄膜晶體管和所述外圍晶體管的步驟包括形成分別橫跨所述單元主體圖案和所述外圍主體圖案的單元柵電極和外圍柵電極；使用所述柵電極作為離子摻雜掩模來(lái)離子摻雜所述單元主體圖案和所述外圍主體圖案，以在單元主體圖案中形成單元源極區(qū)和漏極區(qū)和在外圍主體圖案中的外圍源極區(qū)和漏極區(qū)。
102.根據(jù)權(quán)利要求101的方法，還包括，在外圍柵電極和/或外圍源極區(qū)和漏極區(qū)的表面上有選擇地形成金屬硅化物層。
103.一種制造半導(dǎo)體器件的方法，包括準(zhǔn)備具有單元區(qū)域和外圍電路區(qū)域的半導(dǎo)體襯底；在所述單元區(qū)域的半導(dǎo)體襯底上形成體晶體管；在具有體晶體管的半導(dǎo)體襯底上形成暴露外圍電路區(qū)域的半導(dǎo)體襯底的第一層間絕緣體圖案，所述第一層間絕緣體圖案具有暴露所述體晶體管的離子摻雜區(qū)域的預(yù)定區(qū)域的第一接觸孔；在所述第一層間絕緣體圖案上形成用于覆蓋所述第一接觸孔的單元下主體圖案；在所述單元下主體圖案中形成單元下薄膜晶體管；在所述第一層間絕緣體圖案上形成用于覆蓋所述單元下薄膜晶體管的第二層間絕緣體圖案，所述第二層間絕緣體圖案具有暴露所述單元下薄膜晶體管的離子摻雜區(qū)域的預(yù)定區(qū)域的第二接觸孔；形成用于覆蓋所述第二層間絕緣體圖案上的第二接觸孔的單元上主體圖案和形成外圍電路區(qū)域中的外圍主體圖案；和形成所述單元上主體圖案中的單元上薄膜晶體管和所述外圍主體圖案中的外圍晶體管。
104.根據(jù)權(quán)利要求103的方法，還包括，形成用于覆蓋所述外圍電路區(qū)域的半導(dǎo)體襯底的單元下主體圖案和外圍主體圖案。
105.根據(jù)權(quán)利要求104的方法，其中形成所述單元下主體圖案和所述外圍下主體圖案的步驟包括形成第一單晶半導(dǎo)體結(jié)構(gòu)，所述第一單晶半導(dǎo)體結(jié)構(gòu)填充第一接觸孔并覆蓋第一層間絕緣體圖案和外圍電路區(qū)域的半導(dǎo)體襯底；和平坦化所述第一單晶半導(dǎo)體結(jié)構(gòu)。
106.根據(jù)權(quán)利要求105的方法，其中形成所述單元上主體圖案和所述外圍上主體圖案的步驟包括形成第二單晶半導(dǎo)體結(jié)構(gòu)，所述第二單晶半導(dǎo)體結(jié)構(gòu)填充第二接觸孔并覆蓋第二層間絕緣體圖案和外圍電路區(qū)域的半導(dǎo)體襯底；平坦化所述第二單晶半導(dǎo)體結(jié)構(gòu)；和圖案化所述第二單晶半導(dǎo)體結(jié)構(gòu)，以在所述單元區(qū)域中形成單元上主體圖案和在所述外圍電路區(qū)域中形成外圍上主體圖案，由此形成具有外圍下主體圖案和外圍上主體圖案的外圍主體圖案。
107.根據(jù)權(quán)利要求106的方法，其中通過(guò)使用外延生長(zhǎng)技術(shù)形成單晶半導(dǎo)體結(jié)構(gòu)。
108.根據(jù)權(quán)利要求103的方法，其中形成所述單元下主體圖案的步驟包括形成第一單晶半導(dǎo)體結(jié)構(gòu)，所述第一單晶半導(dǎo)體結(jié)構(gòu)填充第一接觸孔并覆蓋所述第一層間絕緣體圖案和所述外圍電路區(qū)域的半導(dǎo)體襯底；和圖案化所述第一單晶半導(dǎo)體結(jié)構(gòu)以暴露所述外圍電路區(qū)域的半導(dǎo)體襯底。
109.根據(jù)權(quán)利要求108的方法，其中形成所述單元上主體圖案和所述外圍主體圖案的步驟包括形成第二單晶半導(dǎo)體結(jié)構(gòu)，所述第二單晶半導(dǎo)體結(jié)構(gòu)填充第二接觸孔并覆蓋所述第二層間絕緣體圖案和外圍電路區(qū)域的半導(dǎo)體襯底，并且具有平坦的上表面；和圖案化所述第二單晶半導(dǎo)體結(jié)構(gòu)以在所述單元區(qū)域中形成單元上主體圖案和在所述外圍電路區(qū)域中形成外圍主體圖案。
110.根據(jù)權(quán)利要求109的方法，其中通過(guò)使用外延生長(zhǎng)技術(shù)形成所述單晶半導(dǎo)體結(jié)構(gòu)。
111.根據(jù)權(quán)利要求103的方法，其中體晶體管是n型溝道驅(qū)動(dòng)晶體管，單元下薄膜晶體管是P型溝道負(fù)載晶體管，單元上薄膜晶體管是n型溝道傳輸晶體管。
112.根據(jù)權(quán)利要求103的方法，其中形成所述單元上薄膜晶體管和所述外圍上薄膜晶體管的步驟包括形成分別橫跨所述單元上主體圖案和所述外圍主體圖案的單元上柵電極和外圍柵電極；和使用所述柵電極作為離子摻雜掩模來(lái)離子摻雜所述單元上主體圖案和所述外圍主體圖案，以在所述單元上主體圖案中形成單元源和漏極區(qū)和所述在外圍主體圖案中形成外圍源和漏極區(qū)。
113.根據(jù)權(quán)利要求112的方法，還包括，在所述外圍柵電極和/或外圍源極區(qū)和漏極區(qū)的表面上有選擇地形成金屬硅化物層。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件和用于布置和制造其的方法。該半導(dǎo)體器件包括多個(gè)反相器，其包括至少一個(gè)第一上拉晶體管和第一下拉晶體管并分別轉(zhuǎn)換和輸出輸入信號(hào)；和多個(gè)NAND門，其包括至少兩個(gè)第二上拉晶體管和第二下拉晶體管和如果至少兩個(gè)輸入信號(hào)的至少一個(gè)具有低電平就分別產(chǎn)生具有高電平的輸出信號(hào)，其中至少一個(gè)第一上拉晶體管和第一下拉晶體管和至少兩個(gè)第二上拉晶體管和第二下拉晶體管堆疊和布置在至少兩層上。
文檔編號(hào)H01L21/8242GK1779979SQ20051011655
公開日2006年5月31日 申請(qǐng)日期2005年8月4日 優(yōu)先權(quán)日2004年8月4日
發(fā)明者韓公欽, 南孝潤(rùn), 任普托 申請(qǐng)人:三星電子株式會(huì)社