專(zhuān)利名稱(chēng)：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體基板上具有存儲(chǔ)(memory)部和邏輯(CMOS)部的半導(dǎo)體裝置及其制造方法，其中存儲(chǔ)部作為柵絕緣膜具有ONO(上部氧化硅層/氮化硅層/下部氧化硅層)膜。
背景技術(shù)：
在半導(dǎo)體基板上混合搭載存儲(chǔ)部和CMOS部且構(gòu)成存儲(chǔ)部的存儲(chǔ)晶體管的柵絕緣膜使用ONO膜的半導(dǎo)體裝置，隨著元件的微細(xì)化的發(fā)展而越來(lái)越顯示出其重要性。
下面，參照?qǐng)D7(a)～7(c)及圖8(a)～圖8(c)，對(duì)現(xiàn)有的混合搭載存儲(chǔ)部和CMOS部的半導(dǎo)體裝置及其制造方法予以說(shuō)明。
首先，如圖7(a)所示，在例如由硅構(gòu)成的半導(dǎo)體基板1的上部的存儲(chǔ)部100上形成第1淺槽分離(STIshallow-trench-isolation)區(qū)域2，并且在其CMOS部200上形成第2淺槽分離(STI)區(qū)域3A。此時(shí)，第1STI區(qū)域2與半導(dǎo)體基板1的段差部的高度及第2STI區(qū)域3A與半導(dǎo)體基板1的段差部的高度例如都各為約100nm。
然后，如圖7(b)所示，在半導(dǎo)體基板1的存儲(chǔ)部100及CMOS部200上的整面上，形成由第1氧化硅膜、氮化硅膜及第3氧化硅膜構(gòu)成的ONO膜6。
接著，如圖7(c)所示，在存儲(chǔ)部100的半導(dǎo)體基板1的上部形成位線(bitline、未圖示)，然后由濕式蝕刻法除去覆蓋ONO膜6的CMOS部200的部分。此時(shí)，由濕式蝕刻及洗凈工序等削去第2STI區(qū)域3A的上部，成為第2STI區(qū)域3B。
接著，如圖8(a)所示，在半導(dǎo)體基板1的CMOS部200上由熱氧化形成柵絕緣膜7。這里，在CMOS部200上，在柵絕緣膜7的形成時(shí)，也通過(guò)洗凈工序等進(jìn)一步削去第2STI區(qū)域3B的上部而成為第2STI區(qū)域3C。其結(jié)果，降低了與半導(dǎo)體基板1的段差部的高度，其值成為例如約50nm。
另一方面，在存儲(chǔ)部100中，由于第1STI區(qū)域2被ONO膜6覆蓋，所以并未降低第1STI區(qū)域2與半導(dǎo)體基板1的段差部的高度，仍約為100nm。
然后，如圖8(b)所示，在存儲(chǔ)部100上形成作為柵電極的存儲(chǔ)部電極8，該存儲(chǔ)部電極8的一部分與第1STI區(qū)域2的一個(gè)端部搭接，另外在CMOS部200上形成作為柵電極的CMOS部電極9，該CMOS部電極9的一部分與第2STI區(qū)域3C的一個(gè)端部搭接。此時(shí)，如上文所述，第1STI區(qū)域2與半導(dǎo)體基板1的段差為100nm，比作為第2STI區(qū)域3C與半導(dǎo)體基板1的段差部高度的約50nm還大。
接著，如圖8(c)所示，在CMOS部200中，經(jīng)過(guò)在CMOS部電極9的側(cè)面上形成側(cè)壁的工序等，在第1STI區(qū)域2的段差大的存儲(chǔ)部100中，不僅是在存儲(chǔ)部電極8的側(cè)面上，而且還在第1STI區(qū)域2的段差部的側(cè)面上形成側(cè)壁10。為此，在后工序的由源/漏(S/D)注入進(jìn)行的擴(kuò)散層形成工序中，形成的擴(kuò)散層11的表面積因側(cè)壁10的厚度而變小。此時(shí)，在CMOS部200中，在第2STI區(qū)域3C中的CMOS部電極9沒(méi)有覆蓋的部分的段差大致為0。這種狀態(tài)成為第2STI區(qū)域3D。
即，在該工序中，在CMOS部200中，第2STI區(qū)域3D中的CMOS部電極9的下側(cè)的段差約為50nm，而未被CMOS部電極9覆蓋的段差部的高度大致為0。相對(duì)于此，在存儲(chǔ)部100中，第1STI區(qū)域2中的存儲(chǔ)部電極8的下側(cè)的段差部的高度約為100nm，而存儲(chǔ)部電極8沒(méi)有覆蓋的段差部的高度約為50nm。
另外，有關(guān)各STI區(qū)域2及3A等中段差部的數(shù)值只是一個(gè)例子，實(shí)際上因工藝帶來(lái)的零散偏差而在數(shù)十nm的范圍內(nèi)變化?？墒?，第1STI區(qū)域2中的存儲(chǔ)部電極8的下側(cè)的段差部的高度與第2STI區(qū)域3D中的CMOS部電極9的下側(cè)的段差部的高度之間的關(guān)系，第1STI區(qū)域2的段差部的高度，因被ONO膜6覆蓋的緣故，必然比經(jīng)過(guò)圖7及圖8的各工序等而膜厚逐漸減小的第2STI區(qū)域3C、3D的段差部的高度還要大。
但是，如圖9(a)所示，在半導(dǎo)體基板1上形成硅化物層12的情況下，由于存儲(chǔ)部100中的第1STI區(qū)域2的段差部處所形成的側(cè)壁10，而使硅化物層12的面積變小。因此，如圖9(b)所示，如果在硅化物層12上形成接觸器13，則所形成的接觸器13的對(duì)硅化物層12的接合邊界變小。
正如以上說(shuō)明的那樣，如果依照上文所述的現(xiàn)有的半導(dǎo)體裝置的制造方法，則由于存儲(chǔ)部100中的第1STI區(qū)域2與半導(dǎo)體基板1的段差比CMOS部200中的第2STI區(qū)域3D與半導(dǎo)體基板1的段差大，因此由形成在第1STI區(qū)域2的段差部側(cè)面上的側(cè)壁10而產(chǎn)生以下問(wèn)題。
第一，由源/漏(S/D)注入形成的擴(kuò)散層11的表面積變小，導(dǎo)致擴(kuò)散層電阻上升。特別是，在半導(dǎo)體基板1上形成硅化物層12作為細(xì)線電阻使用的情況下，由于因形成在存儲(chǔ)部100的第1STI區(qū)域2的段差部處的側(cè)壁10而使硅化物層12的寬度變小，因此導(dǎo)致細(xì)線電阻增大。
第二，在擴(kuò)散層12上形成接觸器13的情況下，由于該擴(kuò)散層12的表面積變小，使接觸器的接合邊界變小。
專(zhuān)利文獻(xiàn)1特開(kāi)2001-077220號(hào)公報(bào)。

發(fā)明內(nèi)容
本發(fā)明鑒于上述現(xiàn)有的問(wèn)題，其目的在于防止存儲(chǔ)部中的擴(kuò)散層電阻的增大，在將擴(kuò)散層硅化的情況下防止硅化細(xì)線電阻的增大，并防止接觸器的接合邊界減小。
為了達(dá)到上述目的，本發(fā)明構(gòu)成為在混合搭載了存儲(chǔ)部和邏輯部的半導(dǎo)體裝置中，其中存儲(chǔ)部具有存儲(chǔ)晶體管，該存儲(chǔ)晶體管具有在半導(dǎo)體區(qū)域及元件分離區(qū)域上形成的可積累電荷的柵絕緣膜，邏輯部具有晶體管及元件分離區(qū)域，在形成可積累電荷的柵絕緣膜之前，通過(guò)事先除去存儲(chǔ)部中所包含的元件分離區(qū)域的上部，使存儲(chǔ)部中的元件分離區(qū)域與半導(dǎo)體區(qū)域之間的段差變小。
具體地說(shuō)，有關(guān)本發(fā)明的半導(dǎo)體裝置的特征在于，具備存儲(chǔ)部，其形成在半導(dǎo)體區(qū)域上，具有第1晶體管及絕緣分離該第1晶體管的第1絕緣分離區(qū)域，該第1晶體管具有在半導(dǎo)體區(qū)域與第1柵電極之間可積累電荷的第1柵絕緣膜；和邏輯部，其形成在半導(dǎo)體區(qū)域上，具有第2晶體管及絕緣分離該第2晶體管的第2絕緣分離區(qū)域，該第2晶體管具有第2柵電極以及第2柵絕緣膜，在存儲(chǔ)部中，第1柵絕緣膜及第1柵電極的一部分按照跨過(guò)第1絕緣分離區(qū)域之上的方式形成，在邏輯部中，第2柵絕緣膜及第2柵電極的一部分按照跨過(guò)第2絕緣分離區(qū)域之上的方式形成，第1柵絕緣膜及第1柵電極的一部分跨過(guò)第1絕緣分離區(qū)域之上的區(qū)域中的第1絕緣分離區(qū)域的上面距半導(dǎo)體區(qū)域的表面的高度，與第2柵絕緣膜及第2柵電極的一部分跨過(guò)第2絕緣分離區(qū)域之上的區(qū)域中的第2絕緣分離區(qū)域的上面距半導(dǎo)體區(qū)域的表面的高度相等或者比其低。
在本發(fā)明的半導(dǎo)體裝置中，優(yōu)選第1柵絕緣膜是氮化硅和氧化硅的層疊膜。
在本發(fā)明的半導(dǎo)體裝置中，優(yōu)選第1柵絕緣膜是ONO膜(由氧化硅膜/氮化硅膜/氧化硅膜構(gòu)成的層疊膜)。
在本發(fā)明的半導(dǎo)體裝置中，優(yōu)選第1絕緣分離區(qū)域及第2絕緣分離區(qū)域，是對(duì)形成在半導(dǎo)體區(qū)域的上部的槽部進(jìn)行填充構(gòu)成的溝槽分離區(qū)域。
在本發(fā)明的半導(dǎo)體裝置中，優(yōu)選第1晶體管具有在半導(dǎo)體區(qū)域的上部形成的擴(kuò)散層，在擴(kuò)散層上形成有金屬硅化物層。
有關(guān)本發(fā)明的半導(dǎo)體裝置的制造方法，是以下述半導(dǎo)體裝置的制造方法為對(duì)象，其中半導(dǎo)體裝置是具備存儲(chǔ)部，其形成在半導(dǎo)體區(qū)域上，具有第1晶體管及絕緣分離該第1晶體管的第1絕緣分離區(qū)域，該第1晶體管具有可積累電荷的第1柵絕緣膜；和邏輯部，其具有第2晶體管及絕緣分離該第2晶體管的第2絕緣分離區(qū)域，該第2晶體管具有第2柵絕緣膜，半導(dǎo)體裝置的制造方法的特征在于，具有工序a，其在半導(dǎo)體區(qū)域的存儲(chǔ)部及邏輯部上分別形成第1絕緣分離區(qū)域及第2絕緣分離區(qū)域；工序b，其使第1絕緣分離區(qū)域距半導(dǎo)體區(qū)域的表面的高度比第2絕緣分離區(qū)域距半導(dǎo)體區(qū)域的表面的高度低；工序c，其在工序b之后，在半導(dǎo)體區(qū)域的存儲(chǔ)部及邏輯部上，遍布包括第1絕緣分離區(qū)域及第2絕緣分離區(qū)域的整面而形成第1柵絕緣膜；工序d，其除去第1柵絕緣膜中的覆蓋邏輯部的部分；工序e，其在半導(dǎo)體區(qū)域的邏輯部上形成第2柵絕緣膜；工序f，其在存儲(chǔ)部中的第1柵絕緣膜上形成第1晶體管的柵電極，并在邏輯部中的第2柵絕緣膜上形成第2晶體管的柵電極；工序g，其在第1晶體管及第2晶體管的各個(gè)柵電極的側(cè)面上形成側(cè)壁；和工序h，其在半導(dǎo)體區(qū)域中的存儲(chǔ)部中形成第1晶體管的擴(kuò)散層，在半導(dǎo)體區(qū)域中的邏輯部中形成第2晶體管的源/漏擴(kuò)散層。
在本發(fā)明的半導(dǎo)體裝置的制造方法中，優(yōu)選第1柵絕緣膜是氮化硅和氧化硅的層疊膜。
在本發(fā)明的半導(dǎo)體裝置的制造方法中，優(yōu)選第1柵絕緣膜是ONO膜(由氧化硅膜/氮化硅膜/氧化硅膜構(gòu)成的層疊膜)。
在本發(fā)明的半導(dǎo)體裝置的制造方法中，優(yōu)選第1絕緣分離區(qū)域及第2絕緣分離區(qū)域，是在半導(dǎo)體區(qū)域上部形成槽部，對(duì)所形成的槽部填充絕緣物構(gòu)成的溝槽分離區(qū)域。
在本發(fā)明的半導(dǎo)體裝置的制造方法中，優(yōu)選工序b包括形成具有開(kāi)口部分的掩模圖案的工序，其中開(kāi)口部分是對(duì)存儲(chǔ)部開(kāi)口的開(kāi)口部分；和通過(guò)使用所形成的掩模圖案的蝕刻，選擇性地除去第1絕緣分離區(qū)域的上部的工序。
本發(fā)明的半導(dǎo)體裝置的制造方法，優(yōu)選還具有在第1晶體管的源/漏擴(kuò)散層上和第2晶體管的源/漏擴(kuò)散層上分別形成金屬硅化物層的工序。
按照有關(guān)本發(fā)明的半導(dǎo)體裝置及其制造方法，由于包含在存儲(chǔ)部的第1絕緣分離區(qū)域的上面距半導(dǎo)體區(qū)域的表面的高度與包含在邏輯部的第2絕緣分離區(qū)域的上面距半導(dǎo)體區(qū)域的表面的高度相等或者比其低，因此在第1絕緣分離區(qū)域的側(cè)面上的側(cè)壁變小，從而存儲(chǔ)部中的第1晶體管的擴(kuò)散層的面積不會(huì)縮小。其結(jié)果，可以防止擴(kuò)散層電阻的增大，還可進(jìn)一步防止在硅化擴(kuò)散層的情況下產(chǎn)生的硅化細(xì)線電阻的增大以及接觸器的接合邊界的減小。


圖1是表示有關(guān)本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的示意性結(jié)構(gòu)剖面圖。
圖2(a)～(c)是表示有關(guān)本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造方法的示意性工序順序的結(jié)構(gòu)剖面圖。
圖3(a)～(c)是表示有關(guān)本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造方法的示意性工序順序的結(jié)構(gòu)剖面圖。
圖4(a)及(b)是表示有關(guān)本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置的制造方法的示意性工序順序的結(jié)構(gòu)剖面圖。
圖5是表示有關(guān)本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的示意性結(jié)構(gòu)剖面圖。
圖6(a)及(b)是表示有關(guān)本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置的制造方法的示意性工序順序的結(jié)構(gòu)剖面圖。
圖7(a)～(c)是表示有關(guān)現(xiàn)有的半導(dǎo)體裝置的制造方法的示意性工序順序的結(jié)構(gòu)剖面圖。
圖8(a)～(c)是表示有關(guān)現(xiàn)有的半導(dǎo)體裝置的制造方法的示意性工序順序的結(jié)構(gòu)剖面圖。
圖9(a)～(b)是表示現(xiàn)有的具有被硅化的擴(kuò)散層的半導(dǎo)體裝置的制造方法的示意性工程順序的結(jié)構(gòu)剖面圖。
圖中51-半導(dǎo)體基板(半導(dǎo)體區(qū)域)，52-第1STI區(qū)域(第1絕緣分離區(qū)域)，52A-第1STI區(qū)域，52B-第1STI區(qū)域，53-第2STI區(qū)域(第2絕緣分離區(qū)域)，53A-第2STI區(qū)域，53B-第2STI區(qū)域，53C-第2STI區(qū)域，54-氮化硅膜，55-抗蝕掩模，56-ONO膜(第1柵絕緣膜)，56a-下部氧化硅層，56b-氮化硅層，56c-上部氧化硅層，57-柵絕緣膜(第2柵絕緣膜)，58-存儲(chǔ)部電極(第1柵電極)，59-CMOS部電極(第2柵電極)，60-側(cè)壁，61-擴(kuò)散層，62-硅化物層，64-接觸器，100-存儲(chǔ)部(memory部)，200-CMOS部(邏輯部)。
具體實(shí)施例方式
(第一實(shí)施方式)參照?qǐng)D1對(duì)有關(guān)本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置進(jìn)行說(shuō)明。
如圖1所示，有關(guān)第一實(shí)施方式的半導(dǎo)體裝置，具有在由例如p型硅(Si)構(gòu)成的半導(dǎo)體基板51上形成的存儲(chǔ)部100和CMOS部200，其中存儲(chǔ)部100包括有可積累電荷的ONO膜56的存儲(chǔ)晶體管，CMOS部200包括構(gòu)成該存儲(chǔ)部100的周邊電路的晶體管并進(jìn)行邏輯運(yùn)算。這里，ONO膜56從下面開(kāi)始依次形成例如厚度為5nm的下部氧化硅層56a、厚度為10nm的作為實(shí)質(zhì)性積累電荷材料的氮化硅層56b及厚度為15nm的上部氧化硅層56c而構(gòu)成。
在存儲(chǔ)部100中，形成絕緣分離存儲(chǔ)晶體管的第1淺槽分離(STI)區(qū)域52，在存儲(chǔ)部100露出的半導(dǎo)體基板51上，以跨過(guò)第1STI區(qū)域52的一方端部的方式形成ONO膜56。另外，作為第1柵電極的存儲(chǔ)部電極58以經(jīng)由ONO膜56、跨過(guò)第1STI區(qū)域52的一方端部的方式形成。存儲(chǔ)部電極58中的CMOS部200側(cè)的側(cè)面上，形成由例如氧化硅或者氮化硅等的絕緣膜構(gòu)成的側(cè)壁60。半導(dǎo)體基板51的上部中的相對(duì)第1STI區(qū)域52的存儲(chǔ)部電極58的相反側(cè)的區(qū)域處，形成例如n型擴(kuò)散層61。
CMOS部200中，形成絕緣分離晶體管的第2淺槽分離(STI)區(qū)域53。另外，作為第2柵電極的CMOS部電極59以跨過(guò)第2STI區(qū)域53的一方端部的方式形成。
作為第一實(shí)施方式的特征是，第1STI區(qū)域52形成為存儲(chǔ)部100中ONO膜56及存儲(chǔ)部電極58的一部分跨過(guò)第1STI區(qū)域52上的第1STI區(qū)域52的上面距半導(dǎo)體基板51的表面的高度、與CMOS部200中CMOS部電極59的一部分跨過(guò)第2STI區(qū)域53上的區(qū)域中的第2STI區(qū)域53的上面距半導(dǎo)體基板51的表面的高度相等或者比其低。
下面，對(duì)上述構(gòu)成的半導(dǎo)體裝置的制造方法，參照?qǐng)D2～圖4進(jìn)行說(shuō)明。
首先，如圖2(a)所示，在半導(dǎo)體基板1的主面上，形成焊盤(pán)氧化膜及氮化硅膜54，然后，由使用例如以氯氣為主要成分的蝕刻氣體進(jìn)行干式蝕刻，在規(guī)定的元件分離區(qū)域形成STI形成用的溝槽(trench)。接著，由化學(xué)氣相沉積法(CVD)，在形成的氮化硅膜54上，以遍布包括溝槽的前面來(lái)填埋溝槽的方式堆積由氧化硅構(gòu)成的例如NSG(non-doped silicateglass)膜。接著，由化學(xué)機(jī)械研磨(CMP)法，將堆積的NSG膜平坦化至氮化硅膜54露出為止。通過(guò)這樣，在存儲(chǔ)部100和CMOS部200形成距半導(dǎo)體基板51的上面的高度都各為約100nm的第1STI區(qū)域52A及第2STI區(qū)域53A。
接著，如圖2(b)所示，使用光刻法，在半導(dǎo)體基板51上，形成具有露出存儲(chǔ)部100的開(kāi)口圖案的抗蝕掩模55，通過(guò)使用形成的抗蝕掩模55對(duì)第1STI區(qū)域52A進(jìn)行蝕刻，使第1STI區(qū)域52A的上面距半導(dǎo)體基板51的高度比氮化硅膜54的上面距半導(dǎo)體基板51的高度還低。作為一個(gè)例子，這里，對(duì)第1STI區(qū)域52A的上部?jī)H進(jìn)行約75nm蝕刻，形成距半導(dǎo)體基板51上面的高度約為25nm的第1STI區(qū)域52B。該對(duì)第1STI區(qū)域52A的蝕刻，可以是干式蝕刻，或者也可以是濕式蝕刻。在干式蝕刻的情況下使用例如以碳氟化合物為主要成分的蝕刻氣體，在濕式蝕刻的情況下使用例如包括氫氟酸或者緩沖氫氟酸的蝕刻溶液。
接著，如圖2(c)所示，使用灰化法(ashing法)除去抗蝕掩模55，然后，除去氮化硅膜54及焊盤(pán)氧化膜。通過(guò)這樣，此時(shí)，存儲(chǔ)部100中的第1STI區(qū)域52B與半導(dǎo)體基板51之間的段差，比CMOS部200中的第2STI區(qū)域53A與半導(dǎo)體基板51之間的段差要小。例如，此時(shí)，第1STI區(qū)域52B與半導(dǎo)體基板51之間的段差約為25nm，第2STI區(qū)域53A與半導(dǎo)體基板51之間的段差約為100nm。
接著，如圖3(a)所示，例如由CVD法，在包括第1STI區(qū)域52B和第2STI區(qū)域53A的半導(dǎo)體基板51上成膜ONO膜56。
接著，如圖3(b)所示，在半導(dǎo)體基板51上部的存儲(chǔ)部100中形成成為位線的擴(kuò)散層(圖中未表示)后，通過(guò)蝕刻選擇性地除去ONO膜56的覆蓋CMOS部200的部分。在該蝕刻中，例如，可以對(duì)上部氧化硅層及下部氧化硅使用包含氫氟酸或者緩沖氫氟酸的蝕刻溶液，對(duì)氮化硅層進(jìn)行使用熱磷酸的濕式蝕刻。此時(shí)，由蝕刻及洗凈工序削去第2STI區(qū)域53A的上部，使其成為第2STI區(qū)域53B。
接著，如圖3(c)所示，由例如熱氧化法，在半導(dǎo)體基板51的CMOS部200露出的區(qū)域中形成柵絕緣膜57。在該柵絕緣膜57的形成時(shí)，也由洗凈工序等，進(jìn)一步削去第2STI區(qū)域53B的上部而成為第2STI區(qū)域53C。其結(jié)果，降低了第2STI區(qū)域53C與半導(dǎo)體基板51之間的段差部的高度，其值例如約為50nm。相對(duì)于此，在存儲(chǔ)部100中，在除去CMOS部200中的ONO膜56的工序及形成柵絕緣膜57的工序中，由于第1STI區(qū)域52B由ONO膜56覆蓋，因此并未降低第1STI區(qū)域52B與半導(dǎo)體基板51之間的段差，仍為約25nm。
接著，如圖4(a)所示，例如，由CVD法，遍布半導(dǎo)體基板51的上部整個(gè)面，堆積由摻有雜質(zhì)的聚硅構(gòu)成的導(dǎo)電性膜，接著，由光刻法及蝕刻法，以跨過(guò)存儲(chǔ)部100的第1STI區(qū)域52B及CMOS部200的第2STI區(qū)域53C的各一方端部的方式，由堆積的導(dǎo)電性膜形成存儲(chǔ)部電極58及CMOS部電極59。另外，向聚硅的摻入雜質(zhì)，也可以在堆積了由聚硅構(gòu)成的導(dǎo)電性膜后，使用離子注入法進(jìn)行。此時(shí)，如前所述，第1STI區(qū)域52B與半導(dǎo)體基板51之間的段差，比第2STI區(qū)域53C與半導(dǎo)體基板51之間的段差要低。為此，在以后的工序中，事先由ONO膜56覆蓋的存儲(chǔ)部100的第1STI區(qū)域52B與半導(dǎo)體基板51之間段差部的高度并不降低。在此基礎(chǔ)上，盡管CMOS部200中的第2STI區(qū)域53C與半導(dǎo)體基板51之間的段差由濕式蝕刻、洗凈工序等而降低，在CMOS部電極59的形成時(shí)，仍可以使第1STI區(qū)域52B與半導(dǎo)體基板51之間的段差部的高度，與第2STI區(qū)域53C與半導(dǎo)體基板51的段差部之間的高度相等或者比其低。
接著，如圖4(b)所示，蝕刻除去存儲(chǔ)部100的ONO膜56中的在半導(dǎo)體基板51及第1STI區(qū)域52B上露出的部分。此時(shí)，在存儲(chǔ)部100中，第1STI區(qū)域52B中的存儲(chǔ)部電極58未覆蓋的部分的段差大致為0，該狀態(tài)的STI區(qū)域成為第1STI區(qū)域52。同樣，在CMOS部200中，第2STI區(qū)域53C中的CMOS部電極59未覆蓋的部分的段差大致為0，該狀態(tài)的STI區(qū)域成為第2STI區(qū)域53。接著，由例如CVD法，在包括存儲(chǔ)部電極58和CMOS部電極59的半導(dǎo)體基板51的整面上堆積由氧化硅或者氮化硅構(gòu)成的絕緣膜，然后，對(duì)堆積的絕緣膜，通過(guò)碳氟化合物系的蝕刻氣體進(jìn)行回蝕(etch back)，在存儲(chǔ)部電極58及CMOS部電極59的側(cè)面上形成側(cè)壁60。然后，在半導(dǎo)體基板51中的相對(duì)第1STI區(qū)域52的存儲(chǔ)部電極58的相反側(cè)的區(qū)域處，選擇性地離子注入作為n型雜質(zhì)的例如砷元素或者磷，形成n型擴(kuò)散層61。
這樣，即使在存儲(chǔ)部100中的存儲(chǔ)部電極58處形成側(cè)壁60后，由于第1STI區(qū)域52與半導(dǎo)體基板51之間的段差部的高度，與CMOS部200中的第2STI區(qū)域53與半導(dǎo)體基板51之間的段差部的高度相等或者比其低，因此不發(fā)生如已往例那樣形成側(cè)壁，不會(huì)縮小存儲(chǔ)部100中的成為源/漏擴(kuò)散層的擴(kuò)散層61的注入面積。例如，在CMOS部200中，第2STI區(qū)域53中的CMOS部電極59的下側(cè)部分的段差約為50nm，且該CMOS部電極59未覆蓋部分的段差大致為0。相對(duì)于此，存儲(chǔ)部100中，第1STI區(qū)域52中的存儲(chǔ)部電極58的下側(cè)部分的段差約為25nm，且該存儲(chǔ)部電極58未覆蓋的部分的段差大致為0。另外，有關(guān)各STI區(qū)域52及53的段差部的數(shù)值只不過(guò)是一個(gè)例子，實(shí)際上由于存在工藝上造成的零散偏差的緣故，其在數(shù)十nm范圍內(nèi)變化。
然而，在以往例中，如上所述，由于第1STI區(qū)域2在處理一開(kāi)始就由ONO膜6覆蓋，因此一定要比隨著后續(xù)工序的進(jìn)行而逐漸膜厚減小的CMOS部200的第2STI區(qū)域3D的段差大。
與此相對(duì)，在第一實(shí)施方式中，存儲(chǔ)部100的第1STI區(qū)域52中的存儲(chǔ)部電極58的下側(cè)部分的段差與CMOS部200的第2STI區(qū)域53中的CMOS電極59的下側(cè)部分的段差之間的相對(duì)關(guān)系，由于在如圖2(b)所示工序中按照從第1STI區(qū)域52A到第1STI區(qū)域52B那樣其高度降低，因此第1STI區(qū)域52中的存儲(chǔ)部電極58的下側(cè)部分的段差部的高度，成為與第2STI區(qū)域53中的CMOS電極59的下側(cè)部分的段差部的高度相等或者比其低。
(第二實(shí)施方式)下面，參照?qǐng)D5對(duì)有關(guān)本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置進(jìn)行說(shuō)明。在圖5中，對(duì)與圖1中所附符號(hào)相同的構(gòu)成部件仍賦予相同符號(hào)，從而省略說(shuō)明。
有關(guān)第二實(shí)施方式的半導(dǎo)體裝置，是將第一實(shí)施方式的半導(dǎo)體基板51上形成的擴(kuò)散層61做成被硅化的硅化物層62。
硅化物層62，如圖6(a)所示，通過(guò)下述方式形成，即在第一實(shí)施方式的圖4(b)所示的工序中，在擴(kuò)散層61上通過(guò)蒸鍍法等堆積包含如鈦(Ti)、鈷(Co)或者鎳(Ni)的金屬膜，通過(guò)對(duì)堆積的金屬膜進(jìn)行熱處理的公知的硅化處理，使各擴(kuò)散層61硅化而成為硅化物層62。
即使在經(jīng)過(guò)了該硅化工序之后，存儲(chǔ)部100的第1STI區(qū)域52與半導(dǎo)體基板51之間的段差部的高度也還是與CMOS部200的第2STI區(qū)域53與半導(dǎo)體基板51的段差部的高度相等或者比其低，因此不會(huì)形成以往例的圖9(a)所示那樣的側(cè)壁10，不會(huì)縮小存儲(chǔ)部100的硅化物層62的面積。
還有，如圖6(b)所示，當(dāng)在硅化物層62之上形成接觸器64時(shí)，由于第1STI區(qū)域52與半導(dǎo)體基板51之間的段差部的高度、與第2STI區(qū)域53和半導(dǎo)體基板51之間的段差部的高度相等或者比其低，因此不會(huì)出現(xiàn)以往例的如圖9(b)所示那樣的接觸器的接合邊界變小，可以使接觸器64與硅化物層62的接觸器的接合邊界充分大。
如上所述，按照有關(guān)本發(fā)明的第一實(shí)施方式及第二實(shí)施方式，通過(guò)事先設(shè)定存儲(chǔ)部100的第1STI區(qū)域52與半導(dǎo)體基板51之間的段差部的高度、同CMOS部200的第2STI區(qū)域53與半導(dǎo)體基板51的段差部的高度相等或者比其低，能夠防止以往的因在比CMOS部200的第2STI區(qū)域3的段差部大的存儲(chǔ)部100的第1STI區(qū)域2的段差部形成的側(cè)壁10而引起擴(kuò)散層12的面積縮小所造成的擴(kuò)散層電阻增大。
另外，如第二實(shí)施方式，即使將擴(kuò)散層61進(jìn)行硅化，也可以防止因硅化物層62的面積縮小造成的細(xì)線電阻的增大及接觸器的接合邊界的減小等。
再有，可累積電荷的ONO膜65也不必一定要采用由氧化硅層56a及56c夾住氮化硅層56b的結(jié)構(gòu)。因此，例如可以不必一定設(shè)置下部硅氧化層56a或者上部硅氧化層56c。
有關(guān)本發(fā)明的半導(dǎo)體裝置及其制造方法，具有以下效果可以防止存儲(chǔ)部中擴(kuò)散層電阻的增大或者硅化情況下硅化細(xì)線電阻的增大，并防止擴(kuò)散層中接觸器接合邊界的減小，特別作為具有存儲(chǔ)部和CMOS部的半導(dǎo)體裝置及其制造方法等有用，其中存儲(chǔ)部具有ONO膜作為柵絕緣膜。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具備存儲(chǔ)部，其形成在半導(dǎo)體區(qū)域上，具有第1晶體管及絕緣分離該第1晶體管的第1絕緣分離區(qū)域，該第1晶體管具有在所述半導(dǎo)體區(qū)域與第1柵電極之間可積累電荷的第1柵絕緣膜；和邏輯部，其形成在所述半導(dǎo)體區(qū)域上，具有第2晶體管及絕緣分離該第2晶體管的第2絕緣分離區(qū)域，該第2晶體管具有第2柵電極以及第2柵絕緣膜，在所述存儲(chǔ)部中，所述第1柵絕緣膜及所述第1柵電極的一部分按照跨過(guò)所述第1絕緣分離區(qū)域之上的方式形成，在所述邏輯部中，所述第2柵絕緣膜及所述第2柵電極的一部分按照跨過(guò)所述第2絕緣分離區(qū)域之上的方式形成，所述第1柵絕緣膜及第1柵電極的一部分跨過(guò)所述第1絕緣分離區(qū)域之上的區(qū)域中的所述第1絕緣分離區(qū)域的上面距所述半導(dǎo)體區(qū)域的表面的高度，與所述第2柵絕緣膜及第2柵電極的一部分跨過(guò)所述第2絕緣分離區(qū)域之上的區(qū)域中的所述第2絕緣分離區(qū)域的上面距所述半導(dǎo)體區(qū)域的表面的高度相等或者比其低。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第1柵絕緣膜是氮化硅和氧化硅的層疊膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第1柵絕緣膜是ONO膜，即由氧化硅膜/氮化硅膜/氧化硅膜構(gòu)成的層疊膜。
4.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于，所述第1絕緣分離區(qū)域及所述第2絕緣分離區(qū)域，是對(duì)形成在所述半導(dǎo)體區(qū)域的上部的槽部進(jìn)行填充構(gòu)成的溝槽分離區(qū)域。
5.根據(jù)權(quán)利要求1～3項(xiàng)中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述第1晶體管具有在所述半導(dǎo)體區(qū)域的上部形成的擴(kuò)散層，在所述擴(kuò)散層上形成有金屬硅化物層。
6.一種半導(dǎo)體裝置的制造方法，是具備存儲(chǔ)部和邏輯部的半導(dǎo)體裝置的制造方法，其中，所述存儲(chǔ)部，形成在半導(dǎo)體區(qū)域上，具有第1晶體管及絕緣分離該第1晶體管的第1絕緣分離區(qū)域，該第1晶體管具有可積累電荷的第1柵絕緣膜；所述邏輯部，具有第2晶體管及絕緣分離該第2晶體管的第2絕緣分離區(qū)域，該第2晶體管具有第2柵絕緣膜，該方法具有工序a，其在所述半導(dǎo)體區(qū)域的所述存儲(chǔ)部及所述邏輯部上分別形成所述第1絕緣分離區(qū)域及所述第2絕緣分離區(qū)域；工序b，其使所述第1絕緣分離區(qū)域距所述半導(dǎo)體區(qū)域的表面的高度比所述第2絕緣分離區(qū)域距所述半導(dǎo)體區(qū)域的表面的高度低；工序c，其在所述工序b之后，在所述半導(dǎo)體區(qū)域的所述存儲(chǔ)部及所述邏輯部上，遍布包括所述第1絕緣分離區(qū)域及所述第2絕緣分離區(qū)域的整個(gè)面而形成所述第1柵絕緣膜；工序d，其除去所述第1柵絕緣膜中的覆蓋所述邏輯部的部分；工序e，其在所述半導(dǎo)體區(qū)域的所述邏輯部上形成所述第2柵絕緣膜；工序f，其在所述存儲(chǔ)部中的所述第1柵絕緣膜上形成所述第1晶體管的柵電極，并在所述邏輯部中的所述第2柵絕緣膜上形成所述第2晶體管的柵電極；工序g，其在所述第1晶體管及所述第2晶體管的各個(gè)柵電極的側(cè)面上形成側(cè)壁；和工序h，其在所述半導(dǎo)體區(qū)域中的所述存儲(chǔ)部中形成所述第1晶體管的源/漏擴(kuò)散層，在所述半導(dǎo)體區(qū)域中的所述邏輯部中形成所述第2晶體管的源/漏擴(kuò)散層。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其特征在于，所述第1柵絕緣膜是氮化硅和氧化硅的層疊膜。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置的制造方法，其特征在于，所述第1柵絕緣膜是ONO膜，即由氧化硅膜/氮化硅膜/氧化硅膜構(gòu)成的層疊膜。
9.根據(jù)權(quán)利要求6～8中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，所述第1絕緣分離區(qū)域及所述第2絕緣分離區(qū)域，是在所述半導(dǎo)體區(qū)域的上部形成槽部，對(duì)形成的所述槽部填充絕緣物構(gòu)成的溝槽分離區(qū)域。
10.根據(jù)權(quán)利要求6～8中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，所述工序b包括形成具有開(kāi)口部分的掩模圖案的工序，其中開(kāi)口部分是對(duì)所述存儲(chǔ)部開(kāi)口的開(kāi)口部分；和通過(guò)使用所形成的掩模圖案的蝕刻，選擇性地除去所述第1絕緣分離區(qū)域的上部的工序。
11.根據(jù)權(quán)利要求6～8中任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征在于，還具有在所述第1晶體管的源/漏擴(kuò)散層上和所述第2晶體管的源/漏擴(kuò)散層上分別形成金屬硅化物層的工序。
全文摘要
本發(fā)明的半導(dǎo)體裝置具有存儲(chǔ)部(100)，其形成在半導(dǎo)體基板(51)上，具有第1晶體管及絕緣分離該第1晶體管的第1STI區(qū)域(52)，該第1晶體管具有在半導(dǎo)體基板(51)與存儲(chǔ)部電極(58)之間可積累電荷的ONO膜(56)；和CMOS部(200)，其形成在半導(dǎo)體基板(51)上，具有第2晶體管及絕緣分離該第2晶體管的第2STI區(qū)域(53)，該第2晶體管具有CMOS部電極(59)及柵絕緣膜(57)。第1STI區(qū)域(52)的上面的高度設(shè)定為與第2STI區(qū)域(53)的上面的高度相等或者比其低。因此，可以防止存儲(chǔ)部中的擴(kuò)散層電阻的增大，還可進(jìn)一步防止在硅化擴(kuò)散層的情況下產(chǎn)生的硅化細(xì)線電阻的增大以及接觸器的接合邊界的減小。
文檔編號(hào)H01L21/8239GK1763960SQ20051011645
公開(kāi)日2006年4月26日 申請(qǐng)日期2005年10月21日 優(yōu)先權(quán)日2004年10月22日
發(fā)明者高橋信義, 巖本知士, 野呂文彥, 荒井雅利 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社