專利名稱：半導(dǎo)體集成電路和半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及作為高擊穿電壓元件的LD(橫向雙擴(kuò)散)MOS的結(jié)構(gòu)。
背景技術(shù)：
專利文獻(xiàn)1(日本未審查的專利公開(kāi)No.2000-22142，圖1)公開(kāi)了P溝道LDMOS晶體管的結(jié)構(gòu)。在此結(jié)構(gòu)中，對(duì)于N型半導(dǎo)體襯底，N溝道阱區(qū)和漏極區(qū)域形成在該半導(dǎo)體襯底上的P型阱區(qū)中；源極區(qū)域形成在N溝道阱中，柵極電極整體形成在覆蓋N溝道阱區(qū)的絕緣膜上。對(duì)于P型半導(dǎo)體襯底，P型阱區(qū)形成在該半導(dǎo)體襯底上的N型阱區(qū)中，并且漏極區(qū)域形成在那里；源極區(qū)域形成在N型阱區(qū)中，柵極電極隔著絕緣膜整體形成在N型阱區(qū)上。
專利文獻(xiàn)2(日本未審查的專利公開(kāi)No.2001-308321，圖7)和專利文獻(xiàn)3(日本未審查的專利公開(kāi)No.2001-176173，圖8)公開(kāi)了N溝道LDMOS晶體管的結(jié)構(gòu)。在此結(jié)構(gòu)中，P型低濃度雜質(zhì)區(qū)域和N型低濃度雜質(zhì)區(qū)域形成在P型半導(dǎo)體襯底上的N型阱區(qū)中；漏極區(qū)域形成在N型低濃度雜質(zhì)區(qū)域中；源極區(qū)域形成在P型低濃度雜質(zhì)區(qū)域中；柵極電極隔著絕緣膜形成在P型雜質(zhì)區(qū)域上。

發(fā)明內(nèi)容
發(fā)明人仔細(xì)觀察了LDMOS晶體管中半導(dǎo)體襯底的寄生電容。發(fā)明人構(gòu)思的LDMOS晶體管包括形成在P型半導(dǎo)體襯底中的N型第一阱區(qū)；形成在第一阱區(qū)中的P型第二阱區(qū)；形成在第二阱區(qū)中的漏極區(qū)域；形成在第一阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第一阱區(qū)上的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層，例如LOCOS膜。在此LDMOS晶體管中，因?yàn)槁O與源極通過(guò)第二阱區(qū)分開(kāi)，所以在漏極與源極之間確保了相當(dāng)大的擊穿電壓，并且因?yàn)闁艠O與漏極通過(guò)例如LOCOS膜的絕緣層分開(kāi)，所以在漏極與柵極之間確保了相當(dāng)大的擊穿電壓。此處，在LDCOS晶體管的漏極與源極之間存在由第一阱區(qū)與第二阱區(qū)的結(jié)產(chǎn)生的寄生電容；在漏極與襯底間存在串聯(lián)的由半導(dǎo)體襯底與第一阱區(qū)的結(jié)產(chǎn)生的寄生電容，以及由第一阱區(qū)與第二阱區(qū)的結(jié)產(chǎn)生的寄生電容；在源極與襯底間存在由半導(dǎo)體襯底與第一阱區(qū)的結(jié)產(chǎn)生的寄生電容。隨著LDMOS晶體管的源極(漏極)電壓改變，半導(dǎo)體襯底的寄生電容成為有害的延遲部件。發(fā)明人已經(jīng)發(fā)現(xiàn)，當(dāng)上述LDMOS晶體管作為箝位MOS晶體管串聯(lián)連接在輸入MOS晶體管與負(fù)載MOS晶體管之間，并且電平移位電路被配置為在輸入MOS晶體管開(kāi)啟或關(guān)閉時(shí)其中的箝位MOS晶體管的源極用作輸出，源極的寄生電容看起來(lái)大于上述串聯(lián)的寄生電容，這是由于LDMOS晶體管器件結(jié)構(gòu)，由此在LDMOS晶體管源極電壓對(duì)輸入晶體管的開(kāi)/關(guān)操作的跟隨響應(yīng)中出現(xiàn)的延遲，所以電平移位操作不能被加速。特別地，發(fā)明人已經(jīng)發(fā)現(xiàn)，當(dāng)防止電流流過(guò)開(kāi)關(guān)式調(diào)節(jié)器的推挽輸出晶體管時(shí)，在開(kāi)關(guān)變換期間控制推挽操作，以便產(chǎn)生期間兩個(gè)晶體管都關(guān)閉的空載時(shí)間，如果上述電平移位電路用于推挽操作控制，則在LDMOS晶體管源極電壓的跟隨響應(yīng)中出現(xiàn)的延遲可能增加空載時(shí)間。已經(jīng)證明這樣的空載時(shí)間增加將增加由推挽晶體管主體二極管引起的電流的內(nèi)部損耗，理論上這樣的內(nèi)部損耗將比推挽晶體管導(dǎo)通電阻引起的損耗大幾十倍。在上述關(guān)于LDMOS晶體管的專利文獻(xiàn)中沒(méi)有看到這樣的觀測(cè)或想法。
本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體集成電路，包括能夠加快對(duì)源極/漏極電極電壓變化的跟隨響應(yīng)的LDMOS晶體管。
本發(fā)明的另一個(gè)目的是提供一種半導(dǎo)體器件，其能夠縮短開(kāi)關(guān)式調(diào)節(jié)器的推挽輸出晶體管的空載時(shí)間。
本發(fā)明的另一個(gè)目的是提供一種電子電路，其中由開(kāi)關(guān)式調(diào)節(jié)器引起的功耗是很小的。
從下面說(shuō)明書和附圖的詳細(xì)說(shuō)明中將更清楚的體現(xiàn)本發(fā)明的上述和其它目的以及新穎的特點(diǎn)。
下面將簡(jiǎn)要概括說(shuō)明本發(fā)明的典型方面。
按照本發(fā)明的一個(gè)方面，半導(dǎo)體集成電路具有形成在第一導(dǎo)電類型的半導(dǎo)體襯底上的LDMOS晶體管。LDMOS晶體管包括形成在第一導(dǎo)電類型的半導(dǎo)體襯底中的第二導(dǎo)電類型的第一阱區(qū)；形成在第一阱區(qū)中的第一導(dǎo)電類型的第二阱區(qū)；形成在第二阱區(qū)中的第二導(dǎo)電類型的第三阱區(qū)；形成在第二阱區(qū)中的漏極區(qū)域；形成在第三阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第三阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。
在LDMOS晶體管中，因?yàn)槁O與源極通過(guò)第二和第三阱區(qū)分開(kāi)，所以在漏極與源極之間確保了相當(dāng)大的擊穿電壓，并且因?yàn)闁艠O與漏極通過(guò)例如LOCOS膜的絕緣層分開(kāi)，所以在漏極與柵極之間確保了相當(dāng)大的擊穿電壓。此處，在LDCOS晶體管的漏極與源極之間存在由第一阱區(qū)與第二阱區(qū)的結(jié)產(chǎn)生的寄生電容；在漏極與襯底間存在串聯(lián)的由半導(dǎo)體襯底與第一阱區(qū)的結(jié)產(chǎn)生的寄生電容、以及由第一阱區(qū)與第二阱區(qū)的結(jié)產(chǎn)生的寄生電容；在源極與襯底間存在串聯(lián)的由半導(dǎo)體襯底與第一阱區(qū)的結(jié)產(chǎn)生的寄生電容、由第一阱區(qū)與第二阱區(qū)的結(jié)產(chǎn)生的寄生電容、和第二阱區(qū)與第三阱區(qū)的結(jié)產(chǎn)生的寄生電容。隨著LDMOS晶體管的源極(漏極)電壓改變，半導(dǎo)體襯底的寄生電容成為有害的延遲部件；但是，因?yàn)樵撈骷Y(jié)構(gòu)，所以如上所述分別被處理為串聯(lián)寄生電容的源極的寄生電容以及漏極的寄生電容看起來(lái)相當(dāng)小，因此在對(duì)源極/漏極電極電壓變化的跟隨響應(yīng)中的延遲相當(dāng)小，即在作為對(duì)源極(漏極)電極電壓變化的跟隨響應(yīng)的漏極(源極)電壓變化的延遲相當(dāng)小。這加快了對(duì)LDMOS晶體管中源極/漏極電極電壓變化的跟隨響應(yīng)。
在本發(fā)明的優(yōu)選實(shí)施例中，第一導(dǎo)電類型是指P型，第二導(dǎo)電類型是指N型，LDMOS晶體管是P溝道類型的晶體管。
在本發(fā)明的另一個(gè)優(yōu)選實(shí)施例中，半導(dǎo)體集成電路具有使用P溝道LDMOS晶體管的電平移位電路，電平移位電路包括一對(duì)N溝道差分輸入MOS晶體管；一對(duì)分別與差分輸入MOS晶體管的漏極耦合的P溝道箝位MOS晶體管；以及一對(duì)分別與箝位MOS晶體管的源極耦合的P溝道負(fù)載MOS晶體管。此處，P溝道箝位MOS晶體管是LDMOS晶體管。該對(duì)負(fù)載MOS晶體管交叉耦合，其中一個(gè)晶體管的柵極電極與另一個(gè)晶體管的漏極電極耦合，所述另一個(gè)晶體管的柵極電極與所述一個(gè)晶體管的漏極電極耦合。響應(yīng)施加在該對(duì)差分輸入MOS晶體管的差分輸入，從該對(duì)箝位MOS晶體管的源極電極輸出相對(duì)于差分輸入的幅度被電平移位的信號(hào)。
按照本發(fā)明的另一方面，半導(dǎo)體器件構(gòu)成降壓開(kāi)關(guān)式調(diào)節(jié)器，其具有第一功率MOS晶體管和第二功率MOS晶體管，兩者被設(shè)計(jì)用于推挽操作；驅(qū)動(dòng)器IC，產(chǎn)生開(kāi)關(guān)控制信號(hào)以便驅(qū)動(dòng)用于推挽操作的第一功率MOS晶體管和第二功率MOS晶體管。驅(qū)動(dòng)器IC包括第一邏輯電路、電平移位電路和第二邏輯電路，其中第一邏輯電路接收具有由第一工作電源電壓所確定的幅度的時(shí)鐘信號(hào)，產(chǎn)生用于第一功率MOS晶體管的開(kāi)關(guān)控制信號(hào)，并在第一工作電源電壓工作；電平移位電路將時(shí)鐘信號(hào)的幅度移位到其電平高于第一工作電源電壓的第二工作電源電壓；第二邏輯電路接收來(lái)自電平移位電路的輸出，產(chǎn)生用于第二功率MOS晶體管的開(kāi)關(guān)控制信號(hào)，并在第二工作電源電壓工作。在第二功率MOS晶體管關(guān)閉之后，第一邏輯電路開(kāi)啟第一功率MOS晶體管；在第一功率MOS晶體管關(guān)閉之后，第二邏輯電路開(kāi)啟第二功率MOS晶體管。電平移位電路包括一對(duì)N溝道差分輸入MOS晶體管；一對(duì)分別與差分輸入MOS晶體管的漏極耦合的P溝道箝位MOS晶體管；以及一對(duì)分別與箝位MOS晶體管的源極耦合的P溝道負(fù)載MOS晶體管。該對(duì)負(fù)載MOS晶體管交叉耦合，其中一個(gè)晶體管的柵極電極與另一個(gè)晶體管的漏極電極耦合，所述另一個(gè)晶體管的柵極電極與所述一個(gè)晶體管的漏極電極耦合。時(shí)鐘信號(hào)的反相信號(hào)和非反相信號(hào)被輸入到該對(duì)差分輸入MOS晶體管，并響應(yīng)此輸入，從該對(duì)箝位MOS晶體管的源極電極輸出相對(duì)于該差分輸入的幅度電平移位的信號(hào)。P溝道箝位MOS晶體管是LDMOS晶體管。LDMOS晶體管包括形成在P型半導(dǎo)體襯底中的N型第一阱區(qū)；形成在第一阱區(qū)中的P型第二阱區(qū)；形成在第二阱區(qū)中的N型第三阱區(qū)；形成在第二阱區(qū)中的漏極區(qū)域；形成在第三阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第三阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。
如上所述，作為P溝道箝位MOS晶體管的LDMOS晶體管加快了對(duì)源極/漏極電極電壓變化的跟隨響應(yīng)。為了防止在開(kāi)關(guān)式調(diào)節(jié)器的推挽輸出晶體管中流過(guò)電流，第一邏輯電路和第二邏輯電路以如下方式控制推挽操作，以便在開(kāi)關(guān)轉(zhuǎn)變期間產(chǎn)生空載時(shí)間，在空載時(shí)間期間內(nèi)兩個(gè)晶體管都關(guān)閉。對(duì)LDMOS晶體管的源極/漏極電極電壓改變的快速跟隨響應(yīng)抑制了空載時(shí)間中無(wú)效部分的增加?？蛰d時(shí)間的增加將增加推挽晶體管的主體二極管的導(dǎo)通(通過(guò))時(shí)間，由此增加內(nèi)部損耗，并且理論上這樣的內(nèi)部損耗應(yīng)當(dāng)比推挽晶體管的導(dǎo)通電阻所導(dǎo)致的損耗大幾十倍。因此，上述縮短了開(kāi)關(guān)式調(diào)節(jié)器的推挽輸出晶體管的空載時(shí)間的裝置在降低由開(kāi)關(guān)式調(diào)節(jié)器導(dǎo)致的功耗方面是有用的。
在本發(fā)明的優(yōu)選實(shí)施例中，輸入MOS晶體管包括形成在P型半導(dǎo)體襯底中的N型第四阱區(qū)；形成在第四阱區(qū)中的P型第五阱區(qū)；形成在第四阱區(qū)中的漏極區(qū)域；形成在第五阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第五阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。
對(duì)于在封裝襯底上具有微處理器以及為微處理器提供電力的電源電路的電子電路，每個(gè)都包括上述開(kāi)關(guān)式調(diào)節(jié)器的多個(gè)半導(dǎo)體器件可以用于電源電路。
下面將簡(jiǎn)要概述本發(fā)明所帶來(lái)的主要有益效果。
能夠?qū)崿F(xiàn)一種LDMOS晶體管，其加快了對(duì)源極/漏極電極電壓變化的跟隨響應(yīng)。
使用這樣的LDMOS晶體管能夠抑制開(kāi)關(guān)式調(diào)節(jié)器推挽輸出晶體管的空載時(shí)間中的無(wú)用增加。
降低了由這樣的開(kāi)關(guān)式調(diào)節(jié)器所導(dǎo)致的功耗。


將參照附圖更加具體地說(shuō)明本發(fā)明，其中圖1是縱向剖面圖，顯示了P溝道LDMOS晶體管的器件結(jié)構(gòu)；圖2是圖1的LDMOS晶體管的等效電路圖；圖3是縱向剖面圖，顯示了發(fā)明人以前構(gòu)思的LDMOS晶體管的器件結(jié)構(gòu)；圖4是圖3的LDMOS晶體管的等效電路圖；圖5顯示了使用圖1的LDMOS晶體管的電平移位電路的電路圖；圖6顯示了使用圖3的比較示例的LDMOS晶體管用于箝位MOS晶體管的電平移位電路的電路圖；圖7是與輸入脈沖PWM IN的變化相關(guān)的輸出節(jié)點(diǎn)N1的模擬波形的波形圖；圖8是與輸入脈沖PWM IN的變化相關(guān)的輸出節(jié)點(diǎn)N2的模擬波形的波形圖；圖9是使用圖5的電平移位電路的降壓(stepdown)開(kāi)關(guān)式調(diào)節(jié)器的電路圖；圖10顯示了在功率MOS晶體管IC的推挽操作中的空載時(shí)間；圖11是作為對(duì)比示例的具有增加的空載時(shí)間的信號(hào)波形的波形圖；圖12顯示了空載時(shí)間與功耗之間典型的相互關(guān)系；圖13以組裝的形式示意性顯示了圖9的降壓開(kāi)關(guān)式調(diào)節(jié)器；圖14是使用開(kāi)關(guān)式調(diào)節(jié)器的電子電路的示意性方塊圖；圖15是連接在封裝襯底上的電路中的開(kāi)關(guān)式調(diào)節(jié)器的電路圖；
圖16是縱向剖面圖，顯示了P溝道和N溝道LDMOS晶體管的部分片段。
具體實(shí)施例方式
圖1顯示了P溝道LDMOS晶體管的器件結(jié)構(gòu)。此處顯示了形成在P型(第一導(dǎo)電類型)半導(dǎo)體襯底(PSUB)2上的LDMOS晶體管。LDMOS晶體管1包括第一阱區(qū)(NWEL)3，作為形成在P型半導(dǎo)體襯底2中的N型(第二導(dǎo)電類型)低濃度區(qū)域；第二阱區(qū)(PWEL)4，作為形成在第一阱區(qū)3中的P型低濃度區(qū)域；以及第三阱區(qū)5，作為形成在第二阱區(qū)4中的N型低濃度區(qū)域。區(qū)域3、4、5彼此是同心的，盡管沒(méi)有如此限制。形成圓形漏極區(qū)域(DR)6，作為第二阱區(qū)4中的P型高濃度區(qū)域。形成背柵極區(qū)域(BG)7，作為第三阱區(qū)5中心處的N型高濃度區(qū)域，以圍繞背柵極區(qū)域7的方式形成源極區(qū)域(SC)8，作為第三阱區(qū)5中的P型高濃度區(qū)域。LDD區(qū)域(LDD)9作為P型低濃度區(qū)域添加到源極區(qū)域8的外部邊界。隔著柵極絕緣膜在漏極區(qū)域6與源極區(qū)域8之間的第三阱區(qū)上形成柵極電極(GT)10。在柵極電極10與漏極區(qū)域6之間具有例如LOCOS膜的絕緣層(LCS)11。12表示LOCOS膜。13表示N型高濃度區(qū)域。Td表示漏極接線端；Tg表示柵極接線端；Ts表示源極接線端；Ti表示阱接線端。
在LDMOS晶體管1中，因?yàn)槁O區(qū)域6與源極區(qū)域8通過(guò)第二阱區(qū)4和第三阱區(qū)5分開(kāi)，所以在漏極與源極之間確保了相當(dāng)大的擊穿電壓，因?yàn)闁艠O電極10與漏極區(qū)域6通過(guò)例如LOCOS膜的絕緣層11分開(kāi)，所以在漏極與柵極之間確保了相當(dāng)大的擊穿電壓。此處，在LDMOS晶體管1的漏極與源極間存在由第二阱區(qū)4與第三阱區(qū)5的結(jié)產(chǎn)生的寄生電容C1；在漏極與襯底間存在串聯(lián)的由半導(dǎo)體襯底2與第一阱區(qū)3的結(jié)產(chǎn)生的寄生電容C3，以及由第一阱區(qū)3與第二阱區(qū)4的結(jié)產(chǎn)生的寄生電容C2；在源極與襯底間存在串聯(lián)的由半導(dǎo)體襯底2與第一阱區(qū)3的結(jié)產(chǎn)生的寄生電容C3，由第一阱區(qū)3與第二阱區(qū)4的結(jié)產(chǎn)生的寄生電容C2，以及由第二阱區(qū)4與第三阱區(qū)5的結(jié)產(chǎn)生的寄生電容C1。圖2顯示了相關(guān)的等效電路圖。隨著LDMOS晶體管1的源極(漏極)電壓的改變，寄生電容C1、C2、C3成為了有害的延遲部件；但是因?yàn)樵撈骷Y(jié)構(gòu)，半導(dǎo)體襯底與源極區(qū)域之間的寄生電容是串聯(lián)的寄生電容是C2和C3，兩個(gè)電容看起來(lái)都相當(dāng)小，所以在對(duì)源極/漏極電壓變化的跟隨響應(yīng)中的延遲是相當(dāng)小的。這加快了對(duì)源極/漏極電壓變化的跟隨響應(yīng)。此處的跟隨響應(yīng)是指響應(yīng)源極電壓電平變化的漏極電壓變化，以及響應(yīng)漏極電壓電平變化的源極電壓變化。
圖3顯示了發(fā)明人以前構(gòu)思的LDMOS晶體管的器件結(jié)構(gòu)。與圖1的差別在于第三阱區(qū)5A沒(méi)有被第一阱區(qū)3中的第二阱區(qū)4A所圍繞。第三阱區(qū)5A與第一阱區(qū)3接觸。如此構(gòu)成的LDMOS晶體管1A的漏極與源極之間存在由第二阱區(qū)4A與第三阱區(qū)5A的結(jié)產(chǎn)生的寄生電容C1；在漏極與襯底間存在串聯(lián)的由半導(dǎo)體襯底2與第一阱區(qū)3的結(jié)產(chǎn)生的寄生電容C3，和由第一阱區(qū)3與第二阱區(qū)4A的結(jié)產(chǎn)生的寄生電容C2；在源極與襯底間存在由半導(dǎo)體襯底2與第一阱區(qū)3的結(jié)產(chǎn)生的寄生電容C3。圖4顯示了相關(guān)的等效電路圖。與圖2的等效電路圖的差別為在按照比較示例的圖4的等效電路中存在通路PS。從圖4的等效電路明顯可見(jiàn)，寄生電容C3直接與源極區(qū)域8連接，對(duì)于源極區(qū)域8來(lái)說(shuō)寄生電容C3看起來(lái)相當(dāng)大。因此，在對(duì)LDMOS晶體管1A的源極接線端Ts的電壓變化的跟隨響應(yīng)中存在相當(dāng)大的延遲。
接下來(lái)將說(shuō)明圖1的LDMOS晶體管1的制造方法。首先，例如使用形成在P型半導(dǎo)體襯底2上的抗蝕劑膜(未顯示)作為掩模，將N型雜質(zhì)離子注入到襯底2的預(yù)定區(qū)域中，并擴(kuò)散該雜質(zhì)以便形成N型阱區(qū)3。在此工藝中，例如在8.0×1012/cm2速率以大約120KeV的加速電壓將磷離子作為N型雜質(zhì)注入，在大約1200℃熱擴(kuò)散磷離子六個(gè)小時(shí)。
使用形成在襯底2上的第一抗蝕劑膜作為掩模注入N型雜質(zhì)(例如，磷離子)，之后去除第一抗蝕劑膜，使用第二抗蝕劑膜(未顯示)作為掩模注入P型雜質(zhì)(例如，硼離子)，并擴(kuò)散硼離子以在N型阱區(qū)3中形成P型阱區(qū)4并在該P(yáng)型阱區(qū)中形成N型阱區(qū)5。在此工藝中，例如在1.6×1013/cm2速率以大約120KeV的加速電壓注入磷離子之后，在大約1050℃熱擴(kuò)散磷離子兩個(gè)小時(shí)。此外，例如在2.0×1013/cm2速率以大約80KeV的加速電壓注入硼離子之后，在大約1050℃熱擴(kuò)散硼離子兩個(gè)小時(shí)。
接下來(lái)，在襯底1上形成柵極絕緣膜和元件隔離膜11和12。然后形成膜厚度大約為400nm的柵極電極。雖然沒(méi)有如此的限制，柵極電極9由多晶硅膜構(gòu)成，多晶硅膜通過(guò)使用POCL3作為熱擴(kuò)散源來(lái)?yè)诫s磷離子而具有導(dǎo)電性。此外，電極可以是在多晶硅膜上堆疊有鎢的鎢硅化物(WSix)膜等的多晶硅-金屬硅化物(polycide)電極。此外，使用具有開(kāi)口的抗蝕劑膜作為掩模在N型區(qū)域9中形成的源極形成區(qū)域內(nèi)以及P型區(qū)域4中形成的漏極形成區(qū)域內(nèi)摻雜P型雜質(zhì)，以便形成P型(p+)區(qū)域6和8作為漏極和源極區(qū)域。為了從區(qū)域5和3去除電子而注入硼離子；結(jié)果形成N型高濃度區(qū)域7和13。
圖5顯示了使用與圖1所示類型相同的LDMOS晶體管的電平移位電路(LSFTU)20。M1和M2表示N溝道LDMOS晶體管，M5和M6表示P溝道LDMOS晶體管。它們具有與圖1的LDMOS晶體管1相同的器件結(jié)構(gòu)。LDMOS晶體管M1、M2、M5、M6具有20V的所謂的擊穿電壓。M3、M4和M10至M17是具有5V的擊穿電壓的MOS晶體管。關(guān)于MOS晶體管符號(hào)，具有指示源極至柵極方向的箭頭的晶體管代表P溝道MOS晶體管，具有指示柵極至源極方向的箭頭的晶體管代表N溝道MOS晶體管。
輸出電路24包括一對(duì)N溝道差分輸入MOS晶體管M1、M2；一對(duì)分別與差分輸入MOS晶體管M1、M2的漏極連接的P溝道箝位MOS晶體管M5、M6；以及一對(duì)分別與箝位MOS晶體管M5、M6的源極相連的P溝道負(fù)載MOS晶體管M3、M4。該對(duì)負(fù)載MOS晶體管M3、M4交叉耦合，其中一個(gè)晶體管的柵極電極與另一個(gè)晶體管的漏極電極耦合，所述另一個(gè)晶體管的柵極電極與所述一個(gè)晶體管的漏極電極連接。21表示12V電源，22和23表示5V電源。MOS晶體管M14至M17構(gòu)成了偏置電路25。當(dāng)PWM信號(hào)被偏置(例如，PWM_IN＝0V)時(shí)，M1的柵極導(dǎo)通。此時(shí)，M3的柵極關(guān)閉，沒(méi)有電流流過(guò)N1。因?yàn)榇嗽?，M5不能作為晶體管工作，不能通過(guò)其源極輸出箝位電壓(7V)。為了激活M5，必須提供微小的漏極電流。正是箝位電路產(chǎn)生了此微小電流。M14和M15產(chǎn)生微小電流，當(dāng)N1等于M14的源極電壓時(shí)，通過(guò)M16提供M14和M15產(chǎn)生的微小電流，以保持箝位電路起作用。PWM_IN是脈寬調(diào)制的脈沖信號(hào)，幅度為5V。脈沖信號(hào)PWM_IN通過(guò)CMOS反相器(由M10和M11構(gòu)成)被反相，并被發(fā)送至一個(gè)輸入MOS晶體管M1的柵極。由M10和M11構(gòu)成的CMOS反相器的輸出通過(guò)由M12和M13構(gòu)成的CMOS反相器而被反相，并被發(fā)送至另一個(gè)輸入MOS晶體管M2的柵極。響應(yīng)施加在該對(duì)差分輸入MOS晶體管M1和M2的差分輸入，輸出電路24從節(jié)點(diǎn)N1和N2輸出幅度為7至12V的信號(hào)，其相對(duì)差分輸入的5V幅度被電平移位。此處，當(dāng)輸入晶體管M1、M2開(kāi)啟/關(guān)閉時(shí)，MOS晶體管M5(M6)的源極與漏極之間的寄生電容C1工作，以便通過(guò)與C1容性耦合快速地將M5(M6)的漏極(源極)中的電荷傳送到源極(漏極)。此時(shí)，由于圖4的等效電路中所示的相當(dāng)大的寄生電容C3沒(méi)有直接連接在半導(dǎo)體襯底與源極之間，所以在MOS晶體管M5(M6)的源極/漏極跟隨響應(yīng)中沒(méi)有出現(xiàn)有害的大的延遲。
圖6顯示了使用圖3的比較示例的LDMOS晶體管1A用于箝位MOS晶體管M5、M6的電平移位電路。此處，從M5(M6)的源極可看到相當(dāng)大的寄生電容C3。
圖7顯示了與輸入脈沖PWM_IN的變化相關(guān)的輸出節(jié)點(diǎn)N1的模擬波形，圖8顯示了與輸入脈沖PWM_IN的變化相關(guān)的輸出節(jié)點(diǎn)N2的模擬波形。N1a和N2a涉及圖5的情況，其中使用LDMOS晶體管1，并且實(shí)際上沒(méi)有從源極看到的襯底電容(SUB電容)。N1b和N2b涉及圖6的情況，其中使用LDMOS晶體管1A，并且從源極看到的襯底電容(SUB電容)例如為200fF。按照模擬結(jié)果，如圖7所示，從N1a超過(guò)閾值電壓(9.45V，7至12V之間的中心電壓)的時(shí)刻直到N1b超過(guò)閾值電壓(9.45V，7至12V之間的中心電壓)的時(shí)刻為止具有2.1納秒的延遲。如圖8所示，從N2a超過(guò)閾值電壓(9.45V，7至12V之間的中心電壓)的時(shí)刻直到N2b超過(guò)閾值電壓(9.45V，7至12V之間的中心電壓)的時(shí)刻為止具有2.5納秒的延遲。
圖9顯示了使用上述的電平移位電路(LSFTU)20的降壓開(kāi)關(guān)式調(diào)節(jié)器。開(kāi)關(guān)式調(diào)節(jié)器30是封裝件，其中包括N溝道第一功率MOS晶體管31和N溝道第二功率MOS晶體管32，兩者被設(shè)計(jì)用于推挽操作；驅(qū)動(dòng)器IC 33，產(chǎn)生開(kāi)關(guān)控制信號(hào)GL和GH以便驅(qū)動(dòng)用于推挽操作的第一功率MOS晶體管31和第二功率MOS晶體管32。
驅(qū)動(dòng)器IC 33具有第一邏輯電路34，電平移位電路35和第二邏輯電路36。第一邏輯電路34接收具有由第一工作電源電壓(0至5V)所確定的幅度的脈沖信號(hào)PWM_IN，產(chǎn)生用于第一功率MOS晶體管31的開(kāi)關(guān)控制信號(hào)GL，并在第一工作電源電壓(0至5V)工作。電平移位電路35將脈沖信號(hào)PWM_IN的幅度移位到第二工作電源電壓(7至12V)，其電平高于第一工作電源電壓。第二邏輯電路36接收來(lái)自電平移位電路35的輸出，產(chǎn)生用于第二功率MOS晶體管32的開(kāi)關(guān)控制信號(hào)GH，并在第二工作電源電壓(7至12V)工作。脈沖信號(hào)PWM_IN由脈寬調(diào)制電路(PWMC)37輸出。
第一邏輯電路34由反相器34A、與門34B、與門34C、串聯(lián)到與門34C的偶數(shù)步反相器34F、以及電平移位電路(LSFTU)34E構(gòu)成，其中電平移位電路(LSFTU)34E將信號(hào)GL移位到第二工作電源電壓(7至12V)，其電平高于第一工作電源電壓(0至5V)。第二邏輯電路36由與門36A、串聯(lián)到與門36A的偶數(shù)步反相器36B、以及電平移位電路(LSFTU)36C構(gòu)成，其中電平移位電路(LSFTU)36C將來(lái)自與門36A的輸出移位到第一工作電源電壓(0至5V)，其電平低于第二工作電源電壓(7至12V)。電平移位電路35和34E與圖5的電平移位電路相同。電平移位電路36C按照如下構(gòu)成(未顯示)P型差分輸入MOS晶體管M1、M2(替代N型的晶體管)設(shè)置在12V電源側(cè)，N型箝位MOS晶體管M5、M6(替代P型的晶體管)設(shè)置在它們底下，N型負(fù)載MOS晶體管M3、M4(替代P型的晶體管)設(shè)置在箝位MOS晶體管M5、M6與地電位Vss之間。偏置電路工作在0至5V；將5V電壓施加在箝位MOS晶體管M5、M6的柵極，將幅度為7至12V的信號(hào)發(fā)送至差分輸入MOS晶體管的柵極。
在第二功率MOS晶體管32關(guān)閉之后，第一邏輯電路34開(kāi)啟第一功率MOS晶體管31；在第一功率MOS晶體管31關(guān)閉之后，第二邏輯電路36開(kāi)啟第二功率MOS晶體管32。從反相器34D通過(guò)電平移位電路34E到達(dá)與門36A的信號(hào)線是一條用于通知第二邏輯電路36該功率MOS晶體管31被關(guān)閉的通路。另一方面，從與門36A的輸出通過(guò)電平移位電路36C到達(dá)與門34B的信號(hào)線是用于通知第一邏輯電路該功率MOS晶體管IC 32被關(guān)閉的通路。輸出電壓VSWH被發(fā)送至與門34B的另一個(gè)輸入。
第一邏輯電路34和第二邏輯電路36按照下面的方式彼此配合地工作在檢測(cè)到功率MOS晶體管31(32)被關(guān)閉之后，第二(第一)邏輯電路開(kāi)啟功率MOS晶體管32(31)。換言之，如圖10所示，為了防止在開(kāi)關(guān)式調(diào)節(jié)器30的推挽輸出晶體管31、32中流過(guò)電流，第一邏輯電路34和第二邏輯電路36以以下方式控制推挽操作，以便在開(kāi)關(guān)轉(zhuǎn)變期間產(chǎn)生空載時(shí)間DT1、DT2，在空載時(shí)間DT1、DT2期間兩個(gè)晶體管都關(guān)閉。在電平移位電路35、34E和36C中，如前所述，作為P溝道箝位MOS晶體管的LDMOS晶體管加快了對(duì)源極/漏極電極電壓改變的跟隨響應(yīng)。對(duì)LDMOS晶體管的源極/漏極電極電壓改變的快速跟隨響應(yīng)抑制了空載時(shí)間DT1、DT2中無(wú)效部分的增加。圖11顯示了作為對(duì)比示例的具有增加的空載時(shí)間的信號(hào)波形。DL1和DL2表示在通過(guò)電平移位電路移位中的延遲時(shí)間。在DL1和DL2期間內(nèi)，電流流過(guò)功率MOS晶體管31的主體二極管?？蛰d時(shí)間DT1和DT2的增加將增加由推挽晶體管31、32的寄生二極管所導(dǎo)致的內(nèi)部電流損耗，并且理論上這樣的內(nèi)部損耗應(yīng)當(dāng)比推挽晶體管的導(dǎo)通電阻所導(dǎo)致的損耗大幾十倍。例如，晶體管32導(dǎo)通時(shí)的功耗(PLon)和晶體管32關(guān)閉時(shí)的功耗(PLoff)被如下考慮。在晶體管32的導(dǎo)通電阻(Ron)為1mΩ、電流為25A、占空比為2.5/1000、寄生二極管的正向電壓(VF)為0.8V的條件下，存在下面所示的關(guān)系PLon＝Ron×I2＝1mΩ×252×2.5/1000＝1.6mWPloff＝25×0.8×2.5/1000＝50mW圖12顯示了空載時(shí)間與功耗之間典型的相互關(guān)系。
因此，使用上述縮短了開(kāi)關(guān)式調(diào)節(jié)器30推挽輸出晶體管31、32之空載時(shí)間的LDMOS器件的電平移位電路35、34E和36C，在降低由開(kāi)關(guān)式調(diào)節(jié)器30導(dǎo)致的功耗方面是有用的。
圖13以組裝的形式顯示了圖9的降壓開(kāi)關(guān)式調(diào)節(jié)器30。此處所示的是安裝在引線框40上的第一功率MOS晶體管31、第二功率MOS晶體管32和驅(qū)動(dòng)器IC 33，IC焊盤連接到對(duì)應(yīng)的引線端。作為半導(dǎo)體器件的開(kāi)關(guān)式調(diào)節(jié)器30被樹(shù)脂模制并露出引線端。
圖14顯示了使用開(kāi)關(guān)式調(diào)節(jié)器的電子電路。圖中所示的電子電路是類似于工作站母板的由封裝襯底42構(gòu)成的處理器板，封裝襯底42上通常安裝了微處理器(MPU)43、加速器(ACS)44、存儲(chǔ)器(MEM)45和開(kāi)關(guān)式調(diào)節(jié)器30。此處，開(kāi)關(guān)式調(diào)節(jié)器30是MPU 43的電源電路。每個(gè)開(kāi)關(guān)式調(diào)節(jié)器30具有25A的電流供電能力。開(kāi)關(guān)式調(diào)節(jié)器30能夠直接安裝在封裝襯底42上的配線上。但是，如此作法可能會(huì)增加封裝襯底42的從驅(qū)動(dòng)器IC 33到功率MOS晶體管IC 31、IC 32的信號(hào)延遲，因此延長(zhǎng)了上述的空載時(shí)間。在此意義上，如圖13所示構(gòu)造的其中通過(guò)安裝在單個(gè)引線框中的開(kāi)關(guān)式調(diào)節(jié)器30完成電路連接的半導(dǎo)體器件在降低上述空載時(shí)間的有害增加方面將是有效的。圖15顯示了連接在電路中的開(kāi)關(guān)式調(diào)節(jié)器30。
圖16是縱向剖面圖，一起顯示了MOS晶體管1、1A和M1。NW表示N型阱區(qū)；PW表示P型阱區(qū)；CHN表示N溝道形成區(qū)域；CHP表示P溝道形成區(qū)域。晶體管M1包括形成在P型半導(dǎo)體襯底(PSUB)中的N型第四阱區(qū)50；形成在第四阱區(qū)50中的P型第五阱區(qū)51；形成在第四阱區(qū)50中的漏極區(qū)域52；形成在第五阱區(qū)51中的源極區(qū)域53；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第五阱區(qū)51上方的柵極電極54；以及形成在柵極電極與漏極區(qū)域之間的絕緣層55。
已經(jīng)參照本發(fā)明的優(yōu)選實(shí)施例說(shuō)明了發(fā)明人所提出的本發(fā)明。但是本發(fā)明不限于此，顯而易見(jiàn)的是，在沒(méi)有脫離本發(fā)明實(shí)質(zhì)和范圍的情況下，可以對(duì)這些細(xì)節(jié)進(jìn)行各種修改。
例如，源極區(qū)域和漏極區(qū)域不必彼此同心。本發(fā)明的LDMOS晶體管可以用于電平移位電路以外的電路。電平移位電路可以用于開(kāi)關(guān)式調(diào)節(jié)器以外的器件。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有形成在第一導(dǎo)電類型的半導(dǎo)體襯底上的LDMOS晶體管，該LDMOS晶體管包括形成在第一導(dǎo)電類型的半導(dǎo)體襯底中的第二導(dǎo)電類型的第一阱區(qū)；形成在第一阱區(qū)中的第一導(dǎo)電類型的第二阱區(qū)；形成在第二阱區(qū)中的第二導(dǎo)電類型的第三阱區(qū)；形成在第二阱區(qū)中的漏極區(qū)域；形成在第三阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第三阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中第一導(dǎo)電類型是指P型，第二導(dǎo)電類型是指N型，LDMOS晶體管是P溝道類型的晶體管。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，進(jìn)一步包括使用P溝道LDMOS晶體管的電平移位電路，該電平移位電路包括一對(duì)N溝道差分輸入MOS晶體管；一對(duì)分別與差分輸入MOS晶體管的漏極耦合的P溝道箝位MOS晶體管；以及一對(duì)分別與箝位MOS晶體管的源極耦合的P溝道負(fù)載MOS晶體管，其中P溝道箝位MOS晶體管是LDMOS晶體管；其中該對(duì)負(fù)載MOS晶體管交叉耦合，其中一個(gè)負(fù)載MOS晶體管的柵極電極與另一個(gè)負(fù)載MOS晶體管的漏極電極耦合，所述另一個(gè)負(fù)載MOS晶體管的柵極電極與所述一個(gè)負(fù)載MOS晶體管的漏極電極耦合；以及其中響應(yīng)施加在該對(duì)差分輸入MOS晶體管的差分輸入，從該對(duì)箝位MOS晶體管的源極電極輸出相對(duì)于差分輸入的幅度被電平移位的信號(hào)。
4.一種半導(dǎo)體器件，構(gòu)成降壓開(kāi)關(guān)式調(diào)節(jié)器，具有第一功率MOS晶體管和第二功率MOS晶體管，兩者被設(shè)計(jì)用于推挽操作；以及驅(qū)動(dòng)器IC，產(chǎn)生開(kāi)關(guān)控制信號(hào)以便驅(qū)動(dòng)用于推挽操作的第一功率MOS晶體管和第二功率MOS晶體管，該驅(qū)動(dòng)器IC包括第一邏輯電路，接收具有由第一工作電源電壓所確定的幅度的時(shí)鐘信號(hào)，產(chǎn)生用于第一功率MOS晶體管的開(kāi)關(guān)控制信號(hào)，并在第一工作電源電壓工作；電平移位電路，將時(shí)鐘信號(hào)的幅度移位到其電平高于第一工作電源電壓的第二工作電源電壓；和第二邏輯電路，接收來(lái)自電平移位電路的輸出，產(chǎn)生用于第二功率MOS晶體管的開(kāi)關(guān)控制信號(hào)，并在第二工作電源電壓工作；其中第一邏輯電路在第二功率MOS晶體管關(guān)閉之后開(kāi)啟第一功率MOS晶體管；并且第二邏輯電路在第一功率MOS晶體管關(guān)閉之后開(kāi)啟第二功率MOS晶體管，該電平移位電路包括一對(duì)N溝道差分輸入MOS晶體管；一對(duì)分別與差分輸入MOS晶體管的漏極耦合的P溝道箝位MOS晶體管；以及一對(duì)分別與所述箝位MOS晶體管的源極耦合的P溝道負(fù)載MOS晶體管；其中該對(duì)負(fù)載MOS晶體管交叉耦合，其中一個(gè)負(fù)載MOS晶體管的柵極電極與另一個(gè)負(fù)載MOS晶體管的漏極電極耦合，所述另一個(gè)負(fù)載MOS晶體管的柵極電極與所述一個(gè)負(fù)載MOS晶體管的漏極電極耦合；其中時(shí)鐘信號(hào)的反相信號(hào)和非反相信號(hào)被輸入到該對(duì)差分輸入MOS晶體管，并響應(yīng)此輸入，從該對(duì)箝位MOS晶體管的源極電極輸出相對(duì)于該差分輸入的幅度被電平移位的信號(hào)；以及其中P溝道箝位MOS晶體管是LDMOS晶體管，該LDMOS晶體管包括形成在P型半導(dǎo)體襯底中的N型第一阱區(qū)；形成在第一阱區(qū)中的P型第二阱區(qū)；形成在第二阱區(qū)中的N型第三阱區(qū)；形成在第二阱區(qū)中的漏極區(qū)域；形成在第三阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第三阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其中該降壓開(kāi)關(guān)式調(diào)節(jié)器被封裝成一個(gè)封裝件。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中輸入MOS晶體管包括形成在P型半導(dǎo)體襯底中的N型第四阱區(qū)；形成在第四阱區(qū)中的P型第五阱區(qū)；形成在第四阱區(qū)中的漏極區(qū)域；形成在第五阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第五阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。
7.一種電子電路，具有在封裝襯底上的微處理器以及為微處理器提供電力的電源電路，其中電源電路包括多個(gè)如權(quán)利要求5所述的半導(dǎo)體器件。
全文摘要
一種加快了對(duì)源極/漏極電極電壓變化的響應(yīng)的半導(dǎo)體集成電路。LDMOS晶體管包括形成在第一導(dǎo)電類型的半導(dǎo)體襯底中的第二導(dǎo)電類型的第一阱區(qū)；形成在第一阱區(qū)中的第一導(dǎo)電類型的第二阱區(qū)；形成在第二阱區(qū)中的第二導(dǎo)電類型的第三阱區(qū)；形成在第二阱區(qū)中的漏極區(qū)域；形成在第三阱區(qū)中的源極區(qū)域；隔著柵極絕緣膜形成在漏極區(qū)域與源極區(qū)域之間的第三阱區(qū)上方的柵極電極；以及形成在柵極電極與漏極區(qū)域之間的絕緣層。半導(dǎo)體襯底與源極區(qū)域之間的寄生電容以及襯底與漏極區(qū)域之間的寄生電容被分別串聯(lián)，并且看起來(lái)相當(dāng)小。因此，在作為對(duì)源極(漏極)電極電壓變化的跟隨響應(yīng)的漏極(源極)電壓變化的延遲相當(dāng)小。
文檔編號(hào)H01L27/088GK1773726SQ20051011638
公開(kāi)日2006年5月17日 申請(qǐng)日期2005年10月21日 優(yōu)先權(quán)日2004年10月21日
發(fā)明者檜谷光春, 長(zhǎng)澤俊夫, 田村晃洋 申請(qǐng)人:株式會(huì)社瑞薩科技