專利名稱：半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種其中將齊納二極管設置在外部端子和地(GND)之間的半導體器件。
背景技術(shù)：
例如，JP 7-147727 A公開了一種其中將齊納二極管設置在外部端子和GND之間的半導體器件。該齊納二極管用于保護電路，使之免受由靜電放電(ESD)和諸如浪涌等噪聲所造成的破壞。
圖5A和圖5B是示出其中將齊納二極管設置在外部端子和GND之間的半導體的示意圖。圖5A是示出半導體器件90中的外部端子t1和t2周圍的等效電路的示意圖，圖5B是示出半導體芯片90c中的電路元件的設置的頂視圖。
在圖5A中，外部端子t1和t2分別是電源端子和輸出端子。半導體器件90包括齊納二極管Z1和Z2，它們各包括三個串聯(lián)的二極管，連接在外部端子t1和t2與GND之間，以便旁路諸如ESD和浪涌等噪聲電流。
如圖5B所示，該半導體器件通過一根短線將外部端子t1和t2周圍的齊納二極管Z1和Z2與GND端子連接在一起，以便盡可能快地將噪聲電流旁路到GND。
近年來，人們希望得到具有高噪聲容限的齊納二極管Z1和Z2。然而，如果齊納二極管為了具有高噪聲容限而變得更大，則半導體本身也會變得更大，并且制造成本會增加。

發(fā)明內(nèi)容
鑒于以上問題，本發(fā)明的目的是提供一種具有高噪聲容限、低成本的半導體器件。
相應地，一種半導體器件包括一個齊納二極管和一個電阻，該齊納二極管設置在外部端子和地之間，該電阻與該齊納二極管串聯(lián)。
該齊納二極管和電阻對噪聲電壓進行分壓，使得即使使用小齊納二極管，半導體器件也能夠具有高噪聲容限。因此，可以得到具有高噪聲容限、低成本的半導體器件。
附圖簡述通過以下參考附圖而進行的詳細說明，本發(fā)明的上述和其他目的、特征以及優(yōu)點將變得更加顯而易見。在附圖中

圖1A是示出半導體中外部端子周圍的等效電路的示意圖；圖1B是示出圖1A中所示電路元件的設置的頂視圖；圖1C和1D是示出由圖1B中所示虛線所圍繞的部分“A”的放大圖；圖2是示出噪聲注入試驗的噪聲容限的評估結(jié)果的示意圖；圖3是示出電路元件的設置的頂視圖；圖4A是示出半導體中外部端子周圍的等效電路的示意圖；圖4B和4C是示出圖4A中所示電路元件的設置的頂視圖；圖5A是示出半導體中外部端子周圍的等效電路的示意圖；以及圖5B是示出圖5A中所示電路元件的設置的頂視圖。
優(yōu)選實施例的詳細說明在圖1A中，將電源端子和輸出端子顯示為外部端子。齊納二極管Z1和Z2各包括三個串聯(lián)的二極管，它們連接在外部端子t1和t2與地之間。齊納二極管Z1和Z2與電阻Ra串聯(lián)，并通過電阻Ra將齊納二極管Z1和Z2連接在外部端子t1和t2與地之間。因此，齊納二極管Z1和Z2與電阻Ra對施加在外部端子t1和t2上的諸如ESD和浪涌等噪聲電壓進行分壓，使得即使使用小齊納二極管Z1和Z2，半導體器件100也可以具有高噪聲容限。
電阻Ra是用鋁線形成的，如圖1B所示。電阻Ra也可以用鉻一硅(Cr-Si)薄層或硅的雜質(zhì)擴散層形成。
用鋁線工藝形成電阻Ra，其中電路元件通常相互連接，從而不需其他工藝，例如形成Cr-Si的薄層電阻。因此，可以低成本地制造該半導體。
電阻Ra的布線寬度大于40微米，從而可以增加電阻Ra的允許電流密度。因此，可以防止電阻Ra受諸如ESD和浪涌等大噪聲的破壞。
電阻Ra的布線圖案設置在半導體芯片100c的外圍。盡管由于鋁的電阻率低并且布線寬度寬，因此需要長的布線圖，但不需要修改其他布線圖案，因為鋁線設置在外圍。此外，可以消除由于形成電阻Ra而造成的空間冗余。
如圖1C所示，電阻Ra的布線圖案的角優(yōu)選為圓形。如圖1D所示，可以形成該角使其比布線寬度w寬。通過該角減小諸如ESD和浪涌等大噪聲，從而防止該角處的電阻Ra受到破壞。
在一種相關(guān)的半導體中，兩個齊納二極管各包括三個串聯(lián)二極管，它們設置在外部端子和地端子附近。通過短鋁線將所述二極管連接到這些端子。鋁線電阻大約是0.2ohm(Ω)。如圖2所示，該相關(guān)半導體的噪聲注入試驗的噪聲容限大約是1.3kV。在本發(fā)明中，如圖2所示，當鋁線電阻為2.9Ω或3.5Ω時，噪聲容限分別為2.4kV或2.8kV。
電阻Ra可以優(yōu)選大于2Ω，從而噪聲注入的容限量可以大于2kV。
電阻Ra的布線圖案可以是多折疊形狀，如圖3所示，從而電阻Ra可以節(jié)省半導體芯片100c上的空間。該布線圖案也可以是單折疊形狀。
如圖4A-4C所示，外部端子t1和齊納二極管Z1與電阻Rc1或Rd1串聯(lián)，外部端子t2和齊納二極管Z2與電阻Rc2或Rd2串聯(lián)。也就是說，每個電阻都獨立地連接到齊納二極管Z1和Z2中的每一個。
如圖1A和1B以及圖3所示，將一個電阻公用地設置在齊納二極管Z1和Z2處，從而節(jié)省電阻的空間。因此，該半導體器件可以很小并且具有高噪聲容限。此外，可以不像圖4A-4C所示的那樣將電阻設置在齊納二極管Z1和Z2的下方(GND端子一側(cè))，而是設置在齊納二極管Z1和Z2的上方(外部端子一側(cè))。此外，也可以將電阻設置在齊納二極管Z1和Z2的兩側(cè)。
如上所述，半導體100-103包括設置在半導體芯片100c上的外部端子t1和t2與GND之間的齊納二極管Z1和Z2，它們包括與齊納二極管Z1和Z2串聯(lián)的電阻，從而本實施例的半導體可以提供低成本、高噪聲容限的半導體器件。
權(quán)利要求
1.一種半導體器件(100，101，102，103)，包括齊納二極管(Z1，Z2)，設置在外部端子(t1，t2)和地(g)之間；以及電阻(Ra，Rb，Rc1，Rc2，Rd1，Rd2)，與所述齊納二極管(Z1，Z2)串聯(lián)。
2.根據(jù)權(quán)利要求1所述的半導體器件(100，101，102，103)，還包括多個所述齊納二極管(Z1，Z2)，分別連接在多個所述外部端子(t1，t2)和地(g)之間，其中所述多個齊納二極管中的每一個僅與一個電阻(Ra，Rb)串聯(lián)。
3.根據(jù)權(quán)利要求1或2所述的半導體器件(100，101，102，103)，其中所述電阻(Ra，Rb，Rc1，Rc2，Rd1，Rd2)是由鋁線的布線圖案形成的。
4.根據(jù)權(quán)利要求3所述的半導體器件(100，101，102，103)，其中所述布線圖案的寬度大于40微米。
5.根據(jù)權(quán)利要求3所述的半導體器件(100，101，102，103)，其中所述布線圖案的角是圓形的。
6.根據(jù)權(quán)利要求3所述的半導體器件(100，101，102，103)，其中形成所述布線圖案的角，使其比該布線的寬度(w)寬。
7.根據(jù)權(quán)利要求3所述的半導體器件(100，101，102，103)，其中所述電阻(Ra，Rb，Rc1，Rc2，Rd1，Rd2)大于2歐姆。
8.根據(jù)權(quán)利要求3所述的半導體器件(100，101，102，103)，其中所述布線圖案設置在所述半導體芯片(100c、102c、103c)的外圍。
9.根據(jù)權(quán)利要求3所述的半導體器件(100，101，102，103)，其中以折疊形狀形成所述布線圖案。
10.根據(jù)權(quán)利要求9所述的半導體器件(100，101，102，103)，其中以多折疊形狀形成所述布線圖案。
全文摘要
一種半導體器件包括齊納二極管和電阻，其中，該齊納二極管連接在外部端子和地之間，該電阻與該齊納二極管串聯(lián)。該齊納二極管和電阻對噪聲電壓進行分壓，使得即使使用小齊納二極管，該半導體器件也可以具有高噪聲容限。
文檔編號H01L23/58GK1750263SQ20051009920
公開日2006年3月22日 申請日期2005年9月9日 優(yōu)先權(quán)日2004年9月14日
發(fā)明者山下安洋, 久納理 申請人:株式會社電裝