專利名稱：電荷捕捉半導體存儲裝置的制作方法
技術領域：
本發(fā)明與一種電荷捕捉半導體存儲裝置有關，特別是包括氮化物只讀存儲器(NROM)單元的存儲裝置。
背景技術：
以電力寫入或消除的非易失性存儲單元，可利用電荷捕捉存儲單元所實作，其包括一存儲層序列，其具有介電材料，以及介于介電材料局限層之間的存儲層，所述介電材料局限層具有較所述存儲層為大的能帶間隙。
此存儲層序列是配置于一半導體層或基板中的溝道區(qū)域之間，并提供一柵極以施加電壓的方式控制所述溝道。所述單元的寫入是利用電荷載子的加速所實作，特別是在溝道中的電子，以產(chǎn)生具有足夠運動能量的電荷載子，貫穿所述局限層并于存儲層之中捕捉。源極與漏極區(qū)域是在所述溝道區(qū)域的兩端處提供，以施加所述加速電壓。所述晶體管結構的閾值電壓在所述存儲單元讀取的寫入狀態(tài)時感應。像是硅氧化氮氧化硅存儲單元的電荷捕捉存儲單元范例，其中所述半導體材料的氧化物都是局限層，而所述半導體材料的氮化物都是存儲層，且所述半導體材料通常是硅。
由B.Eitan等人于IEEE Electron Device Letters，volume 21，pages 543 to 545(2000)所發(fā)表的”NROMa Novel LocalizedTrapping，2-Bit Nonvolatile Memory Cell”，描述一種電荷捕捉存儲單元，其具有氧化物、氮化物與氧化物的存儲層序列，并特別適用于一種讀取電壓的操作，其與寫入電壓相反(反向讀取)。所述氧化物-氮化物-氧化物層序列是被特別設計以避免所述直接的穿隧方式，并確保所述捕捉電荷載子的垂直保留。所述氧化物則特別是具有大于5納米的厚度。
所述存儲層可以利用另一種介電材料所替代，提供小于所述局限層所能提供的能帶間隙。所述能帶間隙的差異應所述盡可能的大，以保證良好的電荷載子局限與良好的資料保留。當使用二氧化硅做為局限層時，所述存儲層可以是氧化鉭、氧化鎘、氧化鈦、氧化鋯或氧化鋁。同樣的，純粹的傳導硅(未摻雜)也可以做為所述存儲層的材料。
使用所述標準平面氮化物只讀存儲器(NROM)單元，可能藉由施加反向操作電壓，而在溝道兩側處儲存位。此意為可以在每個存儲單元中寫入兩個位。但是因為所述單元尺寸的減少，隨著用于電荷儲存的位置愈來愈靠近，所述兩位分離便變地愈來愈困難，因此便形成所述平面氮化物只讀存儲單元的尺寸限制。
包括電荷捕捉單元的進一步半導體存儲裝置微型化，是由于所述需要的最小有效溝道長度而受到限制。為了排除此問題，便提出將存儲單元配置在溝渠側壁的方法。所述柵極是配置在所述溝渠之中，因此沿著所述溝渠的側壁及/或底部所配置的溝道便可受到控制。源極與漏極區(qū)域是配置在所述裝置的上方表面，以及所述溝渠的一底部區(qū)域。所述溝渠晶體管結構是因此適當?shù)赜行p少所述存儲單元陣列所需表面面積。

發(fā)明內容
本發(fā)明的一目標是提供一種進一步減少尺寸的電荷捕捉半導體存儲裝置。
另一目標是改良配置在極度減少面積存儲單元陣列中，電荷捕捉半導體存儲裝置中的兩位分離。
本發(fā)明尚有另一目標是提供一種為了寫入二或更多位所準備，一種包括氮化物只讀存儲單元的極度收縮存儲單元陣列。
根據(jù)本發(fā)明，標準的半導體技術是足夠產(chǎn)生電荷捕捉存儲裝置的實體。
所述存儲裝置包括存儲單元，其由在一半導體層或基板主要表面處的凹處所形成。這些凹處，其較佳地是為圓柱形，是在其側壁上帶有一存儲層序列。所述凹處的內部是由一種電力傳導材料填充，其形成所述柵極。鄰近所述上方部分以及所述凹處下方部分的半導體材料，是被摻雜以形成源極與漏極區(qū)域。與所述凹處底部接觸的下源極/漏極區(qū)域，可以與接觸插頭接觸，其可以利用接線層的傳導導線產(chǎn)生所述下源極/漏極區(qū)域的電連接。所述上源極/漏極區(qū)域較佳地是為所述凹處的上方部分，并受到所述半導體層或基板的主要表面區(qū)域限制，其中可與所述對應的位線接觸。
在此方法中，所述上源極/漏極區(qū)域行與所述下源極/漏極區(qū)域行可利用位電力連接，其彼此之間平行配置在所述裝置的上方表面處。所述位線與所述字線交叉，其是彼此平行配置并與所述位線電力絕緣，并與所述存儲單元的柵極列連接。所述存儲層序列至少提供于鄰近所述源極/漏極區(qū)域，因此信息位可在所述溝道區(qū)域的兩端處儲存，其是形成在所述凹處的較佳圓柱形側壁的半導體材料中。


本發(fā)明的這些與其它目標、特征及有利處，將以后續(xù)的圖標簡要描述、詳細描述、附加權利要求及圖標而變得清楚。
圖1顯示所述半導體存儲裝置的較佳實施例，包含位線與字線斷面的交叉斷面部分結構圖。
圖2顯示所述裝置的一示范實施例頂視圖，說明所述凹處、柵極、位線與字線的配置。
具體實施例方式
所述電荷捕捉半導體存儲裝置包括一半導體層或基板，其具有主要表面，較佳地是以蝕刻方式形成凹處。這些凹處做為各自存儲單元的位置，每個都包括一晶體管結構與一存儲層序列。圖1顯示穿過半導體材料基板1的交叉斷面，較佳地是為硅材料，其中已經(jīng)蝕刻圓柱形凹處2。圖1的理想圖標顯示具有平坦底部區(qū)域的兩個圓柱形形狀凹處。根據(jù)所述標準蝕刻方法，所述裝置的實際實施例可實作為具有圓形的或錐形的底部。在任一情況中，對凹處的幾何形狀并沒有限制。較佳的，所述凹處是為圓柱形，但實際型式可以與理想圓柱型式不同。所述凹處的側壁是以所述存儲層序列3所覆蓋，其至少配置在鄰近所述源極/漏極區(qū)域的側壁區(qū)域中。所述凹處的內部是以所述柵極4材料填充。所述柵極4的圓柱形形狀是在圖1的左側指出，其顯示三維觀點的柵極。此將進一步結合圖2說明。
圖1也顯示所述上源極/漏極區(qū)域5與下源極/漏極區(qū)域6的位置，其可以利用已知注入方式所產(chǎn)生標準擴散區(qū)域的摻雜區(qū)域所形成。所述存儲層序列3可以是適當做為電荷捕捉存儲層序列形成的任何材料序列，舉例而言像是一種氧化物-氮化物-氧化物層序列，氮化物層形成所述存儲層，其在單元寫入的過程中捕捉電荷載子。
圖1顯示三維觀點的接觸插頭7，其以配置在所述主要裝置表面上的傳導導線與所述下源極/漏極區(qū)域6連接。配置在所述裝置上，做為尋址所述各自存儲單元的傳導導線，是在圖1的頂部，以位線與字線的短部分所指明。其具有第一位線8，提供用以在其上方表面上與所述上源極/漏極區(qū)域5的行接觸。其在圖1中以陰影區(qū)域指明，其中所述左側上源極/漏極區(qū)域5的上方表面，是與所述第一位線8的下方表面區(qū)域連接。所述下源極/漏極區(qū)域6是與所述第二位線9電力連接，其在此實施例中配置在所述主要裝置表面之上。所述接觸插頭是提供做為在所述下源極/漏極區(qū)域6與所述第二位線下方表面之間的垂直電連接。第一位線8與第二位線9是以交替序列的方式彼此平行配置。
在所述位線上及跨過所述位線，具有字線10，其與所述存儲單元列的柵極4接觸。所述破碎線代表隱藏的等高線，其在上方由字線10覆蓋。在圖1中的左方柵極是以透視圖的方式顯示。所述柵極4的上方圓形區(qū)域，其在所述透視圖中以一橢圓所表示，是由所述字線10接觸。
所述傳導導線是在所述裝置主要表面上的不同高度中，配置在三個不同的接線層中。所述第一位線8是立即地配置在所述半導體表面之上。所述第二位線9是在所述半導體表面以上升高，并與所述半導體材料電力絕緣，特別是所述上源極/漏極區(qū)域5。所述第二位線9也可以以埋設位線的方式實作，直接地與在所述半導體層或基板之中的下源極/漏極區(qū)域6連接。所述下源極/漏極區(qū)域6可以形成部分摻雜區(qū)域，提供做為第二位線，其沿著所述存儲單元陣列行連續(xù)配置。所述字線10較佳地是配置在所述位線之上，并與其電力絕緣。
圖2為所述裝置的頂視圖，其顯示所述位線與字線，對于包括所述存儲層序列與柵極的凹處配置。所述存儲單元是以一形成列與行的周期性矩型方式配置。在圖2中，所述行從左上方至右下方配置，且所述列從左下方至右上方配置。所述存儲單元是以指明所述柵極4的實心圓表示，所述周圍的存儲層序列3是配置在所述凹處的圓柱形側壁上，且所述上源極/漏極區(qū)域5是以在所述半導體層或基板之中的摻雜區(qū)域形成。在圖2中所述下源極/漏極區(qū)域6的位置是以兩存儲單元列區(qū)域中的陰影寬廣空間指明。
所述第一位線8與兩相鄰行存儲單元的上源極/漏極區(qū)域5，在圖2中以狹窄陰影所標注的區(qū)域中接觸。在兩個第一位線8之間，具有一第二位線9，其也沿著行配置，并與屬于相鄰行脫序對的兩鄰近行下源極/漏極區(qū)域6電力連接，其中所述存儲單元陣列便被細分。如果在所述下源極/漏極區(qū)域6中的摻雜原子濃度夠高，沿著所述第二位線9可能只需要較小數(shù)量的接觸插頭7，或是所述下源板/漏極區(qū)域6甚至可以形成埋設位線，其例如可以在所述圖2中以寬廣陰影所指出的區(qū)域中延伸。然而，其較佳地是具有一接點序列的上方傳導導線型式的第二位線9，其透過接觸插頭7與所述下源極/漏極區(qū)域6接觸。做為替代，如在圖1與圖2中所顯示，所述下源極/漏極區(qū)域6可以局限為只延伸至所述鄰近四個凹處的區(qū)域，其底部可以被完全地圍繞，雖然這并不是必要的。所述凹處的型式并不需要是圓柱形。因此，可調整每個存儲單元所需要的表面區(qū)域，以達到最大的整合密度。
在此示范實施例中，配置在較高高度的位線與字線相關位置，在圖2中是以在所述位線的側向等高線區(qū)域中的破碎線所表示，其中所述位線是由所述字線10所覆蓋。在圖2中以圓形表示的所述裝置所有組件，是位于所述位線、所述字線與做為電絕緣或鈍質的電力絕緣介電材料之下，除非，在圖2中這些圓形是以連續(xù)線所顯示。所述字線10是沿著所述存儲單元陣列的列而彼此平行配置。所述位線與所述字線的寬度可以調整為可在金屬化層中實作技術的尺寸。所述位線與字線的側向尺寸，于圖1與圖2中是不同的，以讓所述圖標盡可能描述清楚，但是所述尺寸只受到所述微影要求與必須存在傳導導線之間電絕緣的限制。根據(jù)圖1的交叉斷面，是在圖2中以破碎線與彎曲寬線所指明，所述線是以箭頭所指明。其描繪曲線所沿著的斷面，說明圖1左側上的圓柱形柵極及接觸插頭的透視圖。圖1與圖2的直接比較，也闡明在圖1中所述第一與第二位線及所述字線的斷面透視圖，其并不描繪為所述平面橫斷面的部分。
所述電荷捕捉存儲單元的發(fā)明結構，提供本身進一步的存儲單元陣列收縮，由于所述溝道長度與所述加工芯片區(qū)域的最小特征尺寸F無關。本發(fā)明使得所述位密度至少是每位3F2(3F2/bit)。所述晶體管結構的垂直形狀將去除在平面晶體管中所觀察到的大部分側向邊緣影響，因此形成更均勻及更可預測的操作行為。
雖然本發(fā)明與其有利之處已經(jīng)詳細描述，應所述了解不同的改變、取代與替換也可以在此以不背離本發(fā)明精神與觀點的方式進行，如同在附加權利要求中所定義。
組件符號說明1 基板2 凹處3 存儲層序列4 柵極5 上源極/漏極區(qū)域6 下源極/漏極區(qū)域7 接觸插頭8 第一位線9 第二位線10 字線
權利要求
1.一種電荷捕捉半導體存儲裝置，包括一半導體層或基板，其具有含一凹處的一主要表面；所述凹處垂直所述主要表面處而延伸至所述半導體層或基板中，并具有一側壁與離所述主要表面最大距離處的一底部區(qū)域；一存儲層序列，其配置在至少所述凹處側壁的一區(qū)域中；一柵極電極，其配置在所述凹處中；一上源極/漏極區(qū)域，其位在鄰近所述主要表面的側壁的上部分；一下源極/漏極區(qū)域，其位在鄰近所述底部區(qū)域的側壁的下部分處；以及用于對所述柵極、所述上源極/漏極區(qū)域與所述下源極/漏極區(qū)域施加電壓的裝置。
2.如權利要求1的電荷捕捉半導體存儲裝置，更包括所述凹處為圓柱形，且其具有的底部區(qū)域為平坦圓形。
3.如權利要求1或2的電荷捕捉半導體存儲裝置，更包括所述用于施加電壓的裝置包括配置在所述下源極/漏極區(qū)域上的接觸插頭。
4.如權利要求1或2的電荷捕捉半導體存儲裝置，更包括所述上源極/漏極區(qū)域具有一上邊界表面，其位于所述主要表面中。
5.如權利要求1或2的電荷捕捉半導體存儲裝置，更包括一凹槽陣列，其位在所述半導體層或基板中，每一個凹槽都具有一存儲層序列、一柵極電極、一上源極/漏極區(qū)域以及一下源極/漏極區(qū)域，所述陣列包括行與列；一第一位線陣列，其彼此間平行配置，每一個第一位線都具有連接至所述多個上源極/漏極區(qū)域的多個電連接點，其沿著所述列中其一而配置；一第二位線陣列，其與所述第一位線平行配置，每一個第二位線都具有連接至所述多個下源極/漏極區(qū)域的多個電連接點，其沿著所述列中其一而配置；以及一字線陣列，其彼此間平行配置，每一個字線都具有連接至所述多個柵極電極的多個電連接點，其沿著所述行中其一而配置。
6.如權利要求5的電荷捕捉半導體存儲裝置，更包括所述凹槽陣列包括多對脫序的相鄰列；以及各所述對的下源極/漏極區(qū)域皆由在所述半導體層或基板中的連續(xù)摻雜區(qū)域形成。
7.如權利要求6的電荷捕捉半導體存儲裝置，更包括各所述第二位線是針對所述多對相鄰列中其一而提供；多個接觸插頭，其針對各第二位線而提供；以及所述接觸插頭的配置是為了與位于鄰近四個凹處間的區(qū)域中的所述下源極/漏極區(qū)域的連續(xù)摻雜區(qū)域接觸。
全文摘要
以一半導體基板的主要表面的凹處，較佳為圓柱形凹處形成存儲單元，其包含在側壁與一柵極電極處的存儲層序列，并具有與第一及第二位線以列方式連接的上及下源極/漏極區(qū)域。在所述第一及第二位線上配置有字線，其與柵極電極行連接。所述垂直晶體管結構促進所述單元的進一步收縮，并產(chǎn)生所需的最小有效溝道長度。
文檔編號H01L29/78GK1755933SQ20051009919
公開日2006年4月5日 申請日期2005年9月13日 優(yōu)先權日2004年9月14日
發(fā)明者M·維霍文 申請人:因芬尼昂技術股份公司