專利名稱：記憶體元件及其制造方法
技術領域：
本發(fā)明涉及一種半導體元件及其制造方法，特別是涉及一種記憶體(記憶體即為內存、存儲器、存儲介質，以下均稱為記憶體)元件及其制造方法。
背景技術：
近年來，電腦微處理器的功能越來越強，軟件所進行的程式與運算也越來越龐大，而對于記憶體需求也就越來越高。為了制造容量更大且更便宜的記憶體來滿足這種需求的趨勢，制作記憶體元件的技術與制程，已成為半導體科技持續(xù)往高集成度挑戰(zhàn)的驅動力。
其中，可抹除且可編程的只讀記憶體(erasable and programmable readonly memory，EPROM)、可電氣抹除式可編程只讀記憶體(electricallyerasable programmable read only memory，E2PROM)、閃存(Flash memory，)以及動態(tài)隨機存取記憶體(dynamic random access memory，DRAM)等非揮發(fā)性只讀記憶體元件與揮發(fā)性只讀記憶體元件由于具有可多次數(shù)據(jù)的存入、讀取、抹除等動作，所以成為個人電腦和電子設備所廣泛采用的一種記憶體元件。
一般而言，記憶體的基底所采用的材質為硅，然而，由于硅具有較小的禁帶間隙(forbidden gap)，因此在記憶體的操作上具有下述缺點當使用通道熱電子注入法(channel hot electron in jection，CHEI)進行程式化時，由于硅的禁帶間隙較小，使得硅基底與穿隧介電層之間的能障較大，因此電子或是電洞必須克服較大的能障才得以注入穿隧層中，從而使得記憶體元件的操作效率不佳。
另一方面，當利用Fowler-Nordheim穿隧法(FN Tunneling)進行抹除時，由于硅的禁帶間隙較小，因此容易引發(fā)硅基底的撞擊離子化(impactionization)而產(chǎn)生電洞，并進亦步引發(fā)陽極熱電洞撞擊(anode hot holeimpact)現(xiàn)象而對穿隧介電層造成破壞，從而造成元件的可靠度降低。

發(fā)明內容
本發(fā)明的目的在于，提供一種新的記憶體元件及其制造方法，所要解決的技術問題是使其能夠提高記憶體元件的操作速度，從而更加適于實用。
本發(fā)明的另一目的在于，提供一種新的記憶體元件及其制造方法，所要解決的技術問題是使其能夠提高記憶體元件的可靠度，從而更加適于實用。
本發(fā)明提出一種記憶體元件，其包括基底、第一絕緣層、電荷儲存層、第二絕緣層、閘電極層與源極/汲極區(qū)。其中，基底的禁帶間隙(forbiddengap)大于硅的禁帶間隙。第一絕緣層是設置于基底上，電荷儲存層是設置于第一絕緣層上，第二絕緣層是設置于電荷儲存層上，閘電極層是設置于第二絕緣層上，其中，閘電極層、第二絕緣層、電荷儲存層以及第一絕緣層構成一堆棧結構。源極/汲極區(qū)是設置于堆棧結構兩側的基底中。
依照本發(fā)明的較佳實施例所述的記憶體元件，基底的材質例如為碳化硅(SixC1-x)或碳鍺化硅(SixGeyCz)。
依照本發(fā)明的較佳實施例所述的記憶體元件，基底的材質例如為磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
本發(fā)明另提出一種記憶體元件的制造方法，包括先提供一基底。其中，基底的禁帶間隙(forbidden gap)大于硅的禁帶間隙。然后，在基底上依序形成第一絕緣層、電荷儲存層、第二絕緣層與閘電極層。其中，閘電極層、第二絕緣層、電荷儲存層與第一絕緣層構成一堆棧結構。之后，在堆棧結構兩側的基底中形成源極/汲極區(qū)。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，基底的材質例如為碳化硅或碳鍺化硅。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，形成基底的方法例如為低壓化學氣相沉積法、快速升溫化學氣相沉積法、電漿增強化學氣相沉積法、微波化學氣相沉積法、激光照射分解法、低溫分子束磊晶法或反應性磁控濺鍍法。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，基底的材質例如為磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
本發(fā)明再提出一種記憶體元件記憶體元件，其包括半導體層、基底、第一絕緣層、電荷儲存層、第二絕緣層、閘電極層與源極/汲極區(qū)。基底是設置于半導體層上。其中，基底的禁帶間隙(forbidden gap)大于硅的禁帶間隙。第一絕緣層是設置于基底上，電荷儲存層是設置于第一絕緣層上，第二絕緣層是設置于電荷儲存層上，閘電極層是設置于第二絕緣層上。其中，閘電極層、第二絕緣層、電荷儲存層與第一絕緣層構成一堆棧結構。源極/汲極區(qū)是設置于堆棧結構兩側的基底中。
依照本發(fā)明的較佳實施例所述的記憶體元件，半導體層的材質例如為硅或鍺。
依照本發(fā)明的較佳實施例所述的記憶體元件，于基底與半導體層之間設置有絕緣層。
依照本發(fā)明的較佳實施例所述的記憶體元件，基底的材質例如為碳化硅或碳鍺化硅。
依照本發(fā)明的較佳實施例所述的記憶體元件，基底的材質例如為磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
本發(fā)明又提出一種記憶體元件的制造方法，包括先提供一半導體層。接著，在半導體層上形成基底。其中，基底的禁帶間隙(forbidden gap)大于硅的禁帶間隙。然后，在基底上依序形成第一絕緣層、電荷儲存層、第二絕緣層與閘電極層。其中，閘電極層、第二絕緣層、電荷儲存層與第一絕緣層構成一堆棧結構。之后，在堆棧結構兩側的基底中形成源極/汲極區(qū)。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，半導體層的材質例如為硅或鍺。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，更可以先于半導體層上形成絕緣層。然后，于絕緣層上形成基底。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，基底的材質例如為碳化硅或碳鍺化硅。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，形成基底的方法例如為低壓化學氣相沉積法、快速升溫化學氣相沉積法、電漿增強化學氣相沉積法、微波化學氣相沉積法、激光照射分解法、低溫分子束磊晶法或反應性磁控濺鍍法。
依照本發(fā)明的較佳實施例所述的記憶體元件的制造方法，基底的材質例如為磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
本發(fā)明所采用的基底材料，由于其禁帶間隙較硅的禁帶間隙為大，因此本發(fā)明的基底與第一絕緣層之間的能障較小，在對此記憶體元件進行程式化或抹除時，電子或電洞較容易由基底注入電荷儲存層或是由電荷儲存層注入基底中，因此能夠增進記憶體元件的操作速度。
此外，因為本發(fā)明的記憶體元件的基底具有較硅為大的禁帶間隙，在對記憶體以FN穿隧法進行操作時，能夠降低陽極熱電洞撞擊現(xiàn)象以降低熱電洞對第一絕緣層(亦即所謂的穿隧介電層)的破壞，從而能夠增進記憶體元件的可靠度。
經(jīng)由上述可知，本發(fā)明是有關于一種記憶體元件及其制造方法。該記憶體元件包括基底、第一絕緣層、電荷儲存層、第二絕緣層、閘電極層與源極/汲極區(qū)。其中，基底的禁帶間隙大于硅的禁帶間隙。第一絕緣層是設置于基底上，電荷儲存層是設置于第一絕緣層上，第二絕緣層是設置于電荷儲存層上，閘電極層是設置于第二絕緣層上，其中，閘電極層、第二絕緣層、電荷儲存層以及第一絕緣層構成一堆棧結構。源極/汲極區(qū)是設置于堆棧結構兩側的基底中。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1繪示為依照本發(fā)明一較佳實施例的記憶體元件的剖面示意圖。
圖2繪示為依照本發(fā)明一較佳實施例的記憶體元件改善程式化/抹除效果的示意圖。
圖3A至圖3B繪示為依照本發(fā)明一較佳實施例的記憶體元件避免撞擊離子化效應損害穿遂介電層的示意圖。
圖4A至圖4F繪示為依照本發(fā)明一較佳實施例的記憶體元件的制造方法的流程剖面圖。
圖5A繪示為依照本發(fā)明另一較佳實施例的記憶體元件的剖面示意圖。
圖5B繪示為依照本發(fā)明再一較佳實施例的記憶體元件的剖面示意圖。
圖6A至圖6G繪示為依照本發(fā)明另一較佳實施例的記憶體元件的制造方法的流程剖面圖。
圖7A至圖7H繪示為依照本發(fā)明再一較佳實施例的記憶體元件的制造方法的流程剖面圖。
10、30、30’記憶體元件100、200、302、402、502基底102、106、202、206、304、308、314、404、408、501、504、508絕緣層104、204、306、406、506電荷儲存層108、208、310、410、510閘電極層110、210、312、412、512源極/汲極區(qū)300、400、500半導體層Efg，Si、Efg1禁帶間隙ET能量間隙φe，Si、φe1、φh，Si、φh1能障具體實施方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的記憶體元件及其制造方法其具體實施方式
、結構、制造方法、步驟、特征及其功效，詳細說明如后。
圖1繪示為依照本發(fā)明一較佳實施例的記憶體元件的剖面示意圖。請參閱圖1所示，本實施例的記憶體元件10包括基底100、絕緣層102、電荷儲存層104、絕緣層106、閘電極層108與源極/汲極區(qū)110。在本實施例中，絕緣層102是設置于基底100上，電荷儲存層104是設置于絕緣層102上，絕緣層106是設置于電荷儲存層104上，閘電極層108是設置于絕緣層106上。其中，閘電極層108、絕緣層106、電荷儲存層104以及絕緣層102構成一堆棧結構。源極/汲極區(qū)110是設置于堆棧結構兩側的基底100中。值得注意的是，本實施例中，基底100的禁帶間隙大于硅的禁帶間隙。
圖2繪示為依照本發(fā)明一較佳實施例的記憶體元件改善程式化/抹除效果的示意圖。請參閱圖2所示，Efg，Si為硅基底的禁帶間隙，Efg1為本發(fā)明的基底的禁帶間隙，ET為穿遂介電層的能量間隙，e，Si為電子自硅基底穿過穿遂介電層的能障，e1為電子自本發(fā)明的基底穿過穿遂介電層的能障，h，Si為電洞自硅基底穿過穿遂介電層的能障，而h1為電洞自本發(fā)明的基底穿過穿遂介電層的能障。
請繼續(xù)參閱圖2所示，因為本發(fā)明的基底的禁帶間隙Efg1大于硅基底的禁帶間隙Efg，Si，且電子自本發(fā)明的基底穿過穿遂介電層的能障e1小于電子自硅基底穿過穿遂介電層的能障e，Si，以及電洞自本發(fā)明的基底穿過穿遂介電層的能障h1小于電洞自硅基底穿過穿遂介電層的能障h，Si，因此，當以本發(fā)明的基底制作記憶體元件時，電子或電洞能夠容易地自基底射入電荷儲存層，以及達到更加的程式化或抹除功效。
圖3A至圖3B繪示為依照本發(fā)明一較佳實施例的記憶體元件避免撞擊離子化效應損害穿遂介電層的示意圖。請參閱圖3A所示，對于具有硅基底的記憶體元件，當使用FN穿遂來進行抹除數(shù)據(jù)時，高能量電子穿過穿遂介電層射入硅基底會引發(fā)產(chǎn)生電子-電洞對(electron-hole pair)的撞擊離子化。由于存在負的閘極電壓，電洞會加速朝向穿遂介電層，并損害穿遂介電層。
接著，請參閱圖3B所示，對于具有本發(fā)明的基底的記憶體元件，當使用FN穿遂來進行抹除數(shù)據(jù)時，甚至穿過穿遂介電層射入本發(fā)明的基底的電子具有高的能量，也不會引發(fā)撞擊離子化。因此，可以減低穿遂介電層的損害。
有關于記憶體元件10中各膜層的材質，將搭配其制造流程詳述于后。
圖4A至圖4F繪示為依照本發(fā)明一較佳實施例的記憶體元件的制造方法的流程剖面圖。請參閱圖4A所示，首先，提供一基底200。其中，基底200的禁帶間隙大于硅的禁帶間隙，其材質例如為碳化硅或碳鍺化硅?；?00例如使用化學氣相沉積法沉積在整個晶片(未繪示)上。基底200可以在沉積時同時進行摻雜，或在接下來所進行的離子植入時進行摻雜，以決定導電型態(tài)。導電型態(tài)可以是n型或p型。在一實施例中，基底200例如是使用熟知的低壓化學氣相沉積法、快速升溫化學氣相沉積法、電漿增強化學氣相沉積法或微波化學氣相沉積法進行沉積。
基底200還可以使用低溫分子束磊晶法進行沉積。在一實施例中，使用電漿增強低溫分子束磊晶法，例如是在分子束磊晶(molecular beamepitaxy，MBE)時使用電子粒子回旋加速器共振(electron cyclotronresonance，ECR)，來形成基底200。碳通量/碳和鍺通量提供至硅晶片(未繪示)。將硅晶片加熱至低溫(例如約550)，以成長薄的碳化硅/碳鍺化硅層。接著，將溫度升高至約800℃，以形成剩余的碳化硅/碳鍺化硅層。
基底200還可以使用其他技術如激光照射分解法或反應性磁控濺鍍法來形成。除了上述的碳化硅或碳鍺化硅之外，基底200的材質還可以為磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
接著，請參閱圖4B所示，于基底200上形成絕緣層202。其中，絕緣層202例如是作為非揮發(fā)性只讀記憶體的穿隧介電層，其材質例如為氮化硅、氧化硅或是其他合適的介電材料，其形成方法例如為化學氣相沉積法或是其他合適的制程。
接著，請參閱圖4C所示，于絕緣層202上形成電荷儲存層204。其中，依照所形成的記憶體元件種類的不同，對于具浮置閘極的非揮發(fā)性只讀記憶體而言，電荷儲存層204的材質例如為多晶硅，其形成方法例如為化學氣相沉積法或是其他合適的制程。而且，對于具電荷陷入層的非揮發(fā)性只讀記憶體而言，電荷儲存層204的材質還可以為氮化硅，其形成方法例如為化學氣相沉積法。
接著，請參閱圖4D所示，于電荷儲存層204上形成絕緣層206。其中，絕緣層206的材質例如為氮化硅、氧化硅、氧化硅/氮化硅/氧化硅(O/N/O)或是其他合適的介電材料，其形成方法例如為化學氣相沉積法或是其他合適的制程。
接著，請參閱圖4E所示，于絕緣層206上形成閘電極層208。其中，閘電極層208、絕緣層206、電荷儲存層204與絕緣層202構成一堆棧結構。其中閘電極層208的材質例如為多晶硅或是金屬，其形成方法例如為化學氣相沉積法或是其他合適的制程。
最后，請參閱圖4F所示，在堆棧結構兩側的基底中形成源極/汲極區(qū)210。其中，源極/汲極區(qū)210的形成方法例如是進行離子植入制程。
圖5A繪示為依照本發(fā)明另一較佳實施例的記憶體元件的剖面示意圖。請參閱圖5A所示，本實施例的記憶體元件30包括半導體層300、基底302、絕緣層304、電荷儲存層306、絕緣層308、閘電極層310與源極/汲極區(qū)312。在本實施例中，基底302是設置于半導體層300上，絕緣層304是設置于基底302上，電荷儲存層306是設置于絕緣層304上，絕緣層308是設置于電荷儲存層306上，閘電極層310是設置于絕緣層308上。其中，閘電極層310、絕緣層308、電荷儲存層306以及絕緣層304構成一堆棧結構。源極/汲極區(qū)312是設置于堆棧結構兩側的基底300中。值得注意的是，本實施例中，基底300的禁帶間隙大于硅的禁帶間隙。
圖5B繪示為依照本發(fā)明再一較佳實施例的記憶體元件的剖面示意圖。請同時參閱圖5A與圖5B所示，在本實施例中，記憶體元件30’與圖5A中的記憶體元件30相似，惟其差異在于基底302與半導體層300之間，更設置有絕緣層314，而此絕緣層314可視制造者的需求而選擇性地進行配置。
有關于記憶體元件30中各膜層的材質，將搭配其制造流程詳述于后。
圖6A至圖6G繪示為依照本發(fā)明另一較佳實施例的記憶體元件的制造方法的流程剖面圖。請參閱圖6A所示，首先，提供一半導體層400。其中，半導體層400的材質例如為硅或鍺。
接著，請參閱圖6B所示，于半導體層400上形成基底402。其中，基底402的禁帶間隙大于硅的禁帶間隙，其材質例如為碳化硅或碳鍺化硅，其形成方法可以如圖6A所示，例如以低壓化學氣相沉積法、快速升溫化學氣相沉積法、電漿增強化學氣相沉積法、微波化學氣相沉積法、激光照射分解法、低溫分子束磊晶法或反應性磁控濺鍍法來形成基底402。除了上述的碳化硅或碳鍺化硅之外，基底400的材質還可以為磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
接著，請參閱圖6C所示，于基底402上形成絕緣層404。其中，絕緣層404例如是作為非揮發(fā)性只讀記憶體的穿隧介電層，其材質例如為氮化硅、氧化硅或是其他合適的介電材料，其形成方法例如為化學氣相沉積法或是其他合適的制程。
接著，請參閱圖6D所示，于絕緣層404上形成電荷儲存層406。其中，依照所形成的記憶體元件種類的不同，對于具浮置閘極的非揮發(fā)性只讀記憶體而言，電荷儲存層406的材質例如為多晶硅，其形成方法例如為化學氣相沉積法或是其他合適的制程。而且，對于具電荷陷入層的非揮發(fā)性只讀記憶體而言，電荷儲存層406的材質還可以為氮化硅，其形成方法例如為化學氣相沉積法。
接著，請參閱圖6E所示，于電荷儲存層406上形成絕緣層408。其中，絕緣層408的材質例如為氮化硅、氧化硅、氧化硅/氮化硅/氧化硅或是其他合適的介電材料，其形成方法例如為化學氣相沉積法或是其他合適的制程。
接著，請參閱圖6F所示，于絕緣層408上形成閘電極層410。其中，閘電極層410、絕緣層408、電荷儲存層406與絕緣層404構成一堆棧結構。在本實施例中，閘電極層410的材質例如為多晶硅或是金屬，其形成方法例如為化學氣相沉積法或是其他合適的制程。
最后，請參閱圖6G所示，于堆棧結構兩側的基底402中形成源極/汲極區(qū)412。其中，源極/汲極區(qū)412的形成方法例如是進行離子植入制程。
圖7A至圖7H繪示為依照本發(fā)明再一較佳實施例的記憶體元件的制造方法的流程剖面圖。請參閱圖7A所示，首先，提供一半導體層500。接著，請參閱圖7B所示，于半導體層500上形成絕緣層501。然后，請參閱圖7C所示，于絕緣層501上形成基底502。
之后，請參閱圖7D至圖7H所示，其所述的制作流程與上述圖6B至圖6G的制作流程相同，于基底502上依序形成絕緣層504、電荷儲存層506、絕緣層508、閘電極層510，以及在于堆棧結構兩側的基底502中形成源極/汲極區(qū)512。
綜上所述，由于本發(fā)明所采用的基底材料其禁帶間隙較硅的禁帶間隙為大，因此本發(fā)明的基底與作為穿隧介電層的絕緣層之間的能障較小，在對此記憶體元件進行程式化或抹除時，電子或電洞較容易由基底注入電荷儲存層或是由電荷儲存層注入基底中，因此能夠增進記憶體元件的操作速度。
此外，由于本發(fā)明的記憶體元件的基底具有較硅為大的禁帶間隙，在對記憶體以FN穿隧法進行操作時，能夠降低熱電洞對作為穿隧介電層的絕緣層的破壞，從而能夠增進記憶體元件的耐久能力與數(shù)據(jù)保持力，提升記憶體元件可靠度。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的方法及技術內容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種記憶體元件，其特征在于其包括一基底，其中該基底的禁帶間隙大于硅的禁帶間隙；一第一絕緣層，設置于該基底上；一電荷儲存層，設置于該第一絕緣層上；一第二絕緣層，設置于該電荷儲存層上；一閘電極層，設置于該第二絕緣層上，其中該閘電極層、該第二絕緣層、該電荷儲存層、該第一絕緣層構成一堆棧結構；以及一源極/汲極區(qū)，設置于該堆棧結構兩側的該基底中。
2.根據(jù)權利要求1所述的記憶體元件，其特征在于其中所述的基底的材質包括碳化硅(SixC1-x)或碳鍺化硅(SixGeyCz)。
3.根據(jù)權利要求1所述的記憶體元件，其特征在于其中所述的基底的材質包括磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
4.一種記憶體元件的制造方法，其特征在于其包括以下步驟提供一基底，其中該基底的禁帶間隙大于硅的禁帶間隙；在該基底上形成一第一絕緣層；在該第一絕緣層上形成一電荷儲存層；在該電荷儲存層上形成一第二絕緣層；在該第二絕緣層上形成一閘電極層，其中該閘電極層、該第二絕緣層、該電荷儲存層、該第一絕緣層構成一堆棧結構；以及在該堆棧結構兩側的該基底中形成一源極/汲極區(qū)。
5.根據(jù)權利要求4所述的記憶體元件的制造方法，其特征在于其中所述的基底的材質包括碳化硅(SixC1-x)或碳鍺化硅(SixGeyCz)。
6.根據(jù)權利要求5所述的記憶體元件的制造方法，其特征在于其中形成該基底的方法包括低壓化學氣相沉積法、快速升溫化學氣相沉積法、電漿增強化學氣相沉積法、微波化學氣相沉積法、激光照射分解法、低溫分子束磊晶法或反應性磁控濺鍍法。
7.根據(jù)權利要求4所述的記憶體元件的制造方法，其特征在于其中所述的基底的材質包括磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
8.一種記憶體元件，其特征在于其包括一半導體層；一基底，設置于該半導體層上，其中該基底的禁帶間隙大于硅的禁帶間隙；一第一絕緣層，設置于該基底上；一電荷儲存層，設置于該第一絕緣層上；一第二絕緣層，設置于該電荷儲存層上；一閘電極層，設置于該第二絕緣層上，其中該閘電極層、該第二絕緣層、該電荷儲存層、該第一絕緣層構成一堆棧結構；以及一源極/汲極區(qū)，設置于該堆棧結構兩側的該基底中。
9.根據(jù)權利要求8所述的記憶體元件，其特征在于其中所述的半導體層的材質包括硅或鍺。
10.根據(jù)權利要求8所述的記憶體元件，其特征在于其中于該基底與該半導體層之間設置有一絕緣層。
11.根據(jù)權利要求8所述的記憶體元件，其特征在于其中所述的基底的材質包括碳化硅(SixC1-x)或碳鍺化硅(SixGeyCz)。
12.根據(jù)權利要求8所述的記憶體元件，其特征在于其中所述的基底的材質包括磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
13.一種記憶體元件的制造方法，其特征在于其包括以下步驟提供一半導體層；在該半導體層上形成一基底，其中該基底的禁帶間隙大于硅的禁帶間隙；在該基底上形成一第一絕緣層；在該第一絕緣層上形成一電荷儲存層；在該電荷儲存層上形成一第二絕緣層；在該第二絕緣層上形成一閘電極層，其中該閘電極層、該第二絕緣層、該電荷儲存層、該第一絕緣層構成一堆棧結構；以及在該堆棧結構兩側的該基底中形成一源極/汲極區(qū)。
14.根據(jù)權利要求13所述的記憶體元件的制造方法，其特征在于其中所述的半導體層的材質包括硅或鍺。
15.根據(jù)權利要求13所述的記憶體元件的制造方法，其特征在于其中更包括以下步驟在該半導體層上形成一絕緣層；以及在該絕緣層上形成該基底。
16.根據(jù)權利要求13所述的記憶體元件的制造方法，其特征在于其中所述的基底的材質包括碳化硅(SixC1-x)或碳鍺化硅(SixGeyCz)。
17.根據(jù)權利要求16所述的記憶體元件的制造方法，其特征在于其中形成該基底的方法包括低壓化學氣相沉積法、快速升溫化學氣相沉積法、電漿增強化學氣相沉積法、微波化學氣相沉積法、激光照射分解法、低溫分子束磊晶法或反應性磁控濺鍍法。
18.根據(jù)權利要求17所述的記憶體元件的制造方法，其特征在于其中所述的基底的材質包括磷化鍺、砷化鍺、硒化鋅、碲化鎘、砷化鋁、磷化銦、硫化鎘或氮化鎵。
全文摘要
本發(fā)明是有關于一種記憶體元件及其制造方法。該記憶體元件包括基底、第一絕緣層、電荷儲存層、第二絕緣層、閘電極層與源極/汲極區(qū)。其中，基底的禁帶間隙大于硅的禁帶間隙。第一絕緣層是設置于基底上，電荷儲存層是設置于第一絕緣層上，第二絕緣層是設置于電荷儲存層上，閘電極層是設置于第二絕緣層上，其中，閘電極層、第二絕緣層、電荷儲存層以及第一絕緣層構成一堆棧結構。源極/汲極區(qū)是設置于堆棧結構兩側的基底中。
文檔編號H01L21/70GK1913173SQ200510090108
公開日2007年2月14日 申請日期2005年8月8日 優(yōu)先權日2005年8月8日
發(fā)明者王嗣裕 申請人:旺宏電子股份有限公司