專利名稱：半導體裝置、非易失性存儲單元與其操作方法
技術(shù)領域：
本發(fā)明有關于半導體元件與半導體存儲元件，特別是有關于利用壓電彈道電荷(Piezo Ballistic Charges)注入機制以于這些元件中傳輸電荷的方法與裝置。于擦除和編程狀態(tài)時，可分別通過將壓電彈道空穴與壓電彈道電子注入存儲單元中的電荷儲存區(qū)域，以使存儲元件的電荷狀態(tài)改變。
背景技術(shù)：
電荷載子的彈道式傳輸(Ballistic Transport)在固態(tài)物理領域內(nèi)是廣為人知的現(xiàn)象。彈道式傳輸意味著當電荷載子于一導電材料(比方是半導體晶體)所構(gòu)成的主動層內(nèi)傳輸時，完全無散射(Scattering)發(fā)生(意即以“彈道式”的方法來傳輸)。主動層必須夠薄，才能使載子于傳輸時大體上不會散射。在這些條件下，載子仿佛是在真空中傳輸，然而卻具有在導電材料中才有的有效質(zhì)量(Effective Mass)與群速率(GroupVelocity)。這種物理現(xiàn)象的其中一種應用是一種三端點裝置(或稱“晶體管”)，其由Mead所撰寫的文章提出(參見Mead，“TheTunnel Emission Amplifer”，Proceedings of the IRE，vol.48，pp.359-361，1960)，該文在此為參考文件之一。美國專利申請案09/942,338中(也為參考文件之一)，以上述文獻所說明的電荷注入機制與能帶結(jié)構(gòu)為基礎，揭露出非易失性存儲單元的操作方法。然而，該篇文獻所提出的電荷注入機制與能帶結(jié)構(gòu)牽連到幾個基本問題。更進一步而言，當該機制和能帶結(jié)構(gòu)應用于非易失性存儲器的操作時，會有數(shù)個基本問題產(chǎn)生。此外，公知存儲單元內(nèi)有幾個問題需要加以考慮。
了解彈道式電荷注入機制的運作方式、公知技術(shù)的能帶結(jié)構(gòu)的構(gòu)建方式，以及元件的操作方式，可對本發(fā)明作最佳了解。
圖1(公知技術(shù))是顯示一公知存儲單元100的結(jié)構(gòu)，包括一穿隧柵10、一彈道柵12(也稱作“柵門(Grid Gate)”)、一浮動柵14、一源極16、一漏極18、并伴隨一通道20介于源極16與漏極18之間，以及一主體22于一具第一導電型(比方是P型)的基板23內(nèi)。源極16與漏極18形成于基板23內(nèi)，并且皆具第二導電型(比方是N型)。浮動柵14設置于通道20上，并利用一浮動柵介電質(zhì)24與通道20相絕緣。彈道柵12設置于浮動柵14上，并利用一保留介電質(zhì)26與浮動柵相絕緣。同樣地，穿隧柵10設置于彈道柵12上，并利用一穿隧介電質(zhì)28以與彈道柵12相絕緣。一介電質(zhì)填充材料29設置于浮動柵14的周圍，并且其表面緊貼彈道柵12的表面。
圖2A(公知技術(shù))顯示出，在公知存儲單元100內(nèi)由穿隧柵10延伸至浮動柵14的垂直軸(圖中未顯示)所在區(qū)域內(nèi)，利用上述機制而達成的彈道熱空穴注入(Ballistic Hot HoleInjection)以及能帶圖。穿隧柵10相對彈道柵12為正偏壓，以允許穿隧柵10內(nèi)的空穴30能穿隧過一穿隧能壘，其具有一價電帶能壘高度32，為穿隧柵10的價電帶10b以及穿隧介電質(zhì)28的價電帶28b兩者的能量差距。彈道柵12區(qū)內(nèi)的空穴能以高于該區(qū)價電帶12b的能量來傳輸，而其中一些空穴能夠到達彈道柵12與保留介電質(zhì)26的交界處。當偏壓增加到令空穴的能量高于該交界處的空穴勢障高度34時，空穴將能進入保留介電質(zhì)26區(qū)域的價電帶26b，并一路通過該區(qū)而被收集在浮動柵14上。為了使擦除操作完整，必須有足量的空穴注入在浮動柵14上以中和該處的負電荷。
彈道熱電子注入(Ballistic Hot Electron Injection)以編程公知存儲單元，除了在偏壓極性上反轉(zhuǎn)外，是與彈道熱空穴注入以類似方式進行。參考圖2B(公知技術(shù))，穿隧柵10相對彈道柵12為負偏壓，以允許穿隧柵10內(nèi)的電子31能穿隧過穿隧介電質(zhì)28。彈道柵12區(qū)內(nèi)的電子能以高于該區(qū)導電帶12a的能量來傳輸，而其中一些電子能夠到達彈道柵12與保留介電質(zhì)26的交界處，并越過電子能壘35再進入浮動柵14。
公知電荷傳輸機制的問題在半導體內(nèi)(比方是硅、鍺、砷化鉀等)，已知有不同種類的空穴，即所謂的輕空穴(Light-Hole；LH)與重空穴(Heavy-Hole；HH)。輕空穴較重空穴具有較輕的有效質(zhì)量，而兩者有效質(zhì)量的差距端視半導體次價電帶(valencesub-bands)的結(jié)構(gòu)而定。當公知技術(shù)利用彈道空穴注入機制以擦除公知存儲單元時，并未對這兩種空穴的差異加以區(qū)別。此外，公知技術(shù)也無教導這兩種空穴對于注入機制的相關效應。因此，公知技術(shù)所采用的注入方案勢必會遭遇以下幾點問題1)注入效率低目前已知半導體內(nèi)的空穴大部分是由重空穴(HH)組成，原因主要是由于HH的狀態(tài)密度有效質(zhì)量(Desity-of-Stateseffective mass)較大。舉例而言，人們已知硅內(nèi)的HH約占據(jù)空穴總體的80％(可參考如Fischetti等人于Journal of Appl.Physics，vol 94，pp.1079-1095，2003所發(fā)表的文章)。此外，也已知彈道載子傳輸是以載子的平均自由程為其特征。具有較長平均自由程的彈道載子能夠傳輸較長的距離而不發(fā)生散射。平均自由程和載子質(zhì)量約成反比關系。因此，HH的平均自由程典型上較短，從而較可能與其他種載子(比方是聲子(Phonons))交互作用而經(jīng)歷散射事件。于是，彈道HH于半導體內(nèi)傳輸期間，容易喪失它的彈道傳輸天性。當一彈道HH以高于它的熱能量(thermal energy)的能量來傳輸時，較容易因此喪失能量而變成一常溫載子(Thermal Carrier)。即使并未喪失全部能量，HH朝向浮動柵區(qū)域的能量可能消失很多，結(jié)果無法擁有足夠的能量以越過絕緣體26的能壘高度34。換言之，當運用彈道電荷以對公知存儲單元進行擦除操作時，由于空穴載子總體主要由HH組成，而HH的平均自由程較短，因此所供應的空穴大部份均無法如預期地對擦除操作有所貢獻。因此這導致整體電流的浪費。在總數(shù)重新分布(population)與有效質(zhì)量的效應相結(jié)合下，結(jié)果是空穴注入效率遠低于通常預期的效率。(在此，“效率”一詞定義為所搜集的電荷數(shù)相對所供應的電荷數(shù)的比率)。
2)功率耗損較高與擦除速率較低上述效應在公知存儲單元內(nèi)受到忽略，所以公知存儲單元要求更多的供應電流，結(jié)果耗損更多的功率以能完成擦除操作。此外，當將公知存儲單元實現(xiàn)為產(chǎn)品時，公知技術(shù)的低空穴注入效率也可能產(chǎn)生低擦除操作速率的問題。
寄生電子往后穿隧的問題針對此問題請參考圖3A。圖3A除了有額外的寄生電子36與37分別存在于價電帶12b與導電帶12a內(nèi)，其余均與圖2A類似。電子36與37也通稱為價電子36與傳導電子37。圖中顯示當空穴30沿一往前的方向(以后稱為“往前注入”(forwardinjection))由穿隧柵10注入彈道柵12以進行擦除操作時，電子36與37皆以往后的方向(以后稱為“往后注入”(backwardinjection))由彈道柵12往穿隧柵10傳輸。為了抑制住這些寄生電子，公知技術(shù)教示要求彈道柵12的材料必須為具較大功函數(shù)的材料，譬如重度摻雜的多晶硅(“P+多晶硅”)。公知技術(shù)教示使用P+多晶硅的原因在于P+多晶硅內(nèi)的電子37往往可予以忽略。此外，公知技術(shù)也教授一種對稱的穿隧堆迭結(jié)構(gòu)，該對稱堆迭結(jié)構(gòu)包括穿隧柵10、穿隧介電質(zhì)28、彈道柵12，并且穿隧柵10與彈道柵12同為P+多晶硅材料。穿隧介電質(zhì)28是單一的氮氧化物層，其中氧化物的比例操控為低于77％，以便使往后注入電子形成的電流與往前注入空穴30形成的電流能維持于同一電流位準。換言之，公知技術(shù)無法完全抑制往后注入電子所形成的電流。由于僅有往前注入的電荷與其電流對單元操作有所貢獻，因此這導致整體電流的浪費。此外，對稱的公知穿隧結(jié)構(gòu)與單元結(jié)構(gòu)還產(chǎn)生其他幾種基本缺點。關于此問題將于以下參考圖3A與圖3C來作描述。
參見圖3A，在公知技術(shù)中，當一低電壓施加于穿隧柵10與彈道柵12之間時，對由P+多晶硅構(gòu)成的彈道柵12來說，其內(nèi)的電子37通?？捎枰院雎?。因此，電子37所形成的穿隧電流通?？梢院雎?。于是寄生電子主要由價電帶12b內(nèi)的電子36組成，并且這些寄生電子會穿隧過一梯型能壘而到達穿隧柵10(也稱作“直接穿隧”)。然而，當一擦除電壓(比方是5伏特)施加于穿隧柵10和彈道柵12之間時，彈道柵12內(nèi)與穿隧介電質(zhì)28相鄰的部分會被非刻意地反轉(zhuǎn)(inverted)，因此仍會有一層電子37形成于該部分區(qū)域內(nèi)。電子37在穿隧介電質(zhì)28與彈道柵12的交界處附近形成，并可能沿路徑37a發(fā)射進入穿隧柵10，而成為能量高于該處導電帶10a下限的熱電子(hotelectron)。此穿隧過程可能經(jīng)由一三角形穿隧能壘進行(也稱作“富爾諾罕穿隧(Fowler-Nordheim Tunneling)”)，其中該三角形穿隧能壘的能壘高度33與電子36的能量相比，低了一個彈道柵12的能隙12c之多。因此，電子37必須穿隧較低的能壘高度與三角形的能壘，從而可預期當電子37的穿隧過程一旦展開時，會有較強大的穿隧電流產(chǎn)生。圖3C顯示傳導電子(“CE”)37與價電子(“VE”)36分別形成的寄生電流JCE與JVE。電流JCE與電壓間的關系比起電流JVE與電壓間的關系較為強烈的原因在于，當電流穿隧過一三角形能壘時，與電壓之間的關系會比較強烈。由此圖可知，寄生電流JCE在較高電壓范圍(比方是5伏特)下支配了總電流。此結(jié)果說明了電子37較價電帶12b內(nèi)的寄生電子36更具支配力，并且是穿隧入穿隧柵10的總寄生電子的主要部分。公知技術(shù)之P+多晶硅/氮氧化物/P+多晶硅所組成的堆迭穿隧結(jié)構(gòu)會忽略此效應的影響，因此公知存儲單元100可能遭遇到寄生載子往后穿隧的問題。所以公知存儲單元無法正常運作。
寄生空穴往后注入的問題寄生空穴往后注入的問題是公知技術(shù)所采用機制的另一個主要問題。針對此問題請參見圖3B。如圖所示，圖3B除了有額外的空穴38存在于價電帶12b上以及其他一些將稍后討論的成份(比方是電子40與40’)外，其余部分皆與圖2B類似。圖中顯示出，當電子31往前注入以對公知存儲單元進行編程操作時，空穴38會以往后的方向由彈道柵12傳輸至穿隧柵10。這種往后注入空穴38的問題是因公知技術(shù)要求較高功函數(shù)而于焉產(chǎn)生。此外，圖中還顯示阻擋電子31往前注入的能壘高度10c，以及阻擋空穴38往后注入的能壘高度39。參考圖3B，隨著彈道柵12的功函數(shù)增加，一旦其超越一位準而令能壘高度39變成低于能壘高度10c時，則寄生空穴38會往后注入穿隧柵10，于是在編程操作中造成與擦除操作中寄生電子所引發(fā)的類似問題。因此，公知技術(shù)的對稱穿隧結(jié)構(gòu)無法同時就編程操作與擦除操作的抑制寄生電荷載子達到最佳化。公知存儲單元發(fā)生這樣的問題導致單獨一個穿隧柵10無法用作供應兩種電荷(即電子和空穴)的電極。因此，勢必需要兩個不同的穿隧柵一個供電子穿隧注入使用，而另一個供空穴穿隧注入使用。然而這種要求卻增加了單元尺寸，從而限制公知存儲單元的實際應用性。
Mead所提出的放大器的操作過程中也發(fā)生上述問題。在該放大器內(nèi)，金屬用作基極的材料，而基極與圖3B的彈道柵12具有相同的地位。往后穿隧的空穴可能使放大器的基極電流過度增加，于是當這樣的裝置用作一放大器時，往后穿隧的空穴會使裝置的性能降低。
撞擊游離的問題除了上述問題外，公知技術(shù)所采用的注入機制與能帶結(jié)構(gòu)也可能遭受撞擊游離問題。圖3B顯示圖2B的公知能帶結(jié)構(gòu)內(nèi)發(fā)生的撞擊游離問題。圖中顯示有電子40存在于穿隧柵10的導電帶10a內(nèi)。在公知技術(shù)的編程操作中，典型上有-2V與+2V的電壓分別施加于穿隧柵10與彈道柵12。兩柵間的電壓差距必須大于一最小編程電壓值，才能提供電子31足夠高的能量以跨越能壘高度35并進入浮動柵14。然而，如此會使穿隧介電質(zhì)28上橫跨高的偏壓，從而一由電子40構(gòu)成的反轉(zhuǎn)層可形成于P+多晶硅所構(gòu)成的穿隧柵10的導電帶10a內(nèi)。此外，也存在另一種形成電子40的機制，此機制是一種由往后注入的空穴38所觸發(fā)的撞擊生成過程。由圖3B可明白看出，當這些空穴38進入穿隧柵10內(nèi)時，通過撞擊游離過程，它們的能量可能高到在價電帶10a內(nèi)產(chǎn)生二次電子40，或產(chǎn)生能量高于導電帶10a的高能電子(energetic electron)40’。如此生成的這些電子40與40’稱作“撞擊游離傳導電子”(Impact-Ionized CE)，并且行為與價電帶10b內(nèi)的電子31大相徑庭。與圖3C所示類似，在這樣的偏壓范圍內(nèi)，CE形成的電流(JCE)遠大于VE形成的電流(JVE)。換言之，所生成的CE 40與40’(經(jīng)由反轉(zhuǎn)過程或撞擊游離過程)成為公知技術(shù)的穿隧柵10與彈道柵12間穿隧電流的主要成份。
同樣地，撞擊游離問題也可能發(fā)生于彈道柵12內(nèi)，并也可能由來自穿隧柵10的電子40或高能電子40’的觸發(fā)而得。如之前所述，這些電子40和40’非刻意地在編程偏壓條件下生成。這些電子的存在是不受希望的，因其攜帶的能量遠高于電子31所攜帶的能量。如圖3B所示，這些電子40與40’在具有如此高的能量下，會穿隧過穿隧介電質(zhì)28而進入彈道柵12內(nèi)，隨后在該處引發(fā)撞擊游離過程并于期間制造電子空穴對40b/40a。空穴40a的能量極高，并且會往后注入穿隧柵10，期間并形成阱(Traps)于穿隧介電質(zhì)28內(nèi)，結(jié)果引發(fā)可靠度問題。應注意到，在圖3A中，當能量高于導電帶12a的高能電子(圖中未顯示)通過注入空穴30而形成于彈道柵12內(nèi)時，也會產(chǎn)生類似的問題。
根據(jù)上述明白可知，在公知彈道注入方案所使用的能帶結(jié)構(gòu)中，穿隧柵10內(nèi)可存在著上述的撞擊游離和反轉(zhuǎn)層形成的效應。而這兩個效應都會在穿隧柵10內(nèi)生成寄生電子40與40’。公知技術(shù)并未考慮到發(fā)生于穿隧柵10內(nèi)的這些效應和寄生電子。因為這些效應無法接受控制，所以電流可能會過度地增加而導致支持存儲操作的相關電路發(fā)生電流負載之類的問題。這些效應能進一步引發(fā)可靠度問題。為了令公知存儲單元100的編程操作避免這些問題，穿隧柵10和彈道柵12間的電壓須限制小于一臨限電壓(Threshold Voltage)，以防范穿隧柵10內(nèi)有電子40和/或40’形成。最小和最大的編程電壓定義出公知編程操作的可工作電壓范圍，而對公知技術(shù)所采用的注入機制而言，會十分窄小(低于約0.6V)。因而需要對公知存儲單元結(jié)構(gòu)施行嚴格的臨限電壓控制，因此公知存儲單元的生產(chǎn)收益勢必極低，并在實際應用時會發(fā)生困難。
與編程操作類似，對擦除操作而言(請參見圖3A)，撞擊游離過程也可能因電子37由彈道柵12往后傳輸時發(fā)生在穿隧柵10內(nèi)。此往后注入的電子37的能量可能高到會在穿隧柵10內(nèi)撞擊游離出電荷載子，從而在支持電路內(nèi)引發(fā)負載問題與可靠度問題。于是公知技術(shù)所采用的注入機制、能帶結(jié)構(gòu)，以及單元結(jié)構(gòu)在編程與擦除操作中面臨了類似問題，因此存儲器的生產(chǎn)收益勢必極低，實際應用時也會發(fā)生困難。
介電質(zhì)擊穿(Dielectric Breakdown)的問題請參閱圖2A。在公知技術(shù)的擦除操作中，典型上有+2.5V與-2.5V的電壓分別施加于穿隧柵10與彈道柵12上。兩柵的電壓差距必須高于一最小擦除電壓，才能提供空穴30足夠高的能量以越過能壘高度34。然而，對公知技術(shù)所提出的能帶結(jié)構(gòu)而言，這樣的電壓導致一介于約10MV/cm至約20MV/cm范圍的最大電場橫跨于穿隧介電質(zhì)28上。在如此高電壓范圍內(nèi)，穿隧介電質(zhì)28勢必會產(chǎn)生介電質(zhì)擊穿問題(參見圖3C)。為了避免在單元操作期間發(fā)生介電質(zhì)擊穿事件，穿隧柵10與彈道柵12間的最大容許電壓必須限制為低于介電質(zhì)的擊穿電壓。最小和最大的電壓定義出擦除操作的可工作電壓范圍，結(jié)果在公知技術(shù)中相當窄小(典型上低于約0.7V)。公知存儲單元結(jié)構(gòu)因而需要在介電質(zhì)擊穿方面接受嚴格的限制，結(jié)果生產(chǎn)收益勢必極低，并在實際應用時會發(fā)生困難。
寄生電容問題在公知能帶結(jié)構(gòu)和單元結(jié)構(gòu)中，穿隧介電質(zhì)28的厚度選取典型上受限于約2納米至4納米的范圍，如此才能容許電荷載子可穿隧通過。因此，這會在穿隧柵10與彈道柵12間產(chǎn)生一大的寄生電容C，這是不被希望的，因為會對單元操作產(chǎn)生負面影響?？蓞⒁妶D3D(公知技術(shù))以對此電容問題作更進一步的了解。在圖3D中，CBG-TG是介于彈道柵12與穿隧柵10之間的電容，而CBG-FG是介于彈道柵12與浮動柵14間的電容。彈道柵12所見的總電容包括第3D圖中的兩個主要電容，并且約等于CBG-FG和CBG-TG兩者的相加值。在大多數(shù)情況中，總電容是由CBG-TG支配，原因是穿隧介電質(zhì)28的厚度較保留介電質(zhì)(retention dielectric layer)26的厚度(一般約介于7納米至12納米的范圍內(nèi))薄得多。因此。當使用具高介電常數(shù)的介電質(zhì)時(例如氮氧化物)，電容問題會變得更加嚴重。但公知技術(shù)提供的卻是高介電常數(shù)的介電質(zhì)，原因是具高介電常數(shù)的介電質(zhì)能在擦除操作的空穴注入過程中抑制彈道柵12內(nèi)的寄生電子，結(jié)果，公知單元結(jié)構(gòu)進一步遭遇抑制寄生電子與抑制彈道柵12的總電容兩者必須妥協(xié)之問題。
大電阻的問題在公知技術(shù)中，彈道柵12是彈道傳輸中的主動層，而為了使注入載子能以良好效率傳輸通過彈道柵12，希望彈道柵12的厚度范圍僅是載子散射平均自由程(典型上介于10至20納米的范圍)的幾倍而已。在要求薄的厚度時，不可避免地會導致具有較高的片電阻(sheet resistance)。如先前所述，為了減輕寄生電子的穿隧現(xiàn)象(參見圖3A)，當選用多晶硅選作穿隧柵10與彈道柵14的材料時，公知技術(shù)限制兩柵僅能使用P型的多晶硅。由于重度摻雜的P型多晶硅(“P+多晶硅”)的電阻一般較重度摻雜的N型多晶硅(“N+多晶硅”)的電阻為高，因而公知技術(shù)也遭遇穿隧柵10與彈道柵12兩者具有較大電阻的問題。
大電阻值(R)對于存儲單元性能的負面影響可由幾個方面來了解。第一，在大電阻(R)與大電容(C)兩效應結(jié)合下，信號延遲可能很大(即所謂的RC延遲)。這在存儲單元操作中尤其成為主要的問題，原因是RC延遲可能限制一大型存儲陣列中存儲單元的存取速率。第二，為了避免未選取的存儲單元受到干擾，通常需要一組理想的外加電壓施加到那些未選取的單元上。然而，由于受到RC延遲的影響，未選取單元上的電壓可能和欲達成的電壓值不同，結(jié)果單元干擾較容易發(fā)生。此外，大R值可能與一大電流I值結(jié)合而產(chǎn)生IR效應。當一電壓在一信號線中傳送時，此IR效應會導致電壓下降，從而使一存儲單元中所指定的電極無法到達所欲達成的位準，結(jié)果是對單元操作產(chǎn)生負面影響。舉例來說，IR效應對一未選取的單元的影響可能是產(chǎn)生單元干擾，因此未選取的單元會非刻意地從一邏輯態(tài)(比方是“0”)轉(zhuǎn)換為另一狀態(tài)(比方是“1”)。而IR效應對受選取單元的影響則可能是減緩單元的操作速率(比方是編程、擦除，以及讀取操作的速率)。
穿隧電流與電壓間微弱關系的問題公知技術(shù)的能帶結(jié)構(gòu)建造主要使由穿隧柵10往彈道柵12穿隧的某種電荷載子的電流位準與往后注入的寄生電子的電流位準相似。然而，這導致電流與電壓之間的關系較弱。舉例來說，于擦除防制(Erase disable)條件下(也即避免未選取單元受擦除操作干擾之條件)的電流與擦除條件下的電流相比，通常僅低104倍。類似問題也可能在單元的編程防制(ProgramDisable)條件中出現(xiàn)。因此，公知技術(shù)的未選取單元于編程和擦除操作過程中，都容易產(chǎn)生單元干擾之問題。
上述問題(比方是撞擊游離、介電質(zhì)擊穿、寄生電容、大電阻，以及穿隧電流與電壓的薄弱關系)也存在于Mead所提出的晶體管內(nèi)。此外，由于注入機制效率低，此晶體管還遭遇低傳輸率(Transfer Ratio)的問題。因電子較空穴的效率高，選用電子為晶體管傳輸中的彈道載子可稍微改善傳輸率。然而，傳輸率典型上仍介于約0.01至約0.4之間，因此此晶體管無法適合實際應用。
本發(fā)明的其中一個特征是提供壓電彈道電荷注入機制。上數(shù)種種問題可依據(jù)此特征來克服。通過利用此壓電彈道電荷注入機制，本發(fā)明進一步提供改變彈道電荷載子的有效質(zhì)量以及平均自由程的技術(shù)。除此之外，通過利用此壓電彈道電荷注入機制，本發(fā)明提供增加有益載子傳輸?shù)拇文軒?Sub-bands)或能谷(Valleys)內(nèi)載子總數(shù)的技術(shù)。此壓電彈道電荷注入機制在依據(jù)本發(fā)明而構(gòu)建的存儲單元內(nèi)實施。此外，本發(fā)明的另一特征在于提供一種關于能帶結(jié)構(gòu)的能壘高度工程學觀念、一種改變能壘高度的新方法、注入過濾器結(jié)構(gòu)，以及單元和元件的新結(jié)構(gòu)。上述種種問題可依據(jù)此特征來克服。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種新的注入機制與方法，以及設計能帶結(jié)構(gòu)，以供半導體裝置及非易失性存儲器利用。
本發(fā)明的另一目的在于利用上述能帶結(jié)構(gòu)與注入機制以提供半導體元件和非易失性存儲器的操作方法。
簡單言之，本發(fā)明提供一種半導體裝置。該半導體裝置包括一第一導電區(qū)域，一第二導電區(qū)域，其與該第一導電區(qū)域相鄰且相絕緣，一第三導電區(qū)域，其與該第二導電區(qū)域相鄰且相絕緣，以及一應變源(Strain Source)，其用以提供機械應力(Mechanical Stress)至該第一與第二導電區(qū)域至少其中之一。
簡言之，本發(fā)明提供一種操作一半導體裝置的方法，其中該半導體裝置具有一第一導電區(qū)域，一第二導電區(qū)域，其與該第一導電區(qū)域相鄰且相絕緣，一第三導電區(qū)域，其與該第二導電區(qū)域相鄰且相絕緣，以及一應變源，其用以提供機械應力至該第一與第二導電區(qū)域至少其中之一。該操作該半導體裝置的方法包括以下步驟設置一第一電壓于該第一導電區(qū)域上，設置一第二電壓于該第二導電區(qū)域上，設置一第三電壓于該第三導電區(qū)域上，以利用壓電彈道電荷注入機制，將電荷載子由該第一導電區(qū)域經(jīng)由該第二導電區(qū)域注入至該第三導電區(qū)域。
簡言之，本發(fā)明提供一種操作一非易失性存儲單元的方法，其中該非易失性存儲單元具有多個狀態(tài)，以及其中該存儲單元包括一第一導電區(qū)域，一第二導電區(qū)域，一電荷注入過濾器于該第一與該第二導電區(qū)域之間，一第三導電區(qū)域，其與該第二導電區(qū)域相鄰且相絕緣，一應變源，其用以提供機械應力至該第一與第二導電區(qū)域至少其中之一，以及彼此分離并具第一導電型之源極區(qū)和漏極區(qū)，其中該源極區(qū)與漏極區(qū)位于一具第二導電型的主體內(nèi)。該操作該半導體裝置的方法包括以下步驟提供一第一電壓至該第一導電區(qū)域，提供一第二電壓至該第二導電區(qū)域，提供一主體電壓至該主體，提供一源極電壓至該源極區(qū)，以及提供一漏極電壓至該漏極區(qū)，以利用壓電彈道電荷注入機制，將電荷載子由該第一導電區(qū)域經(jīng)由該第二導電區(qū)域注入至該第三導電區(qū)域，借此建立該存儲單元的多個狀態(tài)其中之一。
簡言之，本發(fā)明提供一種非易失性存儲單元，包括一主體，由一具第一導電型的半導體材料構(gòu)成；一第一導電區(qū)域；一第二導電區(qū)域，其與該第一導電區(qū)域相鄰且相絕緣；一電荷儲存區(qū)域，其與該第二導電區(qū)域相鄰且相絕緣；一應變源，用以提供一機械應力至該第一導電區(qū)域與該第二導電區(qū)域至少其中之一；一第三導電區(qū)域與一第四導電區(qū)域，形成于該主體內(nèi)并彼此分離，且皆具第二導電型；以及一通道區(qū)域于主體內(nèi)該第三與第四導電區(qū)域之間，并與該第一導電區(qū)域相鄰且相絕緣。
本發(fā)明所具優(yōu)點的摘要1)本發(fā)明提供壓電彈道電荷注入機制以供半導體裝置操作使用。利用此機制可達到高的注入效率。
2)本發(fā)明提供壓電彈道電荷注入機制以供存儲單元的操作使用(比方是擦除和編程操作)。利用此機制可達到高的注入效率。
3)本發(fā)明可解決寄生電荷問題本發(fā)明所提供的能帶結(jié)構(gòu)闡明公知技術(shù)要求彈道電荷所傳輸?shù)膮^(qū)域必須具有大的功函數(shù)是一種不必要的限制。更進一步言，本發(fā)明的存儲單元和裝置結(jié)構(gòu)無須具備公知技術(shù)中需維持往前與往后穿隧的載子于類似電流位準的要求。本發(fā)明可通過上述注入過濾器來降低往后穿隧的電流，因而解決電流浪費的問題；4)本發(fā)明所提供的注入過濾器允許存儲單元和裝置內(nèi)可使用較厚的介電質(zhì)。由于較厚的介電質(zhì)在生產(chǎn)控制上較為有利，因此本發(fā)明的存儲單元與存儲器裝置較公知結(jié)構(gòu)更具有量產(chǎn)力；5)本發(fā)明允許存儲單元和裝置于擦除操作時不會遭受介電質(zhì)擊穿(Dielectric Breakdown)的問題；6)本發(fā)明避免撞擊游離(Impact Ionization)問題；7)本發(fā)明通過提供較公知技術(shù)更有效防治單元干擾的能帶結(jié)構(gòu)，因而允許單元操作時可不受單元干擾的影響；8)本發(fā)明抑制大電阻效應，并允許SBG與STG可具有較低的片電阻(Sheet Rsistance)；以及9)本發(fā)明抑制大電容效應；
本領域技術(shù)人員可經(jīng)由以下內(nèi)容與圖示所說明的較佳實施例以對上述或更多的本發(fā)明目的與優(yōu)點作更佳了解。


圖1顯示公知存儲單元結(jié)構(gòu)的剖面圖；圖2A顯示圖1結(jié)構(gòu)的能帶圖，說明公知技術(shù)的能帶結(jié)構(gòu)與已知空穴注入方法；圖2B顯示圖1結(jié)構(gòu)的能帶圖，說明公知技術(shù)的能帶結(jié)構(gòu)與已知電子注入方法；圖3A顯示圖1結(jié)構(gòu)的能帶圖，說明公知存儲單元于擦除操作下空穴注入能帶結(jié)構(gòu)的未知問題；圖3B顯示圖1結(jié)構(gòu)的能帶圖，說明公知存儲單元于編程操作下電子注入能帶結(jié)構(gòu)的未知問題；圖3C顯示穿隧電流密度對應不同穿隧電流成分與外加電壓的關系，說明公知能帶結(jié)構(gòu)于擦除操作下的介電質(zhì)擊穿問題；圖3D顯示與公知存儲單元的彈道柵相關的幾個寄生電容；圖4顯示無應變半導體的能量與沖量向量間的色散關系；圖5顯示半導體于張應力下能量與沖量向量間的色散關系；圖6顯示半導體于壓縮應力下能量與沖量向量間的色散關系；圖7顯示為一壓縮應變硅之計算出的正規(guī)化平均自由程與應力間的關系；圖8以張力軸為繪制參數(shù)，顯示壓縮應變硅內(nèi)效率提升率與應力間的關系；圖9以無應變硅的平均自由程為繪制參數(shù)，顯示壓縮應變硅之效率提升率與應力間的關系；圖10顯示本發(fā)明的能帶圖，說明注入壓電彈道空穴所利用的壓電彈道電荷注入機制，并說明阻擋電子往后穿隧的能壘高度與梯形能壘；圖11顯示本發(fā)明的能帶圖，說明壓電彈道空穴注入機制的能壘高度工程學；圖12顯示本發(fā)明的能壘高度工程學對于壓電彈道空穴注入的效應，當中可通過改變STG與STG間的跨壓而以不同程度改變往前注入空穴的能壘高度與往后注入電子的能壘高度；圖13顯示本發(fā)明的能帶圖，說明壓電彈道電子注入機制的能壘高度工程學；圖14顯示本發(fā)明的能壘高度工程學對于壓電彈道電子注入的效應，當中可通過改變STG與STG間的跨壓而以不同程度改變往前注入電子的能壘高度與往后注入空穴的能壘高度；圖15顯示本發(fā)明的能帶圖，說明壓電彈道電荷注入機制對于注入壓電彈道電子的效應，并說明阻擋壓電LH與HH載子往后穿隧的能壘高度與梯形能壘高度。
圖16A顯示注入效率與SBG厚度間的關系；圖16B顯示于壓電電子注入效率為百分之一時，SBG的片電阻與平均自由程間的關系；圖17就本發(fā)明的能帶結(jié)構(gòu)，顯示STG與SBG間外加電壓對于穿隧介電質(zhì)和阻擋介電質(zhì)偏壓的效應；圖18A顯示圖1結(jié)構(gòu)的能帶圖，說明當公知存儲單元以避免編程干擾的條件下來偏壓時，阻擋電荷傳輸?shù)哪軌靖叨人l(fā)生的未知問題；圖18B顯示圖1結(jié)構(gòu)的能帶圖，說明當公知存儲單元以避免擦除干擾之條件下來偏壓時，阻擋電荷傳輸?shù)哪軌靖叨鹊奈粗獑栴}；圖19顯示多種電流成份(component)的穿隧電流密度為STG與SBG間的電壓函數(shù)，其中更顯示了本發(fā)明與公知技術(shù)間的此類成份的差異；圖20A就本發(fā)明與公知技術(shù)的能帶結(jié)構(gòu)，顯示SBG所見的總電容；當BD厚度適當選擇時，本發(fā)明的總電容顯著降低；圖20B顯示阻擋介電質(zhì)厚度對于能壘高度的效應，以及對于穿隧介電質(zhì)和阻擋介電質(zhì)之間跨壓的效應；圖21顯示本發(fā)明一實施例所提供單元結(jié)構(gòu)的剖面圖；圖22顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖23顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖24顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖25A、25B、25C顯示本發(fā)明SBG的部分放大結(jié)構(gòu)剖面圖；圖26顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖27顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖28顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖29顯示本發(fā)明另一實施例所提供單元結(jié)構(gòu)的剖面圖；圖30本發(fā)明非易失性電子式可變存儲器陣列部分剖面圖；圖31A顯示自我設限壓電彈道電子注入于注入初始狀態(tài)的能帶圖；圖31B顯示自我設限壓電彈道電子注入于注入最終狀態(tài)的能帶圖；圖32A顯示自我設限壓電彈道空穴注入于注入初始狀態(tài)的能帶圖；圖32B顯示自我設限壓電彈道空穴注入于注入最終狀態(tài)的能帶圖；圖33顯示本發(fā)明另一實施例晶體管結(jié)構(gòu)的剖面圖。
具體實施例方式
以下本發(fā)明實施例針對注入機制、方法與存儲單元結(jié)構(gòu)來加以詳述。本領域技術(shù)人員將能領略所述細節(jié)僅作說明之用，并不以任何方式限制本發(fā)明的權(quán)利要求。超越此處所詳述實施例而具有此揭露的利益的其余本發(fā)明實施例，可經(jīng)本領域技術(shù)人員輕易加以推斷。本發(fā)明的實行方式將會連同所附加圖示詳加說明。在任何適當之處，所有圖示與以下通篇說明內(nèi)容將會使用同一參考指標以指示相同或類似部分。
為簡明起見，在此不會對所有實行方式的慣有特征加以說明與描述。本領域技術(shù)人員應能領略到，達成特定目標的發(fā)展過程中所須付諸的勞力依實行方式與制造者而異。為達成本揭露的優(yōu)點不免得付出繁雜且耗時的努力，然對本領域技術(shù)人員為一例行工作。
壓電效應(Piezo-effect)是固態(tài)物理內(nèi)廣為人知的物理現(xiàn)象。在一機械應例施加于一半導體材料時，壓電效應可改變該半導體材料的電性(參見Pikus和Bir所著的Symmetry andStrain-Induced Effects in Semiconductors，New YorkWiley，1974)。此機械應力可能起源于該半導體材料內(nèi)部或外部的一個應變源(也稱作“應力供應者(stressor)”)。這種機械應力可能是以壓縮(Compressive)型式出現(xiàn)(Compression)，也可能是以張力的型式出現(xiàn)(tension)，并能在材料內(nèi)導致一種應變(Strain)。它破壞晶格內(nèi)的對稱性，因此使晶格內(nèi)的電位(Potential)變形。一些半導體(比方是硅)壓電效應的著名應用包括電阻內(nèi)的壓電電阻效應(Piezo-Resistive Effect)、雙極晶體管(Bipolar transistors)和二極體內(nèi)的壓電接面效應(Piezo-Junction Effect)，感測器內(nèi)的壓電霍爾效應(Piezo-Hall Effect)，以及MOS晶體管(“MOSFETS”)內(nèi)的壓電場效應晶體管(Piezo-FETs)。
本發(fā)明提供壓電效應于彈道電荷載子注入與傳輸上的應用。以下將利用許多不同的存儲單元與半導體裝置的實施例以提出一種新的壓電彈道電荷注入機制。
已知當一應變出現(xiàn)在一半導體內(nèi)時，它可能會使導電帶的能谷與存在于HH和LH價次電帶的簡并(Degeneracy)分離(請參考Hensel et al.，“Cyclotron Resonance Experimentsin Uniaxially Stressed SiliconValence Band Inverse MassParameters and Deformation Potentials，Phys.Rev.129，pp.1141-1062”，1963)。圖4、5和6分別提供一半導體無應變時、在張應力(Tensile Stress)下，以及在壓縮應力(Compressive Stress)下，能量E與沖量向量(momentumvector)k之間的色散關系(Dispersion Relationship)示意圖。圖4顯示電子41填在導電帶能谷42與44當中，而導電帶能谷42與44分別具有最小值42a與44a。圖中顯示最小值42a與44a的能級相似。由于顯示出能谷的色散曲線具有不同的曲率，左能谷42內(nèi)電子的有效質(zhì)量較右能谷44內(nèi)電子的有效質(zhì)量大。圖中也顯示LH次能帶46與HH次能帶46兩色散曲線，兩者皆填滿了空穴50。LH次能帶46與HH次能帶48顯示出在一價電帶最大值52上具有能量簡并現(xiàn)象。導電帶最小值42a或44a與價電帶最大值52之間以一能帶間隙54來隔開。
圖5顯示與圖4類似的色散關系(dispersionrelationship)，然而該半導體因受到張應力而發(fā)生應變。導電帶能谷發(fā)生最小值一個往上(左能谷42)或一個往下(右能谷44)的偏移現(xiàn)象，使得這兩個能谷內(nèi)的電子群會重新分布。其中能谷44會聚集較多電子41，因其導電帶最小值44a的能級(energy level)較低。使電子41重新分布而主要聚居于能谷44是必要的，其原因有二。第一，由于導電能谷44內(nèi)的電子的有效質(zhì)量較輕，因此能在半導體內(nèi)產(chǎn)生電子傳輸所需要的效果。第二，已知能谷分離可以減少能谷間電子散射(internvalleyscattering of electrons)。此等效應可利用硅來作具體說明。發(fā)生于硅內(nèi)的應變通常會導致具有六折簡并的導電帶(asix-fold degenerate conduction band)分解為兩折簡并與四折簡并的能谷，其中大部分電子(將近百分之百的總電子數(shù))聚居于兩折簡并能谷內(nèi)，這是由于兩折簡并能谷內(nèi)的電子在傳輸方向的有效質(zhì)量較輕的緣故。已知此應變效應在應變硅MOSFET(一種壓電場效應晶體管，可參見Vogelsang et al.，“Electron Mobilities and High-Field Drift Velocity inStrained Silicon on Silicon-Germanium Substrate”，IEEETrans.on Electron Devices，pp.2641-2642，1992)內(nèi)會增加50％的電子遷移率(Mobility)以及約16％的飄移速率(DriftVelocity)。類似的應變效應可運用來提升彈道電荷載子的傳輸。因此，硅內(nèi)的彈道電子注入效率可能因電子重新聚居于兩折簡并能谷內(nèi)而有所提升。這可通過施加應力于硅上以引起沿電子傳輸方向的應變來達成。因此可明白得知，壓電效應可導致密集聚居的“壓電”電子(即受機械應力的材料內(nèi)的電子)，而此壓電電子具有較輕的質(zhì)量與較低的散射比率。依據(jù)本發(fā)明的一個實施例，在將這些效應與彈道電子傳輸結(jié)合時，能提供一種壓電彈道電子注入機制。
圖5也顯示出半導體內(nèi)張應力所產(chǎn)生的應力效應也可解除次價能帶46與48的簡并性(degeneracy)，當中LH次能帶46顯示為往上偏移，而HH次能帶48則顯示為往下偏移。由于擁有此效應與導電帶能谷44往下偏移這兩個效應，能帶間隙55可能比圖4無應變情況的能帶間隙54窄。以硅為例，對受張力而應變的硅層(比方是在一Si1-xGex層上形成一硅層)而言，若鍺的摩爾比例x約為30％時，硅內(nèi)具兩折簡并度的能級可能會往下偏移約0.18eV，而LH簡并則可能會往上偏移約0.12eV。所造成的能帶間隙55會因此約為0.8eV。解除LH與HH的簡并性能進一步使LH與HH次能帶之間的散射作用減少。此外，次價能帶的形狀改變能減少輕空穴的有效質(zhì)量。結(jié)果，一應變半導體內(nèi)彈道輕空穴的平均自由程(Mean FreePath)可能較一無應變半導體來得長。圖5也顯示出，通過解除LH次能帶46與HH次能帶48的簡并性，空穴50可能會從HH次能帶48重新聚居于LH次能帶46。事實上，當硅受到張應力而作應變時，LH次能帶內(nèi)的空穴總數(shù)可從20％增加至90％(參見Fischetti et al.，Journal of Appl.Physics，vol.94，pp.1079-1095，2003)。此外，LH的散射比率已知遠比HH的散射比例低得多(參見Hinckley et al.，“Hole Transporttheory In Pseudomorphic Si1-xGexAlloys Grown on Si(001)Substrates”，Phys.Rev.B，41，pp.2912-2926，1990)。本發(fā)明的注入機制考慮到這些效應。通過將空穴由HH次能帶重新分配至LH次能帶以注入“壓電”空穴(即受到機械應力的材料內(nèi)的空穴)下，空穴注入效率能有所提升。這可通過施加張應力至空穴注入的源起區(qū)域來達成。在LH空穴密集度高并具有較低散射速率的效應時，當將這些效應結(jié)合而應用于彈道電荷注入上時，即能提供一種將壓電效應運用于彈道電荷注入的方法。此方法通過注入壓電彈道空穴(比方是輕空穴)來提升彈道空穴注入效率，并用作本發(fā)明另一壓電彈道電荷注入機制的實施例。
圖6第顯示與圖4類似的色散關系，但其差別在于導體受到一壓縮應力而發(fā)生應變。與上述之張應力類似，此壓縮應力可解除次價能帶46與48的簡并性，然而方式與圖5相反。圖中顯示LH次能帶46往下偏移而HH次能帶48往上偏移。即便如此，HH與LH簡并的解除仍減少LH與HH能帶之間的散射事件。由于次價能帶發(fā)生偏移，圖中顯示大部分的空穴聚居于HH次能帶內(nèi)。此外，圖中也顯示，若與圖4無應變的范例相比，次價能帶的曲率形狀改變。圖6中變形的HH次能帶會降低重空穴的有效質(zhì)量而使其變成較輕的空穴。結(jié)果，在一應變半導體內(nèi)，空穴(即壓電空穴)的平均自由程較無應變半導體者為長。此效應提供本發(fā)明另一壓電彈道電荷注入機制的實施例。
目前已知對一簡并性被解除的次價能帶內(nèi)的電荷而言，其有效質(zhì)量的主要項(First order)能隨應力作線性偏移(參見Hensel et al.，“Cyclotron Resonance Experiments inUniaxially Stressed SiliconValence Band Inverse MassParameters and Deformation Potentials”，Phys.Rev.129，pp.1141-1062，1963，并參見Hinckely et al.，“HoleTransport Theory in Pseudomorphic Si1-xGexAlloys Grownon Si(001)Substates”，Phys.Rev.B，41，pp.2912-2926，1990)。通過運用此線性關系以及有效質(zhì)量與平均自由程間的關系，本發(fā)明提供一種改變壓電彈道電荷的平均自由程的方法。此方法代表另一壓電彈道電荷注入機制的實施例，并且是以調(diào)整平行于電荷傳輸方向的應力等級來作說明。圖7顯示應力對于平均自由程的效應的一個范例。應變硅上的壓縮應力用作一個范例，以說明作用于HH上的效應。參見圖7，垂直軸代表正規(guī)化(Normalized)平均自由程，即應變硅的平均自由程相對無應變硅的平均自由程的比率。由此圖可清楚得知，正規(guī)化平均自由程隨增加的應力作線性變化。此外，對沿平行[111]方向的應力軸(stress axis)而言，此種對平均自由程的增進比沿硅晶軸
的方向相比則更加顯著。
圖8顯示壓電彈道空穴注入的效率提升率與壓縮應力的對應關系。此效率提升率是應變硅效率相對無應變硅效率的比值。可由圖中看出，在適中的機械應力下(例如約200 Mega Pascal(“MPa”)或更低)，效率提升率會隨應力呈超線性地(super-linearly)增加，并且當應力介于較高范圍時(比方是約400 MPa或更高)，效率提升率與應力間約呈成線性正比關系。此外，對沿平行[111]方向的應力軸(stress axis)而言，其效率提升率較沿沿
的方向相比，則更為顯著。如圖中顯示，在沿硅晶軸
與[111]的平行方向，效率分別提升了約二十倍以及五十倍。
圖9顯示對于無應變硅的平均自由程(以下簡稱為“mfp*”)的效率提升率的敏感度。應注意到，mfp*的差異可能來自，舉例言之，半導體內(nèi)不同濃度的雜質(zhì)。此圖選取沿硅晶軸方向
平行方向的應力。參見圖9，可注意到，當應力皆保持相同時，較短mfp*(比方是4納米)與較長mfp*(比方是10納米)相比，效率提升率顯著地增加。舉例來說，當一1000MPa的應力施加在一具有4納米mfp*的硅時，效率提升率能高到1000倍，然而當同樣的應力施加在一具有10納米mfp*的硅時，效率可能僅提升了10倍。此處呈現(xiàn)的效應對于目前先進技術(shù)下尺寸日益縮小的存儲單元有所助益，因為可預料到硅內(nèi)的高雜質(zhì)濃度會導致較短的mfp*。這是由于硅內(nèi)的高濃度雜質(zhì)可協(xié)助單元按比例縮減至一較小尺寸(譬如，其可避免當縮減存儲單元尺寸時，供彈道電荷穿越之區(qū)域的電阻過度增加)。
至此也可明白，當使用公知技術(shù)的彈道空穴機制以對存儲單元進行擦除操作時，可能發(fā)生重空穴作彈道空穴注入而使擦除效率降低的狀況。也應可了解到，通過利用壓電彈道電荷注入，能改變彈道載子(LH、HH，或是電子)的傳輸機制。本領域技術(shù)人員也應當可根據(jù)本發(fā)明的教示，根據(jù)所揭露的技術(shù)，進一步選擇不同種類的應力(比方是張應力或壓縮應力)以改變應力軸，用以借此改變空穴總數(shù)和平均自由程而提升上述情況中的注入效率。
雖然上述討論是針對壓電空穴，但本領域技術(shù)人員應可明白，在類似的條件下，針對壓電空穴的效應與優(yōu)點皆可適用于壓電彈道電子注入。此外，雖然上述討論把焦點集中在半導體(比方是硅)上，針對半導體的效應與優(yōu)點皆可適用于其他種類的導體(比方是TiN、TaN、Si1-xGex合金等等)。
圖10提供一能帶圖，以說明注入壓電彈道空穴的壓電彈道電荷注入機制。參考圖10，圖中顯示一導電材料構(gòu)成的應變穿隧柵(以下簡稱STG)60，一電荷注入過濾器62，其具有一穿隧介電質(zhì)(以下簡稱TD)63與一阻擋介電質(zhì)(以下簡稱BD)64，一導電材料構(gòu)成的應變彈道柵(以下簡稱SBG)66，一保留介電質(zhì)(以下簡稱RD)70，以及一導電材料構(gòu)成的電荷接收或儲存區(qū)域(以下簡稱CSR)68。此能帶圖就P型重度摻雜多晶硅(“P+多晶硅”)構(gòu)成的STG 60以及N型重度摻雜多晶硅(“N+多晶硅”)構(gòu)成的SBG 66來顯示。圖中也顯示STG 60，TD 63，BD 64，SBG 66，RD 70以及CSR 68各自的導電帶60a，63a，64a，66a，70a，以及68a。同樣地，圖中也顯示STG 60，TD 63，BD 64，SBG 66，RD 70以及CSR 68各自的價電帶60b，63b，64b，66b，70b，以及68b。每一區(qū)域內(nèi)導電帶和價電帶的間距代表該區(qū)域的能帶間隙。依電荷注入過濾器62的一較佳實施例，顯示TD 63的能帶間隙較BD 64的能帶間隙為寬。此外，圖中也顯示導電帶70a和66a間能帶偏移量的導電帶能壘高度76，以及價電帶70b和66b間能帶偏移量的價電帶能壘高度77。
參考圖10，由于STG 60作應變，因此空穴大多由LH 72組成。而實施方式，舉例來說，可依據(jù)壓電彈道電荷注入機制的一個實施例，通過施加一張應力至STG 60來達成。圖10中也顯示HH 73，其可與LH 72共存在STG 60內(nèi)，但數(shù)量比LH72少(舉例來說，約占了總空穴數(shù)的5％至20％)。
相對SBG 66，可將STG 60施以正偏壓以注入壓電彈道空穴。如此偏壓能容許STG 60區(qū)域內(nèi)的空穴72與73穿隧通過一介于STG 60的價電帶60b與TD 63的價電帶63b之間的價電帶能壘高度75。當穿越SBG 66時，HH 73可能會經(jīng)歷強烈的散射并因此喪失能量而變成HH 73a。因此，HH 73無法注入CSR 68。然而，LH 72的行為與HH 73大相徑庭。由于具有較長的平均自由程，LH 72在穿越SBG 66時，所經(jīng)歷的散射會遠少于HH 73。因此，當穿越過SBG 66時，LH 72的能量可能維持高于SBG 66的價電帶66b。這些空穴當中有一部分能夠到達SBG 66與RD 70的交界處。當正偏壓增加到讓LH 72的能量高于能壘高度77時，LH 72將能夠進入RD 70的價電帶70b，并一路通過RD 70而最后被收集在CSR 68上。
注意到，盡管STG 60按照上述的機制作應變，但可依據(jù)另一種壓電彈道電荷注入機制實施例的條件來作應變，以使穿越SBG 66之空穴的平均自由程較SBG 66區(qū)域的mfp*為長。舉例來說，可通過施加一壓縮應力于SBG上以利用圖7所示的效應來達成。
電荷注入過濾器62設置于STG 60與SBG 66之間，用以允許具某極性的電荷載子(比方是LH 72)能自STG 60傳輸通過SBG 66而到達CSR 68，然而卻阻擋具相反極性的電荷載子自SBG 66傳輸至STG 60。對圖10所示的壓電彈道空穴注入而言，LH 72與HH 73顯示為往前傳輸，然而在相同的偏壓極性下，SBG 66內(nèi)的電子74往后傳輸。圖10中的能帶結(jié)構(gòu)顯示出往后注入的載子(即電子74)必須較往前注入的載子(即LH 72與HH 73)穿越過更多數(shù)量的能壘。第一個阻擋往后注入電子74的電子能壘78的進入側(cè)與離開側(cè)分別具有能壘高度79與80。兩能壘高度79與80是以BD 64的導電帶64a作為參考點。第二個電子能壘81的注入側(cè)具有一能壘高度82，其形成另一個阻擋電子74的能壘。能壘高度82以TD 63的導電帶于BD 64交界處的導電帶63a作為參考點。
此處提供的電荷注入過濾器建立在能壘高度工程學觀念的基礎上。本發(fā)明的一個特定實施例包括一構(gòu)成STG 60的P+多晶硅，一構(gòu)成TD 63的二氧化硅(“氧化物”)層，一構(gòu)成BD 64的氮化硅(“氮化物”)層，以及一構(gòu)成SBG 66的N+多晶硅。使用N+多晶硅為SBG 66的材料來自幾點考慮。其中最重要的考慮因素是由于N型雜質(zhì)(比方是砷、磷等等)的固溶度(Solidsolubility)比P型雜質(zhì)(比方是硼)來得高。希望雜質(zhì)能擁有較高的固溶度的原因是如此能以較高的濃度來為硅作摻雜，因此可降低片電阻，從而可較適合應用于集成電路中。在此實施例內(nèi)，使用多晶硅為STG 60與SBG 66的材料的原因是因其擁有廣泛證實的收益、量產(chǎn)力，以及與現(xiàn)今IC技術(shù)的相容性。使用厚度約為7納米至10納米的氧化物為RD 70的材料也是來自相同緣由。構(gòu)成TD 63的氧化層厚度可約在1.5納米至4納米之間，較佳厚度約在2納米至3.5納米之間。TD 63的厚度范圍主要取決于能令穿越它的電荷載子(電子，LH或HH)主要以直接穿隧機制來傳輸。BD 64厚度的選取取決于，當一介于約1V至約2.5V范圍的適中電壓施加于STG 60與SBG 66之間時，能夠阻擋電荷載子穿隧通過BD 64與TD 63兩層。BD64的厚度選取則更取決于，在一較高的電壓(3V或以上)時，能夠容許某型的電荷載子(比方是LH)往前傳輸，并且阻擋另一型的電荷載子(比方是電子)往后傳輸。在下述的能壘高度工程學觀念內(nèi)，BD 64的厚度也取決于其所具有的介電質(zhì)常數(shù)。一般來說，倘若TD 63和BD 64所構(gòu)成的穿隧堆迭結(jié)構(gòu)能確實符合上述要求，則BD 64的厚度可較TD 63厚或薄都可以。舉例來說，在此特定實施例內(nèi)，如果TD 63選擇為厚度3納米(即30埃)的氧化物，則BD 64的最小厚度可約為2納米(即20埃)或著更厚。就此特定實施例而言，構(gòu)成TD 63的氧化物可以是利用傳統(tǒng)沉積技術(shù)所制成的高溫氧化物(HighTemperature oxide；HTO)或TEOS層，或是利用本領域為人熟知的熱氧化(Thermal Oxidation)技術(shù)所制成的熱氧化物(Thermal Oxide)。而構(gòu)成BD 64的氮化物則可以是能帶間隙內(nèi)不具電荷捕捉中心(trapping center)的優(yōu)質(zhì)氮化物。此優(yōu)質(zhì)氮化物的制造方式，舉例來說，可在含氨(Ammonia；NH3)的環(huán)境中以高溫(比方是1050℃)進行已知的快速熱氮化(Rapid Thermal Nitridation；RTN)技術(shù)來形成。
壓電彈道空穴注入使用的能壘高度工程學以下將提供能壘高度工程學的相關細節(jié)。圖11顯示與圖10相似的能帶圖，但在電荷注入過濾器62內(nèi)的能帶彎曲較輕微，這是為了揭示能壘高度的更多細節(jié)。除了圖10所示的區(qū)域與參考符號外，圖11還顯示導電帶63a與66a間導電帶偏移量的能壘高度為83。此能壘高度83是位于第二電子能壘81的離開側(cè)，其中第二電子能壘用以阻擋往后穿隧電子74。此外，圖中也顯示價電帶63b與60b間價電帶偏移量的能壘高度84。能壘高度75與84分別位于一第一空穴能壘85的進入側(cè)與離開側(cè)，其中第一空穴能壘85能夠阻擋空穴72與73往前穿隧。圖中還顯示價電帶64b與60b之間一第二空穴能壘87的注入側(cè)具有價電帶能壘高度86，以及顯示價電帶64b與60b間價電帶偏移量于該第二空穴能壘87的離開側(cè)具有能壘高度88。此第二空穴能壘87也具有阻擋空穴73與72往前注入的效果。對STG 60進行應變，將使得該區(qū)空穴以LH 72為主。因此，可預料到LH 72會產(chǎn)生較強大的注入流。圖11中描繪出一線寬較寬的箭頭72a，以代表此效應所導致的強大LH注入流。
由本發(fā)明所提供的這個能帶結(jié)構(gòu)可看出，有兩個空穴能壘85和87與往前注入的壓電彈道電荷LH 72和HH 73有關。同樣地，有兩個電子能壘78與81與SBG 66內(nèi)往后注入的電子74有關。為了使壓電彈道電荷作高效率注入，希望能電子式地改變第一與第二空穴能壘85與87的能壘高度，以便協(xié)助壓電彈道電荷往前注入。反之，為了阻擋SBG 66內(nèi)的電子74往后注入STG 60，需要在整個壓電彈道電荷注入的電壓范圍內(nèi)，第一電子能壘78的能壘高度79與80以及第二電子能壘81的能壘高度82與83，都能維持得夠高。
第二空穴能壘87的能壘高度86(ΔΦVH_TB)的主要項展開可利用下式表示ΔΦVH_TB＝ΔΦVB_TB-|VTD′| -(1)其中ΔΦVB_TB是平能帶條件下STG 60與BD 64間的價電帶偏移量，其中平能帶是代表TD 63與BD 64內(nèi)的電場為零的條件。
VTD′是壓電彈道空穴注入期間橫跨于TD 63的壓降，并可表示為VTD′＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]。
Va是橫跨于STG 60與SBG 66間的外加電壓；
Vfb是平能帶電壓；εTD和εBD分別是TD 63和BD 64的介電常數(shù)；以及TTD與TBD分別是TD 63和BD 64的厚度。
類似地，阻擋電子往后注入的第二電子能壘81的能壘高度82(ΔΦCE_GT)可利用下式表示ΔΦCE_GT＝ΔΦCB_GT-|VBD′| -(2)其中ΔΦCB_GT是平能帶條件下SBG 66與TD 63間的導電帶偏移量VBD′是壓電彈道空穴注入期間橫跨于BD 64的壓降，并可表示為VBD′＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
以上述的原理為基礎，此處提出一種可用來選擇性地過濾電荷載子的能壘高度工程學的相關概念。由上述公式(1)與(2)可明白得知，能壘高度86(ΔΦVH_TB)與能壘高度82(ΔΦCE_GT)兩者與Va之間的關系有所差異。這種與電壓間的相關性提供了一種電子式地改變能壘高度86與82的方式，主要通過外加一電壓橫跨該介電質(zhì)而達成。此外，能壘高度與電壓間的關系為非對稱，并且主要取決于介電質(zhì)常數(shù)與介電質(zhì)厚度的結(jié)合效應(即“εT效應”)。換言之，通過為TD 63與BD 64選取一組適當?shù)摹唉臫”，可電子式地改變能壘高度，并且其中一個能壘高度的改變程度可與另一能壘高度不同。在一極端范例中，在施加一偏壓下，其中一個能壘高度消失，然而另一個能壘高度卻仍然位于平能帶條件的相似范圍內(nèi)。
本發(fā)明除提出上述效應外，并將該效應應用于電荷注入、電荷阻擋以及電荷過濾。參考圖12能更明白此效應。圖12顯示一個上述原理而所使用的能壘高度工程學觀念范例?？擅靼卓闯?，阻擋STG 60內(nèi)的空穴LH 72與HH 73的能壘高度86(ΔΦVH_TB)會比阻擋SBG 66內(nèi)的電子74的能壘高度82降低得快。事實上，當橫跨STG 60和SBG 66間的外加電壓為+3.5V時，能壘高度86消失(即等于零)，然而此時能壘高度82(ΔΦCE_GT)卻仍維持在約2.5eV的能壘高度。因此，當外加電壓在超越此位準而作改變時，LH 72與HH 73兩者皆可直接穿隧過TD 63而不被BD 64層阻擋(如圖10所示)。此效應容許LH 72與HH 73可往前注入。仍參考圖12，能壘高度82(ΔΦCE_GT)在此電壓范圍內(nèi)與外加電壓間的關系較微弱，因此維持為可阻擋電子74的高度，結(jié)果會避免電子74往后注入STG 60(如圖10所示)。因此，此處描述的能壘工程學概念實際上可提供電子式可變過濾器的操作方法，使該過濾器能過濾掉不想要的載子(比方是往后注入的電子74)卻不影響到想要載子的傳輸(比方是往前注入的壓電彈道空穴72和/或73)。
在注入壓電彈道空穴所使用的電壓范圍內(nèi)，希望BD 64內(nèi)的第一電子能壘78能保持為一種梯形能帶結(jié)構(gòu)。這可通過使BD 64的跨壓(VBD′)低于第一電子能壘78的能壘高度79(ΔΦCE_GB)來達成。參考圖10即可更明了此種能壘結(jié)構(gòu)。圖中顯示能壘高度79與80在電子能壘78內(nèi)形成一種梯形結(jié)構(gòu)，其中能壘高度79與80分別位于該梯形結(jié)構(gòu)之進入側(cè)與離開側(cè)。這種梯形具有優(yōu)勢的原因是因為它能較三角形能壘提供阻擋電子74往后穿隧的有力屏障。此梯形能壘的能壘高度79等于SBG 66與BD 64間的導電帶偏移量。而此梯形能壘的能壘高度80的主要項等于ΔΦCB_GB-VBD′，其中ΔΦCB_GB是SBG 66和BD 64間的導電帶偏移量。在此特定實施例內(nèi)，當外加電壓介于約+5V至約+6V之間時，能壘高度80約為1.1eV至0.9eV。因此，梯形結(jié)構(gòu)在整個壓電彈道空穴的注入過程中均能保持住。根據(jù)“εT效應”與上述原理所教示而可明白得知的是，通過使TD 63和BD 64的介電常數(shù)和厚度最佳化以降低VBD′，能使能壘高度80提高。
圖10的能帶是以壓電彈道空穴72與73注入TD 64，再穿越BD 64，最后進入SBG 66的區(qū)域來表示。此圖所繪示的能帶用以反映能壘的工程學觀念，并且著重在用以阻擋寄生電子74往后穿隧的能壘。由于BD 64的介電常數(shù)較大，因此圖中顯示BD 64僅有些微的能帶彎曲并因而有一較小的跨壓。在TD 63的介電常數(shù)小于BD 64下，TD 63的跨壓顯示較BD 12為大。希望BD 64的介電常數(shù)較大來自以下幾考慮。首先，這能使BD64區(qū)域的能帶結(jié)構(gòu)較接近原先在平能帶條件下的“長方形”結(jié)構(gòu)。原因是如此可在BD 64內(nèi)提供一較有效的能壘78以阻擋不想要的電荷載子(比方是寄生電子74)往后穿隧。此外，當BD 64的介電常數(shù)較大時，外加電壓能有較多比例橫跨在TD 63的區(qū)域上。因此，盡管外加電壓維持在同一位準，使想要電荷(比方是LH 72)能穿隧的效應卻能保持。這些穿隧電荷當中有部分(比方是LH 72)將能以壓電彈道電荷注入機制穿越SBG66并到達SBG 66和RD 70的交界處，并隨后被收集在CSR 68的區(qū)域上。
在此特定實施例中，為了實行壓電彈道空穴注入，STG 60的相對SBG 66之電壓選取在約+5.0V至約+6.0V之間。
上述壓電彈道電荷注入和能壘高度工程學以空穴做范例說明，其概念也可適用于注入壓電電子，以下將進一步描述以使本發(fā)明概念更加完整。
壓電彈道電子注入的能壘高度工程學參考圖13，其顯示一能帶圖，當中有壓電電子89存在于STG 60的價電帶60b內(nèi)，以及有LH 96與HH 97存在于SBG66的價電帶66b內(nèi)。此圖與圖11的能帶圖類似，但STG 60相對SBG 66的負偏壓約為1V至2V。圖中顯示CSR 68相對SBG 66的電位約為+0.75V。在STG 60與SBG 66間有此偏壓極性下，圖中顯示電子89往前傳輸，然而在相同的偏壓極性下，SBG 66內(nèi)的LH 96與HH 97顯示為往后傳輸。此能帶圖以P+多晶硅構(gòu)成的STG 60與N+多晶硅構(gòu)成的SBG 66作為說明。LH 96與HH 97在此偏壓情況下不太可能存在于N+多晶硅所構(gòu)成的SBG 66。然而，在一惡劣的情況中，它們在壓電電子注入的偏壓范圍內(nèi)(比方是4V)存在于SBG 66中，而可能在SBG 66中形成一空穴反轉(zhuǎn)層(Inversion Layer)。在此，通過LH 96與HH 97以說明與它相關的能壘，以便能詳細探討此效應。值得注意的是，在公知技術(shù)中，N+多晶硅無法成為圖2內(nèi)彈道柵12的材料是因其功函數(shù)較P+多晶硅為低。而N+多晶硅考慮為SBG 66的材料根據(jù)幾點考慮。其中最重要的考慮因素是在于N型雜質(zhì)(比方是砷、磷等等)的固溶度比P型雜質(zhì)(比方是硼)來得高。希望雜質(zhì)能擁有較高的固溶度的原因是如此往往能以較高的濃度來為硅作摻雜，因此降低了片電阻，從而較適合應用于集成電路中。
在圖13中，有兩個能壘與STG 60的價電帶60b內(nèi)壓電電子89的穿隧注入有關。圖中顯示第一個相關的能壘是電子能壘90，其具有能壘高度91與92。能壘高度91等于價電帶60b與導電帶63a之間于能壘90進入側(cè)的偏移量。能壘高度92則等于價電帶60b與導電帶63a之間于能壘90離開側(cè)的偏移量。而圖中顯示第二個相關的能壘是電子能壘93，其具有能壘高度94與95。能壘高度94等于價電帶60b與導電帶64a之間于電子能壘93進入側(cè)的偏移量。能壘高度95則等于價電帶60b與導電帶64a之間于電子能壘93離開側(cè)的偏移量。類似地，有兩個能壘與SBG 66的價電帶66b內(nèi)往后注入的LH 96與HH 97有關。仍參考圖13，圖中顯示第一個相關的能壘是能壘98，其具有能壘高度98a與98b。能壘高度98a和98b分別等于價電帶66b與價電帶64b之間于空穴能壘98進入側(cè)和離開側(cè)的偏移量。而圖中顯示第二個相關的能壘是能壘99，其具有能壘高度99a與99b。能壘高度99a和99b分別等于價電帶66b與價電帶63b之間于空穴能壘99進入側(cè)和離開側(cè)的偏移量。
仍參考圖13，往后注入的LH 96與HH 97可能產(chǎn)生問題。舉例來說，當其在往后注入STG 60的時候，因其能量高于價電帶60b，因此LH 96與HH 97可能在STG 60內(nèi)觸發(fā)撞擊游離。此外，當采用壓電彈道電子注入以對存儲單元進行編程操作時，這些空穴對存儲操作不具貢獻。這樣會浪費電流并從而浪費功率。因此，希望阻擋LH 96與HH 97往后注入STG 60。本發(fā)明的特點之一，即在整個壓電彈道電子注入所使用的偏壓范圍內(nèi)，皆能維持夠高的能壘98與99的能壘高度，以克服空穴往后注入的問題。
仍參考圖13，阻擋壓電電子89注入的電子能壘93的能壘高度94(ΔΦVE_TB)的主要項可利用下式表示ΔΦVE_TB＝ΔΦCB_TB+Eg-|VTD| -(3)其中ΔΦCB_TB是平能帶條件下STG 60與BD 64間的導電帶偏移量，VTD是壓電彈道電子注入期間橫跨于TD 63的壓降，并可表示為VTD＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]。
Va是橫跨于STG 60與SBG 66間的外加電壓；Vfb是平能帶電壓。
類似地，阻擋空穴往后注入的第二個空穴能壘99的能壘高度99a(ΔΦVH_GT)可利用下式表示ΔΦVH_GT＝ΔΦVB_GT-|VBD| -(4)
其中ΔΦVB_GT是平能帶條件下SBG 66與TD 63間的價電帶偏移量，VBD是壓電彈道電子注入期間橫跨于BD 64的壓降，并可表示為VBD＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
由上述公式(3)與(4)可明白得知，能壘高度94(ΔΦVE_TB)與能壘高度99a(ΔΦVH_GT)兩者與Va之間的關系有所差異。能壘高度與電壓間的關系為非對稱，并且主要根據(jù)介電質(zhì)常數(shù)與介電質(zhì)厚度兩者的結(jié)合效應而決定(即“εT效應”)。此效應與能壘高度86與82在壓電彈道空穴注入的能壘高度工程學內(nèi)所提供的效應相似。因此可明白了解到，可利用與壓電彈道空穴注入說明中所提供的類似方法，來電子式地改變壓電彈道電子注入所使用的能壘。
圖14顯示一個壓電彈道電子注入所使用的能壘高度工程學觀念之范例?？擅靼卓闯觯敎p低STG 60與SBG 66間的外加電壓時，阻擋STG 60內(nèi)電子89的能壘高度94(ΔΦVE_TB)會比阻擋SBG 66內(nèi)空穴LH 96與HH 97的能壘高度99a(ΔΦVH_GT)降低地更快。事實上，當外加電壓約等于-3.5V時，能壘高度94(ΔΦVE_TB)消失(即等于零)，然而此時能壘高度99a(ΔΦVH_GT)卻仍維持在約3.4eV的足夠能壘高度。圖15顯示當外加電壓降低超過此電壓位準的能帶圖。如圖所示，當外加電壓降低超越此位準時，阻擋圖13的壓電電子89的電子能壘93會在圖15中消失。因此，STG 60內(nèi)的壓電電子89能直接穿隧過TD 63而不被BD 64層阻擋。這容許壓電電子可往前注入。能壘高度99a(ΔΦVH_GT)在此電壓下與外加電壓間的關系較微弱，因此使第二個空穴能壘99在此電壓范圍內(nèi)皆維持為可阻擋空穴往后注入的高度，從而可避免空穴往后穿隧。因此，此處描述的能壘工程學概念實際上能為壓電彈道電子注入提供一種電子式可變過濾器的建構(gòu)方法。此過濾器提供了一種特征，可在不影響到特定載子的傳輸(例如往前注入的電子89)下，即能濾除不想要的載子(例如往后注入的LH 96與HH 97)。
圖15近一步說明壓電彈道電子注入機制。適當?shù)臋C械應力提供在STG 60和/或SBG 66內(nèi)以在該處產(chǎn)生應變，從而對電子89的數(shù)量總數(shù)與其傳輸特性產(chǎn)生壓電效應。在STG 60和66間有足夠跨壓(比方是約為-4V)時，壓電電子89可穿越SBG66，通過RD 70，并最后被CSR 68收集。對此特定實施例而言，STG 60相對SBG 66的電壓選擇介于約-3.5V至約-4.0V的范圍。圖16A顯示注入效率與彈道傳輸用的主動層(SBG 66)厚度之間的關系，并比較本發(fā)明與公知技術(shù)的差異。如圖所示，相較于注入無應變硅的一般電子所能達成的效率，在利用壓電彈道電子注入機制下，電子89能以高得多的效率注入至CSR68上。這是由于彈道電子具有較低的散射比率以及較長的平均自由程，正如之前所述(比方是可參見圖5與其相關說明)。通過本發(fā)明的概念，此效應提供了解決公知技術(shù)的大電阻的方法。圖16B顯示當注入效率固定為百分之一時，SBG 66的片電阻與平均自由程間的關系。通過采用壓電彈道電子注入機制，片電阻能夠降低。舉例來說，片電阻在無應變硅內(nèi)約為250Ohms/square，而在具類似平均自由程的應變硅內(nèi)，則降至約220 Ohms/square。圖16也顯示，在利用此機制下，通過將平均自由程由10納米增至約28納米，在不須與注入效率相妥協(xié)下，即可使片電阻降得更低。
圖17顯示每一介電質(zhì)跨壓對于STG 60和SBG 66間外加電壓的效應。TD 63和BD 64在此假定使用上述特定實施例的材料?？擅靼卓闯觯擲TG 60和SBG 66間具有相同的外加電壓時，VTD會比VBD大得多。換言之，具有較低εT效應的材料上會橫跨較大的電壓。注意到，若假設兩介電質(zhì)的厚度范圍類似，εT效應主要是受到介電常數(shù)支配。圖17更顯示此電荷注入過濾器能提供一種電壓分割功能。TD 63與BD 64兩區(qū)域?qū)⑼饧与妷悍指钋曳窒?。此效應能避免介電質(zhì)擊穿的問題，因此產(chǎn)生超越公知技術(shù)的優(yōu)點。舉例來說，對施加約-4V電壓之情況而言，橫跨公知技術(shù)的穿隧介電質(zhì)28的總電壓可能約為-4.9V，這可能接近介電質(zhì)擊穿的起點。相對而言，由于本發(fā)明的能帶結(jié)構(gòu)的影響，這樣的外加電壓會在TD 63造成-3.7V的跨壓，而在BD 64上造成-1.2V的跨壓。因此，電荷注入過濾器的電壓分割功能能提供較多的余裕(margin)以避免介電質(zhì)擊穿問題。雖然此處的討論針對壓電電子，但本領域技術(shù)人員將能明了，在類似的思維下，上述效應與優(yōu)勢也皆適用于壓電彈道空穴注入。
在壓電彈道電子注入通常使用的電壓范圍內(nèi)，希望BD 64的跨壓(VBD)能低于能壘高度98a。希望使VBD低于能壘高度98a的原因是為了將BD 64內(nèi)的空穴能壘98維持為一種梯形能帶結(jié)構(gòu)，以能較有效地阻擋往后注入的LH 96和HH 97。參考圖15即可更明了此種能壘結(jié)構(gòu)。圖中顯示能壘高度98a形成能壘98的其中一側(cè)(對空穴96與97是進入側(cè))，以及能壘高度98b形成能壘98的另外一側(cè)(對空穴96與97是離開側(cè))。此梯形能壘98的離開側(cè)的能壘高度98b的主要項等于ΔΦVB_GB-VBD，其中ΔΦVB_GB是能壘高度98a。在此特定實施例中，當STG 60與SBG66間的施加電壓為-4V時，能壘高度98b約為0.7eV，因此保持能壘98的梯形結(jié)構(gòu)。如上述原理所授而可明白得知的是，通過使TD 63和BD 63的介電常數(shù)和厚度最佳化以使VBD降低，能使能壘高度98a提高。
本發(fā)明特色之一在于能壘高度工程學觀念所提供的效應以及該等效應用于注入過濾器內(nèi)的實踐。這些效應免除SBG 66所使用材料在公知技術(shù)中須具備大功率函數(shù)的要求。此外，注入過濾器提供了電壓分割功能，因而不用與壓電彈道電荷注入相妥協(xié)，就可令STG 60與SBG 66間的外加電壓被BD 64與TD 63分割并分享。此電壓分割功能解決公知技術(shù)中介電質(zhì)擊穿的問題。再者，由于往后注入電荷載子觸發(fā)而發(fā)生在STG 60的撞擊游離問題，也因運用注入過濾器抑制這些載子往后注入而有效地被解決。
因此，由上述說明可明白本發(fā)明所教示的注入過濾器與能帶結(jié)構(gòu)可在壓電彈道電荷注入期間，有效地阻擋一種極性的電荷載子往后傳輸，然而卻允許相反極性的電荷載子往前傳輸。因此，電荷注入過濾器62提供將電荷流“純化”的電荷過濾機制。雖然以上并未描述，但一般希望SBG 66材料的費米位階(Fermi Level)在平能帶條件下，大約位于電荷過濾器62內(nèi)BD 64的能帶間隙的中央，如此當使用此種能帶結(jié)構(gòu)與注入機制運用于構(gòu)建存儲單元時，能最充分地利用該電荷過濾機制。
用于避免干擾的能壘高度工程學當采用公知技術(shù)的彈道電荷注入機制與能帶結(jié)構(gòu)的存儲單元100被排置于陣列環(huán)境中時，于有效的使用生命期間，在同一存儲陣列中的其他單元實施單元操作(比方是編程、擦除，以及讀取)而產(chǎn)生的累積性干擾下，此存儲單元的單元狀態(tài)(比方是“0”)可能會非刻意地轉(zhuǎn)變成另一狀態(tài)(比方是“1”)。以下將描述具有公知能帶結(jié)構(gòu)的單元容易發(fā)生這類干擾問題。然而這類擾問題可利用本發(fā)明之壓電彈道電荷注入機制以及能帶結(jié)構(gòu)予以避免。
編程干擾當利用壓電彈道電子注入機制以對一選取單元進行編程時，編程干擾可能會發(fā)生在一存儲陣列中未選取的存儲單元內(nèi)。編程干擾最嚴重的情況是在一未選取單元的CSR 68處于帶正電(positively charged)(比方是處于擦除狀態(tài))的狀態(tài)。仍參考圖13，干擾是由不慎注入CSR 68上的電荷引發(fā)，因此與往前注入的電荷載子(比方是電子89)有所關聯(lián)。也因此可了解，只要有效地阻擋往前注入的電子即可避免干擾事件發(fā)生。此電荷阻擋機制在本發(fā)明內(nèi)通過如圖13所示的兩個能壘來達成。第一個能壘是能壘90，而依進來的電子89所見，其分別在進入側(cè)和離開側(cè)具有能壘高度91(ΔΦVE_TT)與92(ΔΦVE_TTB)。能壘高度92與能壘高度91兩者之間有下述關系存在ΔΦVE_TTB＝ΔΦVE_TT-|VTD| -(5)其中，VTD是當編程干擾電壓施加于STG 60和SBG 66之間時，橫跨于TD 63上的電壓。通過維持ΔΦVE_TTB為正值，這兩個能壘高度能使TD 63內(nèi)的電子能壘90維持為一種梯形能壘。
類似地，第二個能壘是能壘93，而其依進來的電子89所見，分別在進入側(cè)和離開側(cè)具有能壘高度94(ΔΦVE_TB)與95(ΔΦVE_TBG)。能壘高度95與能壘高度94兩者之間有下述關系存在ΔΦVE_TBG＝ΔΦVE_TB-|VBD| -(6)其中，VBD是當編程干擾電壓施加于STG 60和SBG 66之間時，橫跨于BD 64上的電壓。通過維持ΔΦVE_TBG為正值，這兩個能壘高度在BD 64內(nèi)能形成一種梯形能壘以阻擋電子89進來。因此，由于能壘90與93具有梯形能壘結(jié)構(gòu)，此能帶結(jié)構(gòu)能提供一種有效阻擋電子89進入的機制，從而能防范編程干擾。
圖18A就公知技術(shù)顯示其與圖13類似的能帶圖，用以說明單元干擾所帶來的未知問題。在圖18A中，有一能壘高度10c(ΔΦVE_TT)，其對應于電子31的能壘高度。在避免干擾的偏壓條件下，圖中顯示電子31能以直接穿隧的機制傳輸通過穿隧介電質(zhì)層28并到達彈道柵12和保留介電質(zhì)16的交界處。因此公知技術(shù)必須完全仰賴使電子31的能級低于能壘高度35，以令保留介電質(zhì)26能作為阻擋往前注入的電子31進入浮動柵14的能壘。然而，當保留介電質(zhì)26具有如圖18A所示的三角形能帶結(jié)構(gòu)時，仍發(fā)生這些電子利用富爾諾罕穿隧機制來穿隧進入保留介電質(zhì)26的導電帶26a而隨后再進入浮動柵14內(nèi)的一些情況。在這樣的事件中，當夠多的電子非刻意地被引入和聚積在浮動柵14內(nèi)時，會改變單元的狀態(tài)。這種結(jié)果形成所謂的單元干擾(cell disturb)。圖18A也顯示傳導電子40存在于P+多晶硅所構(gòu)成的穿隧柵10內(nèi)，并顯示有一能壘高度10d與其相關。P+多晶硅內(nèi)的電子40在一般電壓范圍內(nèi)(比方是約2V)通?？捎枰院雎?，但在高電壓下(比方是約3V)而P+多晶硅被反轉(zhuǎn)時，則可能變得很重要。圖18A顯示出，即使該單元已被施加偏壓以避免編程干擾，傳導電子40仍可能非刻意地注入浮動柵14。上述效應產(chǎn)生的累積性干擾也可能造成單元干擾的問題。
依據(jù)能壘高度的工程學觀念可知，本發(fā)明的能帶結(jié)構(gòu)可較公知技術(shù)有效地避免編程干擾。仍參考圖13，BD 64所形成的梯形能壘93為進來的電子89提供一額外的阻擋能壘。承能壘高度工程學理論所授，能壘高度94與95的最佳化可通過適當選取TD 63和BD 64的介電常數(shù)與厚度來達成，如此即能以不同于TD 63內(nèi)能壘高度91與92的改變程度來電子式地改變能壘高度94與95。一般來說，希望梯形能壘的能壘高度94與95夠高以阻擋電子89。為了防范干擾發(fā)生，一介于STG 60與SBG66間的編程干擾電壓VPD必須選擇為能令STG 60內(nèi)的電子89的能級低于能壘高度94與95。應注意到，BD 64內(nèi)的梯形能壘可通過使能壘高度95(即離開側(cè)的能壘高度)維持為正值來保持。方法是通過適當?shù)剡x取TD 63和BD 64的材料，以使STG 60和BD 64間具有大的導電帶偏移量ΔΦCB_TB來達成，或通過使Vpd低于能壘高度ΔΦCB_TB、平能帶電壓Vfb，以及SBG 66的能帶間隙(Eg)的相加值來達成。一個領會本處所提供的防范干擾方法的較好方式是參考公式(6)所描述的能壘高度95(ΔΦVE_TBG)，其可進一步表示為ΔΦVE_TBG＝ΔΦCB_TB+Eg-(|Vpd|+Vfb)上述公式在數(shù)學上明白表示著，若將Vpd維持低于ΔΦCB_TB，Eg以及-Vfb的相加值時，則可使能壘高度95(ΔΦVE_TBG)的高度維持為正值，從而可使電子能壘93保持為梯形。對此特定實施例而言，為了防范編程干擾，STG 60相對SBG 66的電壓選擇為介于約-1.0V至約-2.0V的范圍。
如之前所述，能壘高度工程學允許部分的Vpd能橫跨于BD64所在之處。因此，橫跨TD 63的電壓較公知技術(shù)為低。TD 63具較低的跨壓可避免傳導電子形成于P+多晶硅所構(gòu)成的STG60內(nèi)，從而可避免較高能量的傳導電子40導致編程干擾。在STG 60內(nèi)確定有傳導電子40形成的情況中，避免傳導電子40造成編程干擾的方法是保持梯形能壘的能壘高度94與95夠高，以便阻擋電子40穿隧過TD 63與BD 64。而如能壘高度工程學理論所授，這可通過將能壘結(jié)構(gòu)最佳化來達成。
擦除干擾當利用壓電彈道空穴注入機制以對一選取單元進行擦除時，擦除干擾可能會發(fā)生在一存儲陣列中未選取的存儲單元內(nèi)。擦除干擾最嚴重的情況是對應未選取單元的CSR 68處于帶負電(比方是處于編程狀態(tài))的狀態(tài)。仍參考圖11以說明此點。圖11顯示出對應此局面的能帶圖，其假定STG 60至SBG 66之間有一約+2V的擦除干擾電壓。防范擦除干擾的電荷阻擋機制在本發(fā)明內(nèi)仰賴圖11內(nèi)所提供的兩個能壘來達成。第一個能壘是能壘85，而其依進來的LH 72和HH 73所見，分別在進入側(cè)和離開側(cè)具有能壘高度75(ΔΦVH_TT)與84(ΔΦVH_TTB)。能壘高度75與能壘高度84兩者之間有下述關系存在ΔΦVH_TTB＝ΔΦVH_TT-|VTD′|-(7)其中，VTD′是擦除干擾期間橫跨于TD 63上的電壓。因此，通過將ΔΦVE_TTB維持為正值，這兩個能壘高度能使TD 63內(nèi)的能壘85維持為一種梯形能壘。
類似地，第二個能壘是能壘87，面對進來的LH 72和HH73，分別在進入側(cè)和離開側(cè)具有能壘高度86(ΔΦVH_TB)與88(ΔΦVH_TBG)。能壘高度86與能壘高度88兩者之間有下述關系存在ΔΦVH_TBG＝ΔΦVH_TB-|VBD′| -(8)其中，VBD′是擦除干擾期間橫跨于BD 64上的電壓。通過將ΔΦVH_TBG維持為正值，這兩個能壘使BD 64內(nèi)的能壘87形成一種梯形能壘。因此，由于具有能壘85與87這兩個梯形能壘，圖11的能帶結(jié)構(gòu)能提供一種有效阻擋LH 72與HH 73進來的機制，從而能防范擦除干擾。
參見圖18B，對公知技術(shù)作類似的分析。在圖18B中，當穿隧柵10相對彈道柵12為正偏壓時，因為穿隧介電質(zhì)28設計為允許空穴30穿隧，所以能壘高度32無法阻擋空穴30。因此公知技術(shù)必須完全仰賴使空穴的能級低于能壘高度34，以令保留介電質(zhì)26能作為阻擋空穴30進入浮動柵14的能壘。然而，當保留介電質(zhì)26具有如圖18B所示的三角形能帶結(jié)構(gòu)時，這些空穴30仍會利用富爾諾罕穿隧機制，產(chǎn)生穿隧進入介電質(zhì)26的價電帶26b而隨后再進入浮動柵14的情況。在這樣的事件中，當夠多的空穴30非刻意地被引入和聚積在浮動柵14內(nèi)時，會改變單元的狀態(tài)。結(jié)果就是造成對未選取單元的干擾。由此可知，公知技術(shù)的能帶結(jié)構(gòu)和單元結(jié)構(gòu)更易遭遇干擾問題。
依據(jù)能壘高度的工程學觀念可知，本發(fā)明的能帶結(jié)構(gòu)可較公知技術(shù)有效地避免擦除干擾。參見圖11，BD 64所形成的梯形能壘87為進來的空穴LH 72與HH 73提供一額外的阻擋能壘。承能壘高度工程學理論所授，能壘高度86與88的最佳化可通過適當選取TD 63和BD 64的介電常數(shù)與厚度來達成，如此即能以不同于TD 63內(nèi)能壘高度75與84的改變程度來電子式地改變能壘高度86與88。一般來說，希望在未選取單元內(nèi)的梯形能壘87的能壘高度86與88可以夠高以避免干擾，而在被選取單元內(nèi)的此兩個能壘高度則可以夠低以實行擦除操作。為了防范干擾發(fā)生，STG 60與SBG 66間的電壓必須選取為能令空穴LH 72與HH 73的能級低于能壘高度86與88。應注意到，通過使能壘高度88(即離開側(cè)的能壘高度)維持為正值，可保持BD 64內(nèi)的梯形能壘87。這可通過適當?shù)剡x取TD 63和BD 64的材料，以使價電帶64b和60b間具有大的價電帶偏移量(ΔΦVB_TB)來達成，或通過使擦除干擾電壓Ved低于此價電帶偏移量與平能帶電壓Vfb的相加值來達成。一個了解本處所提供的防范干擾方法的較好方式是參考前述的能壘高度88(ΔΦVH_TBG)的表示式，該表示式可進一步表示為ΔΦVH_TBG＝ΔΦVB_TB-(Ved-Vfb)上述公式在數(shù)學上明白表示著，若將Ved維持為低于ΔΦVB_TB和Vfb的相加值時，則可維持能壘高度88(ΔΦVH_TBG)的高度為正值，從而可保持梯形的能壘結(jié)構(gòu)。
對此特定實施例而言，為了防范擦除干擾，STG 60相對SBG 66的電壓選擇為介于約+2.0V至約+2.5V的范圍。
圖19顯示當STG 60相對SBG 66為正偏壓時，能壘高度工程學對于穿隧電流的效應。為作比較，圖19也就公知技術(shù)的能帶結(jié)構(gòu)，顯示當穿隧柵10相對彈道柵12為正偏壓時，穿隧電流的幾個不同成分。公知技術(shù)的穿隧電流在適中偏壓范圍時(0至3V)包括空穴電流，而在較高偏壓范圍時(3V以上)則包括寄生CE電流。如之前所述(參見圖3A)，CE電流來自由P+多晶硅構(gòu)成的彈道柵12內(nèi)反轉(zhuǎn)層的電子37。公知技術(shù)則忽略了CE電流與其形成機制的影響。這在公知存儲單元的操作上成為主要的問題?？砂l(fā)現(xiàn)明顯不同的是，本發(fā)明的總穿隧電流僅包括空穴電流而已。在整個偏壓范圍內(nèi)完全沒有觀察到有任何的寄生電流。寄生CE問題在本發(fā)明的存儲單元能夠予以避免的原因是由于部分的外加電壓現(xiàn)在會被BD 64吸收掉。此外，本發(fā)明的空穴電流與電壓間的關較公知技術(shù)更強。如圖所示，本發(fā)明的空穴電流在擦除電壓約5V時與公知技術(shù)具有類似的電流位準，而在約2V的干擾避免電壓下則可予以忽略。在外加電壓為2V的情況下，圖中顯示本發(fā)明的空穴電流比公知者小約104倍。換言之，根據(jù)本發(fā)明所提供的能壘高度工程學與能帶結(jié)構(gòu)而構(gòu)建的存儲單元，與公知技術(shù)所構(gòu)建的存儲單元相比，具有強約104倍的防制擦除干擾強度。
圖20A顯示SBG 66所見的總電容以及其與BD 64厚度(TBD)之間的關系，用以說明本發(fā)明能夠提供抑制寄生電容的優(yōu)點。為了達成穿隧注入的要求，對應于厚約3納米的穿隧介電質(zhì)28，公知技術(shù)的穿隧柵10與彈道柵12之間的寄生電容約為1.2×10-6Farad/cm2。在本發(fā)明中，對TD 63的氧化物與公知技術(shù)中穿隧介電質(zhì)28具相同厚度，而BD 64的氮化物約為2納米厚的結(jié)構(gòu)而言，此電容可大幅減少至約9×10-7Farad/cm2。而當BD 64增厚至40埃和60埃時，此電容可分別更減至約7×10-7與5.8×10-7Farad/cm2。應注意到，增加BD 64的厚度對編程和擦除的干擾防范皆不會產(chǎn)生負面影響?？蓞⒖疾脸玫哪軌靖叨?8(ΔΦVH_TBG)與編程用的能壘高度95(ΔΦVE_TBG)的表示式來了解原因。對擦除操作而言，可明白由ΔΦVH_TBG之表示式(＝ΔΦVB_TB-(Ved-Vfb))看出，能壘高度88(ΔΦVH_TBG)與BD 64的厚度實無關連，因此增加BD 64的厚度并不會改變能壘高度88。如上所述，將能壘高度88維持正值可將BD 64的價電帶能壘87保持為梯形，而梯形結(jié)構(gòu)在阻擋穿隧電荷載子中是相當重要的。此處所描述的效應是有好處的，主要在于它允許為避免干擾而對能壘高度88作的最佳化，以及為抑制寄生電容而對BD 64的厚度作的最佳化兩者能分別執(zhí)行。因此，最佳化的過程中無須任何妥協(xié)。事實上，將BD 64增厚可使梯形能壘的兩側(cè)都能更有效地阻擋電荷載子穿隧，原因是這些載子必須穿隧較長的距離。此外，較厚的BD 64也可接受較大的跨壓，從而使TD 63的跨壓減少。圖20B顯示BD 64的厚度對于能壘高度以及對于介電質(zhì)跨壓的影響。此圖說明氮化物和氧化物為BD 64和TD 63材料的特定實施例。明顯可知，能壘高度88(ΔΦVH_TBG)與BD 64的厚度(TBD)無關。圖20B也顯示，將BD 64增厚會導致能壘高度86(ΔΦVH_TB)增高。而依圖11所示，較高的能壘高度86有利于阻擋LH 72與HH 73往前穿隧，因此在防范干擾上是值得的。
雖然以上圖19與20所作的討論是針對擦除干擾，但本領域技術(shù)人員應可明了，根據(jù)上述類似的教示，上述效應和優(yōu)點皆可進一步應用于編程干擾。
本發(fā)明的存儲單元本發(fā)明的存儲單元可利用上述壓電彈道電子注入機制來作編程，以及利用上述壓電彈道空穴注入機制來作擦除。
圖21是根據(jù)本發(fā)明的一實施例，顯示一存儲單元200的剖面圖。存儲單元200包括一源極56，一漏極57，并伴隨一通道58于該源極56與漏極57之間，一主體59，其位于一具第一導電型(比方是P型)的半導體所構(gòu)成的基板1內(nèi)，一應變穿隧介電質(zhì)(STG 60)，一注入過濾器62，一應變彈道柵66(以下簡稱SBG)，一由應變材料65組成的應變源，以及一電荷接收或儲存區(qū)域68(以下簡稱CSR)。源極56和漏極57形成于該基板1內(nèi)，并且典型上利用具第二導電型(比方是N型)的雜質(zhì)，以約1×1018原子數(shù)/立方公分至約5×1021原子數(shù)/立方公分的摻雜濃度來作重度摻雜。CSR 68設置于該通道58之上，并利用一通道介電質(zhì)61以與該通道58相絕緣。該SBG 66設置于該CSR 68與該源極/漏極56/57上，并利用一保留介電質(zhì)70(以下簡稱RD)以與CSR 68相絕緣，以及利用一擴散介電質(zhì)69以與源極/漏極56/57相絕緣。SBG 66可以是重度摻雜的多晶硅、多晶硅結(jié)構(gòu)的硅鍺(Silicon-Gernanium)(“多晶硅鍺(Poly SiGe)”)、也可以是具低電阻的內(nèi)連線(interconnect)材料，比方是金屬硅化物(Silicide)，也可以是耐火金屬。STG60設置于包含穿隧介電質(zhì)(TD 63)與阻擋介電質(zhì)(BD 64)的注入過濾器62之上，并通過注入過濾器62與SBG 66絕緣。STG60可以是可以是重度摻雜的多晶硅、多晶硅鍺(PolySiGe)、低電阻的內(nèi)連線材料，比方是金屬硅化物(Silicide)或耐火金屬，其厚度約介于20-400納米。TD 63設置于STG 60和BD 64之間。TD 63所使用的材料可以是氧化物、氮化物、氮氧化物、氧化鋁、氧化鉿(Hafmium Oxide)、氧化鋯(Zirconium Oxide)、氧化鈦(Titanium Oxide)，或是這些材料的合金。并且具有約1.5納米至約4納米之間的厚度。BD64的材料可較TD 63具有更窄的能帶間隙，其材料可選自氮化物、氮氧化物、氧化鋁、氧化鉿(Hafmium Oxide)、氧化鋯(Zirconium Oxide)、氧化鈦(Titanium Oxide)，或是這些材料的合金所組成的族群中。BD 64的厚度約為1納米至6納米。應變材料65可以是一應變源，用以提供機械應力至設置于其下的應變SBG 66，和/或提供機械應力至與其橫向相鄰并利用注入過濾器62與其作絕緣的應變STG 60。雖然圖中并未顯示，然而應變材料65當中有部分也能設置于STG 60之上以進一步提供應變至STG 60。STG 60與SBG 66間以一重迭區(qū)域來作重迭，并且CSR 68至少有一部分設置于該重達區(qū)域之下。在一較佳實施例中，SBG 66包括兩部分一第一部分67a，其具有40納米至400納米范圍的厚度，并大體上設置于源極56與漏極57之上，以及一第二區(qū)域67b，其具有10納米至200納米范圍的厚度，并大體上設置于CSR 68之上。SBG 66的第一區(qū)域67a與第二區(qū)域67b的表面大體上可位于同一高度。
應變材料65可以是一提供不同種類應力(比方是壓縮應力或張應力)的介電質(zhì)，以于STG 60與SBG 66內(nèi)產(chǎn)生壓電彈道電荷注入所需的壓電效應。此應力可以是一單軸應力(uniaxialstress)，具有一大致平行于SBG 66的第二部分67b表面的應力軸。該應力軸以第一方向延伸，如圖中虛線箭頭71所示。應變材料65的一個較佳實施例包括氮化物。氮化物的應力級與物理特性可在其形成期間以厚度與制程條件來加以控制。舉例來說，通過在氮化物的形成期間改變化學元素(比方是硅烷(Silane))的壓力，可達到約五千萬帕斯卡(50MPa)至約十億帕斯卡(1 Giga Pascal；1 GPa)大小的應力。具有張應力或壓縮應力的氮化物可利用廣為人知的化學氣相沉積(Chemical Vapor Deposiotion；CVD)技術(shù)來形成，比方是熱-CVD(以形成張應力氮化物)或等離子-CVD(以形成壓縮應力氮化物)。此外，氮化物的應力級可訂制，甚至在有需要時，可利用熟知技術(shù)來加以松弛(Relax)，比方是利用劑量高于一臨界濃度(比方是1×1014分子數(shù)/平方公分)的鍺來離子植入氮化物。
本領域技術(shù)人員應可明白，在上述揭露的優(yōu)點內(nèi)，用作在SBG 66與STG 60上造成壓電效應的應變源不需要源自應變材料65，也不需要源自圖中所顯示的位置，而可來自任何其他裝置以及來自存儲單元內(nèi)的任何其他區(qū)域。此外，此應力不需要為單軸型，而可以為任何其他型(比方是雙軸型(biaxialtype))。舉例來說，當采用多晶硅為SBG 66的材料時，應變源可來自SBG 66。原因是多晶硅典型上可提供約200MPa至500Mpa范圍的張應力。另一個可作為應變源材料的是鎢硅化物(Tungsten-Silicide)，它是廣泛運用于半導體IC制造的材料。鎢硅化物能提供約1.5GP至2GPa范圍的應力，并且可單獨作為SBG 66的材料，或是可形成于一多晶硅層上而與該多晶硅層共同形成SBG 66。其他材料，如非晶硅(AmorphourSilicon)、多晶硅鍺(Poly SiGe)、氮化鉭(TaN)、氮化鈦(TiN)等等，也可考慮作為支持壓電彈道電荷注入的材料。此外，引入應變的裝置不需要通過使用應變材料來達成，而可以經(jīng)由其他種途徑，比方是離子植入重原子(比方是硅、鍺、砷等等)至晶體內(nèi)欲作應變的區(qū)域。由于高于臨界劑量的重原子(比方是硅、鍺、砷等等)的植入干擾晶格的周期性，而產(chǎn)生移位環(huán)路(Dislocation Loops)，因此會在該區(qū)域內(nèi)造成應變。該區(qū)域內(nèi)的應變可進一步提供應力至其鄰近區(qū)域。植入?yún)^(qū)域內(nèi)的應力可由該區(qū)域內(nèi)如氮之類的植入原子來保存，以避免在單元后續(xù)制造步驟的期間被釋放。這種離子植入方法擁有簡化制程的優(yōu)點，因其不需要沉積或蝕刻應變材料。此外，它是在受植入的區(qū)域造成應變，因此應變僅局限于最希望存在應變效應的區(qū)域。以上羅列的所有方法，皆能為本發(fā)明之壓電彈道電荷注入提供想要的壓電效應。此外，雖然本發(fā)明存儲單元內(nèi)僅顯示有一個應變源而已，但本領域技術(shù)人員當可明白，兩個以上的應變源可同時存在于同一單元內(nèi)，用以提供任何型式的應力(張應力或壓縮應力)至所附加權(quán)利要求內(nèi)的存儲單元內(nèi)種種不同區(qū)域。
圖22本發(fā)明另一實施例的存儲單元300的剖面圖。本發(fā)明的這個實施例與圖21所示單元200的相異處在于應變材料65設置于SBG 66之上，并利用一注入過濾器62以與SBG 66相絕緣。此外，應變材料65的側(cè)壁與STG 60側(cè)壁橫向相鄰。這樣可提供STG 60更強烈的應變并因而對該處的電荷載子造成更強烈的壓電效應。雖然圖中并未顯示，應變材料65的一部分也可位于STG 60之上。
圖23本發(fā)明另一實施例的存儲單元400的剖面圖。存儲單元400除了一點外，其余皆與第22圖的單元300相同。此差異點在于應變材料65與STG 60與SBG 66兩區(qū)域相接觸。如圖所示，應變材料設置于SBG 66之上，其底部并與SBG 66的表面的一部份相接觸。與圖22所示的單元300類似，應變材料65的側(cè)壁與STG 60側(cè)壁橫向相鄰。由于應變源(即應變材料65)與應變區(qū)域(即STG 60或SBG 66)作直接接觸，因此當使用壓電彈道電荷注入機制以操作單元時，此結(jié)構(gòu)提供一種更有效的手段，用以對這些區(qū)域造成應變，從而在這些區(qū)域內(nèi)造成更強烈的壓電效應。
因此可明白到，可以通過不同方法將應變源施加于本發(fā)明存儲單元內(nèi)的欲作應變區(qū)域上(比方是STG 60)。典型上，一應變源于一應變區(qū)域造成應變效應的強度會在與應變源做直接接觸的區(qū)域內(nèi)較強為烈，而在未與該應變源做直接接觸的區(qū)域內(nèi)此應變效應則可能較微弱和松弛。在某些情況中，未直接接觸應變源的區(qū)域的應變型式甚至可能相反。舉例來說，當一具張力型式的應變源與這些區(qū)域相鄰但相絕緣時，這些區(qū)域內(nèi)的應變可能為壓縮型式的應變。這些效應在結(jié)合時，能提供一種分別執(zhí)行STG 60與SBG 66內(nèi)應變作的最佳化的方案，以能最完善地利用壓電彈道注入機制。
圖24本發(fā)明另一實施例的存儲單元500的剖面圖。存儲單元500包括一源極56，一漏極57，并伴隨一通道58介于兩者之間，一主體59于一具第一導電型(比方是P型)的阱3內(nèi)，一應變穿隧介電質(zhì)(STG 60)，一注入過濾器62，一應變彈道柵66(以下簡稱SBG)，一由應變材料65構(gòu)成的應變源，以及一電荷儲存區(qū)域68(以下簡稱CSR)。源極56、漏極57和阱3形成于一由半導體材料(比方是硅)構(gòu)成的基板1內(nèi)。在一較佳實施例中，基板1包括具該第一導電型(比方是P型)的硅，并且摻雜濃度約介于1×1015原子數(shù)/立方公分與約5×1017原子數(shù)/立方公分的范圍。阱3形成一存儲井區(qū)域，當中分布著一個個的存儲單元，并且阱3與基板1間通過源極56相絕緣。阱3可具第一導電型，并且摻雜濃度較基板1為高，典型上約介于5×1015原子數(shù)/立方公分至約1×1018原子數(shù)/立方公分的范圍。阱3的厚度可為約200納米至4000納米。源極56可利用具第二導電型(比方是N型)的雜質(zhì)以約1×1018原子數(shù)/立方公分至約5×1021原子數(shù)/立方公分的摻雜濃度來做重度摻雜，其厚度可介于200-2000納米。漏極57可利用具第二導電型(比方是N型)的雜質(zhì)以約1×1019原子數(shù)/立方公分至約5×1021原子數(shù)/立方公分的摻雜濃度來做重度摻雜。漏極57可具有約50納米至約250納米的厚度，并位置限定為與阱3表面相鄰。此存儲單元500更包括一溝槽凹洞，該溝槽凹洞具有一溝槽側(cè)壁501與一溝槽底部502，其中該溝槽側(cè)壁501延伸進入漏極57、阱3，以及源極56之一部分，而在較佳情況中，溝槽底部502位于源極56所在范圍內(nèi)。漏極57連同源極56以及兩者間的通道58沿著溝槽側(cè)壁501形成。一通道介電質(zhì)61與溝槽側(cè)壁501與溝槽底部502相鄰，并可利用氧化物、氮化物、氮氧化物，或是具有高介電常數(shù)的材料(比方是氧化鋁、氧化鉻、氧化鋯等等)來制造。通道介電質(zhì)61的厚度典型上約為5納米至50納米之間。一擴散介電質(zhì)69設置于該漏極57與該阱3上，并且厚度可介于約10納米至約500納米之間。CSR 68位于該溝槽凹洞所在范圍內(nèi)，并利用通道介電質(zhì)61以與漏極57、阱3，以及源極56相絕緣。CSR 68的寬度可約為10納米至約500納米的范圍，而深度則約為100納米至4000納米的范圍，并且形狀大體上是矩形。設置于CSR 68之上的是一保留介電質(zhì)(RD)70，其厚度約在5納米至40納米之間。RD 70所使用的材料可由氧化物、氮化物、氮氧化物、氧化鋁、氧化鉻、氧化鋯，以及這些材料的混合物，如氧化物/氮化物/氧化物的混合層來制造而得。設置于RD 70與擴散介電質(zhì)69上的是SBG 66，其所使用的材料與單元200內(nèi)所使用的材料相似。在一較佳實施例內(nèi)，SBG 66包括兩部分第一部分67a，其具有40納米至400納米的厚度，并大體上設置于該擴散介電質(zhì)69上；一第二部分67b，其具有10納米至200納米的厚度，并大體上設置于CSR 68上。另一可供選擇的SBG 66的配置結(jié)構(gòu)將于以下作更詳細的描述。STG 60設置于SBG 66之上并利用注入過濾器62以與SBG 66相絕緣。STG 60所使用的材料可與單元200內(nèi)所使用的材料類似。注入過濾器62包括一穿隧介電質(zhì)63(以下簡稱TD)以及一阻擋介電質(zhì)64(以下簡稱BD)，其中TD 63設置于STG 60與BD 64之間。關于TD 63與BD 64的說明則與之前對單元200所作說明類似。應變材料65是一應變源，用以提供機械應力至設置于其下的應變SBG 66，和/或提供機械應力至與其橫向相鄰并利用注入過濾器62以與其作絕緣的應變STG 60。雖然圖中并未顯示，然而應變材料65中有部分也能設置于STG 60之上，以進一步提供應變至STG 60。STG 60與SBG 66間重迭于一重迭區(qū)域，而CSR 68至少有一部分設置于該重迭區(qū)域之下。
圖25顯示上述可供選擇的三個實施例中SBG 66的部分放大剖面圖。圖25A與25B所示實施例的目標是希望形成厚度低于第一部分67a的SBG 66的第二部分67b，以期在本發(fā)明單元進行編程或擦除操作期間提升壓電彈道電荷注入效率。在圖25A所示的實施例中，縮減該第二部分67b厚度的方式，是提供該第二部分67b一往SBG 66方向內(nèi)縮的凹面67c，其中該凹面67c大體上為一凹形輪廓(concave contour)。在圖25B所示的實施例中，縮減該第二部分67b厚度的方式，是提供該第二部分67b的凹面67c與SBG 66內(nèi)一半凹溝槽的下表面504a成一直線，其中溝槽側(cè)壁504b大體上垂直于基板表面。第二部分67厚度的縮減程度根據(jù)SBG 66材料種類而決定，也可根據(jù)所欲達到的理想單元操作狀態(tài)來決定，一般而言約為第一部分67a厚度的百分之十至約百分之八十。最后，圖25C顯示一個配置較為簡單的SBG 66實施例，其中包含SBG 66的結(jié)構(gòu)的第二部分67b的厚度大體上等于第一部分67b的厚度。此實施例的優(yōu)點在于存儲單元制造時，SBG 66的制程較為簡單。
圖26依據(jù)本發(fā)明另一實施例，顯示一存儲單元520的剖面圖。存儲單元520與圖24所示的存儲單元500為類似的結(jié)構(gòu)，兩者間主要的差異是在CSR 68上。存儲單元500定義CSR 68大體上為長方形，而存儲單元520定義CSR 68大體上為“V”形或是截短的“V”形。此“V”形CSR 68包括兩部分一上部分503，其寬度可約為100納米至2000納米之間；一下部分504，其寬度可約為10納米至100納米之間。此“V”形CSR會使CSR 68與源極56之間的耦合電容達到最小，因而擁有提升SBG 66至CSR 68的電容性耦合的優(yōu)點。
圖27本發(fā)明另一實施例的存儲單元540的剖面圖。存儲單元540與存儲單元500與520為相似的結(jié)構(gòu)，彼此間主要的差異是在CSR 68上。存儲單元500與520定義CSR 68的溝槽底部502于源極56的范圍內(nèi)，而存儲單元540則定義CSR 68延伸通過源極56，并且溝槽底部502位于基板1的范圍內(nèi)。
圖28本發(fā)明另一實施例的存儲單元560的剖面圖。存儲單元560與第24圖所示的存儲單元500為相似的結(jié)構(gòu)，兩者間主要的差異是在CSR 68上。存儲單元500定義CSR 68大體上為長方形，并且CSR 68的表面大體上與基板1的表面在同一平面上，而存儲單元560則定義CSR 68大體上為“T”形，并且CSR 68上部具有一上部分503伸出基板部分表面，并且與基板此部分表面相絕緣。此上部分503使CSR 68的上表面大體上高于基板表面。此“T”形CSR 68大體上包括兩部分上部分，其寬度可在150納米至2000納米范圍之間；下部分504，其相鄰于溝槽側(cè)壁501與溝槽底部502，并且寬度可在50納米至1500納米之間。此“T”形CSR 68擁有使SBG 66與CSR 68間的電容性耦合較強的優(yōu)點。此外，SBG 66的第二部分67b可在CSR 68之上部分503上方擁有一種凸狀結(jié)構(gòu)。SBG 66的第二部分67b的較薄厚度可自然地在制程內(nèi)達到，因此能以自我對準(Self-Aligned)其下的CSR 68的方式來形成。第二部分67b的較薄厚度在采用壓電彈道電荷注入機制的單元操作中較具優(yōu)勢。
到目前為止，所有揭露的存儲器的隔離方案皆以接面隔離(junction isolation)方案為基礎來作說明。在此接面隔離方案中，兩相鄰單元的漏極57利用阱3來彼此隔離。圖29顯示本發(fā)明所提供的另一種使單元間相隔離之替代方案。在此使用圖24的存儲單元500為單元結(jié)構(gòu)的范例。而此處說明所增添的元件顯示于圖29的單元580內(nèi)?，F(xiàn)參考圖29，圖中顯示有兩個隔離區(qū)6并伴隨一主動區(qū)5介于其間。場絕緣體506形成于阱3內(nèi)，用以提供使相鄰單元彼此隔離之隔離功能。如圖所示，場絕緣體506可設置于SBG 66的第一部分67a之下，而深度比漏極57還深，但尚未到達源極56的上表面。這種場絕緣體可利用傳統(tǒng)技術(shù)來制造，比方是本領域為人熟知的LOCOS過程或淺溝槽隔離(Shallow Trench Isolation，STI)。在一較佳實施例內(nèi)，場絕緣體506采用淺溝槽隔離結(jié)構(gòu)來形成，此種結(jié)構(gòu)可以適用在較小的設計規(guī)則(Design Rules)，而可同樣準確地形成。場絕緣體506大體上是長方形，厚度約200納米，寬度則約為100納米，并且典型上可利用本領域內(nèi)為人熟知的絕緣材料來制造，比方是氧化物或其他介電質(zhì)。而本實施例的目標是希望SBG 66的第一部分67a所貢獻的寄生電容性成分中，其間的SBG 66和阱3間的電容性耦合能達到最小。SBG 66的電容性耦合最小化的優(yōu)點在于每一存儲單元內(nèi)SBG 66所見的電容能減少，從而使存儲單元操作(比方是編程、擦除，以及讀取)的操作速率增加?，F(xiàn)參照圖30所示的結(jié)構(gòu)剖面圖，其中有三個完全相同的存儲單元580彼此相連，借此圖可進一步了解利用場絕緣體506以使相鄰單元彼此隔離的方案，以及更可了解此方案對于電容性負載最小化的效應。存儲單元所在之處的主動區(qū)5，介于隔離區(qū)6內(nèi)的場絕緣體506之間，以形成一片段的存儲單元陣列600。應能領略的是，雖然圖中僅顯示存儲單元陣列600的一小部分，然而此處所提供的結(jié)構(gòu)可應用于任何尺寸的陣列。每一單元內(nèi)的SBG 66區(qū)域互相連接而定義出一貫穿整個陣列的SBG直線軌跡(line trace)508。舉例來說，當一陣列具有多個列彼此交錯的隔離區(qū)和主動區(qū)域，而當中每一主動區(qū)內(nèi)均有多個存儲單元時，存儲單元的組成成分，比方是SBG 66，能夠彼此連接而連續(xù)地貫穿整列的存儲單元(橫列或縱列)。結(jié)果，于SBG 66出現(xiàn)的電容負載效應當是同一SBG直線上單元總數(shù)與每一個別單元內(nèi)SBG電容的乘積。因此，每一單元內(nèi)SBG電容約50％的縮減可直接轉(zhuǎn)化為每一SBG直線的總電容約50％的縮減，從而當其余存儲單元操作參數(shù)或條件均維持相同時，一存儲陣列內(nèi)一單元的存取速率約提高了50％。
本領域技術(shù)人員應能明白的是，盡管上述單元500至580的實施例說明應變材料65與SBG 66直接接觸，其他SBG 66的替代實施例，比方是如圖22與圖23所示的范例，皆可用于此種單元結(jié)構(gòu)以對壓電彈道第荷注入機制有所助益。此外，雖然此處是以存儲單元500為例來解說替代的單元隔離方案，但本領域技術(shù)人員當能明白，根據(jù)圖30所示的說明，對本發(fā)明的其他單元均能進行類似的應用。
在公知技術(shù)中，彈道柵12，讓彈道電荷穿越其中，其材料的主要選擇標準之一是需選取具較大功函數(shù)的材料。本發(fā)明將此限制完全移除，因此用作彈道傳輸?shù)腟BG 66使用的材料可以是任何導電材料。為了強調(diào)此點，在解說本發(fā)明的壓電彈道電荷注入機制時，選取具有較小功函數(shù)的N型多晶硅為構(gòu)成SBG 66的材料。本領域技術(shù)人員當可明白，本發(fā)明SBG 66的材料并不限制為N+型多晶硅，而可涵蓋任何其他種類的導電材料，比方是P+型多晶硅、非晶硅(Amorphous Silicon)、多孔硅(Porous Polysilicon)，多晶硅鍺(Poly SiGe)，Pt、Au、W、Mo、Ru、鉭Ta、金屬硅化物(比方是NiSi、CoSi)、TaN、TiN等等。
應注意到，目前據(jù)以說明的注入過濾器內(nèi)BD 64的介電常數(shù)大于TD 63的介電常數(shù)。但本領域技術(shù)人員當可明白，應用本揭露所授的內(nèi)容時，可修改注入過濾器以有效地阻擋寄生電荷載子(電子或空穴)往后穿隧。舉例來說，過濾器內(nèi)BD 64層的材料可修改為具有較窄的能帶間隙以及與TD 63介電常數(shù)相似的介電常數(shù)。此外，BD 64層可不須要求為具有均勻化學元素的材料，而可允許當中元素漸次變化。此外，過濾器不需要包括兩層介電質(zhì)(比方是TD與BD)，而可以包括任何數(shù)目的介電質(zhì)層，以便令過濾器能有效地阻擋和過濾電荷。舉例來說，可設置一額外的介電質(zhì)層于BD 64的另一側(cè)，如此過濾器內(nèi)，BD 64設置于TD 63與此額外加入的層之間。此額外加入的層的材料特性與厚度皆可與之前描述的TD類似。此外，任何適當?shù)慕殡娰|(zhì)材料，比方是SiON、Al2O3、HfO2、ZrO2、Ta2O5等等，都可以用來取代氧化物或氮化物。更者，這些材料的合成物或其所形成的合金，比方是氧化鉿-氧化物之合金(HfO2-SiO2)、鉿-氧化鋁之合金(HfAIO)、鉿-氮氧化物(HfSiON)的合金等等，都可用來取代氧化物或氮化物。
需了解到，本發(fā)明并非限制于此處所說明者以及上述實施例而已，而包含任何落于所附加權(quán)利要求內(nèi)的所有變化。舉例來說，雖然本發(fā)明是以電子式可擦除可編程的只讀存儲器(EEPROM)來作解說，但本領域技術(shù)人員應皆可明了，本發(fā)明可延伸至任何其他型式的非易失性存儲器(比方是電子式可編程存儲器或EPROM)。更者，雖然本發(fā)明是以單獨一個單元來作解說，本領域技術(shù)人員應可明了，多個本發(fā)明單元可以安排成為本領域為人熟知的NAND或NOR的具有列與行的長方形陣列。
除此以外，在此所述本發(fā)明的非易失性存儲器，利用一個與周圍電極電性上相絕緣但電容上相耦合并由導電材料或半導體材料形成的CSR(即“浮動柵”)來儲存電荷。在這樣的儲存方案中，電荷均勻分布于整個導電區(qū)域中。然而，本領域技術(shù)人員當可明白，本發(fā)明并非限制于此處所說明者以及上述實施例而已，而包括任何其他種類的電荷儲存方案與媒介。舉例來說，本發(fā)明的存儲單元可將電荷儲存于局部儲存座(LocalizedStorage Sites)內(nèi)，比方是一介電質(zhì)層內(nèi)的納米晶體(Nano-Crystals)或阱(Traps)。這類電荷儲存方案的優(yōu)點是存儲陣列內(nèi)鄰接單元間的干擾作用幾乎可予以忽略。此外，這些儲存座當中若有一個儲存座周圍的絕緣層發(fā)生局部擊穿事件時，其他儲存座所儲存的電荷仍可維持住。一擁有阱為儲存座的介電質(zhì)可以是一氮化物層，舉例來說，這而可利用本領域為人熟知的LPCVD(低壓化學蒸氣沉積)技術(shù)來形成。其他諸如HfO2和ZrO2等具有較深捕捉能量阱的介電質(zhì)也可考慮作為捕捉介電質(zhì)(trapping dieleetric)的材料。作為儲存座的納米晶體可以是橢圓形的硅納米晶體，其直徑介于2納米至7納米的范圍，并可利用為人熟知的CVD技術(shù)來制造。這些納米晶體的材質(zhì)并不限制為硅，而可為任何其他種可有效儲存電荷的材料(比方是Ge、SiGe合金、HfO2、Au、Co、以及W等等)。
再者，本發(fā)明的應變材料可以不需要設置于STG的兩側(cè)，不需要設置于SBG之上，不需要在剖面觀上為長方形，不需要與STG直接接觸，也不需要與SBG直接接觸，而可以設置在STG之上，可以設置在SBG之下，可以位于STG與SBG鄰接區(qū)域的任何地點，可以在剖面觀上為任何尺寸與形狀，可以與STG作間接接觸，以及可以與SBG作間接接觸，只要能有效地提供應變至每一單元內(nèi)的STG與SBG即可。此外，本發(fā)明的應變材料不需要為氮化物，不需要為介電質(zhì)，不需要提供張應力，不需要提供壓縮應力，而可為任何種類的材料，以及可以提供任何型式的應力(比方是切應力(Shear Stress))，只要能有效地為壓電彈道電荷注入機制提供壓電效應即可。
此外，本發(fā)明的電荷儲存區(qū)域不需要在俯視觀上為長方形，也不需要在剖面觀上為長方形，而可以在俯視觀和剖面觀上為任何尺寸和形狀，只要能夠有效地儲存電荷以及有效地連接每一存儲單元內(nèi)漏極57與源極56即可。此外，電荷儲存區(qū)域的上表面不需要與基板表面在同一平面上，而可以在基板表面上方或下方的任何高度，只要能有效地與SBG 66與主體59作電容性耦合，以及有效地連接每一存儲單元內(nèi)漏極57與源極56即可。類似地，電荷儲存區(qū)域的下表面不需要平行于基板表面，也不需要為平坦的平面，而可以具有任何形狀，只要能夠讓電荷儲存區(qū)域有效地儲存電荷，有效地與SBG 66和主體28作電容性耦合，以及有效地連接每一存儲單元內(nèi)的漏極57和源極56即可。同樣地，TD 63與BD 64的上表面與下表面不需要平行于基板表面，不需要為平坦的平面，以及不需要與基板在同一表面上，而可以在基板表面上方或下方的任何高度上，并與基板間的夾角可為任何角度，以及可具有任何形狀，只要能夠有效地容許壓電效應電荷載子往前穿隧，并阻擋電荷載子往后穿隧即可。此外，通道區(qū)域的表面不需要與基板表面在同一平面上，而可以在基板表面上方或下方的任何高度上，或與基板間的夾角可為任何角度，只要有效地連接每一存儲單元內(nèi)的漏極57和源極56即可。再則，源極56區(qū)與漏極57區(qū)，和/或源極與漏極直線，也可互換。更者，本領域技術(shù)人員將能領略，造成應變的來源不需要稱作“應變源”，而能以任何名稱(比方是“應力供應者(stressor)或是“應力源(stress source)”)來稱呼。
本領域技術(shù)人員當可明白，應用本發(fā)明揭露所授內(nèi)容時，可將應變源與電荷過濾器的結(jié)構(gòu)更改以借其達到以上羅列的種種優(yōu)點，凡此變化仍屬于本發(fā)明的范疇。
存儲單元操作中的自我設限彈道電荷注入以下將利用一簡單的電容模型來解說自我設限機制以及其于單元設計和單元操作上的用途。CSR 68的位準可利用下式作近似表示VCSR＝(QCSR+∑CiVi)/Ctotal-(9)而∑CiVi＝CCSR-S×VS+CCSR-D×VD+CCSR-SBG×VSBG+CCSR-B×VB以及Ctotal＝CCSR-S+CCSR-D+CCSR-SBG+CCSR-B，其中QCSR是聚集在CSR 68上的總注入電荷(電子或空穴)；CCSR-S是CSR 68與源極56之間的電容；CCSR-D是CSR 68與漏極57之間的電容；CCSR-SBG是CSR 68與SBG 66之間的電容；CCSR-B是CSR 68與主體59之間的電容；以及VS，VD，VSBG，以及VB和分別是設置于源極56，漏極57，SBG66和主體59的電壓。
當一單元在初始狀態(tài)下無任何電荷時，則于此初始狀態(tài)下的CSR的電位VCSR_i可以下式近似
VCSR_i＝∑CiVi/Ctotal-(10)編程操作現(xiàn)欲對編程操作中的自我設限注入機制作解說，其中第一型電荷(比方是電子)選作編程過程中的彈道電荷。參考圖31A，其顯示圖15的CSR 68導電帶圖的一部分，其中CSR 68的電位是處于初始狀態(tài)。此導電帶圖就SBG 66至CSR 68之區(qū)域顯示。圖中顯示電子89以一動能102來傳輸，此動能102足夠使電子89越過RD 70導電帶能壘高度76。在此圖中，動能102于SBG 66和RD 70交界處比能壘高度76高出一102a之量。電子89隨后進入RD 70的導電帶70a，一路前進并最后由CSR68收集。借著此注入過程，負電荷(電子)將逐漸地累積于CSR68上，繼而改變CSR的電位，結(jié)果改變RD 70內(nèi)的電場。當注入過程繼續(xù)進行時，此效應可能改變RD 70內(nèi)電場的方向，使其從協(xié)助電子傳輸?shù)姆较?顯示于圖31A)，改變成為抵抗電子傳輸?shù)姆较?顯示于圖31B)。
參考圖31B，其顯示與圖31A類似的能帶圖，兩者主要的差異是CSR 68的電位不同。在此圖中，CSR 68的電位在負電荷(電子89a)累積于CSR 68上之后，已不再是初始狀態(tài)。當電荷注入過程持續(xù)進行時，圖中顯示以相同能量102傳輸進來的電子89現(xiàn)在會被排斥推回SBG 66而變成載子89b，并在該處可能以常溫載子(thermal carrier)的型式傳導離開。圖中還顯示這些電子89僅能進入RD 70內(nèi)部分區(qū)域的導電帶70a而無法越過RD 70的導電帶能壘高度76a。圖中更顯示仍有一部分的電子載子89能通過量子力學穿隧機制穿隧通過76b的距離而到達CSR 68并成為電子載子89c。然而，載子89c的穿隧機率普遍上相當?shù)?舉例來說，約為百萬分之一)，并預期會快速地降低(原因?qū)⒂谝韵陆忉?。在這些效應的影響下，聚積在CSR 68上的電荷導致這些電子載子無法連續(xù)不斷地到達CSR68。圖31B所示的圖示提供了本發(fā)明所揭露的自我設限機制的基礎。電子載子89的流動速率與電壓間的關系可能比在富爾諾罕穿隧中所觀察到的還要強烈。這有幾個理由。第一，RD 70的厚度約為6納米或更厚，所以被考慮作為富爾諾罕穿隧的介電質(zhì)。因此，在不考慮其他效應下，電子載子89的流動速率與電壓間的關系與在富爾諾罕穿隧的特性相似，當中電流與電壓間可觀察到具有強烈的關系(特別是在低電壓范圍時，舉例來說，若電壓每改變約100mV，電流會改變約一個數(shù)量級之多)。第二，由于當電子注入而電子持續(xù)在CSR68上累積時，RD 70的能壘會隨之增加并發(fā)展為一抵抗電場E，并且此電場變得比較會阻擋進來的電子89。此抵抗電場可利用下式來作近似E＝(QCSR-QCSR_fb)/(TinsulatorCtotal)其中QCSR_fb是當RD 70處于平能帶條件下，位于CSR 68上的電荷；Tinsulator是RD 70的厚度。
此造成抵抗電場的能壘高度76a(Φe)，依RD 70內(nèi)的電子載子所見，能以下式來近似Φe＝q(QCSR-QCSR_fb)/Ctotal-ΔKe其中ΔKe是電子動能102與能壘高度76于SBG 66和RD 70交界處的差距102a；以及q是單位電子電荷。
因此，在Φe小于零的情況(即ΔKe大于q(QCSR-QCSR_fb)/Ctotal)中，彈道電荷能被容許傳輸通過RD 70，并且抵抗電場對于阻擋進來電子的影響可予以忽略。當注入過程持續(xù)進行到Φe變成零時(即ΔKe等于q(QCSR-QCSR_fb)/Ctotal)，抵抗電場阻擋進來電子的效應開始產(chǎn)生。隨著注入過程繼續(xù)進行，RD 70內(nèi)電子載子89所見到的能壘高度76a開始形成，并且當越來越多電子在CSR 68上累積時，能壘高度76a持續(xù)增加。在此效應影響下，被排斥的電子89b快速增加，繼而變成與進來載子89的數(shù)目相等。結(jié)果，此效應使能參與富爾諾罕穿隧的載子數(shù)量減少，并因而能有效地使能到達CSR 68的穿隧載子89c減少。此機制更增加了阻擋進來的電子進入CSR 68的效應。
上述兩效應為利用壓電彈道電荷注入的單元編程操作提供了自我設限注入機制。在編程的初期階段，電子載子89只要能越過能壘高度76，均能傳輸通過RD 70并到達CSR 68。但當編程事件繼續(xù)進行，電子會持續(xù)在CSR 68上累積，從而降低CSR 68的電位至一較低值VCSR_P，結(jié)果一個新能壘76a形成，并且該新的能壘會阻擋所有進來的電子載子再進入CSR 68。整個編程循環(huán)就此完成，因為編程事件會因自我設限機制發(fā)生而結(jié)束。
當一編程事件完成時，CSR 68上的電荷總數(shù)可利用以下簡單公式表示QCSR＝Ctotal(VCSR_p-VCSR_i) -(11)而此電荷總數(shù)還可利用另一種型式來近似表示QCSR＝QCSR_fb+(Ctotal/q)×ΔKe-(12)因此，在一編程事件的終點，CSR 68上的累積電荷總數(shù)端視兩參數(shù)而定。第一，能量差距102a(ΔKe)，其為電子載子89的能量超出能壘高度76的大小。由于能量差距102a依STG 60與SBG 66間的能量差距而定，因此可通過STG 60與SBG 66間的偏壓來決定儲存于CSR 68內(nèi)的電荷數(shù)量?？倖卧娙軨total具有隨尺寸變化的效應(Scaling effect)，并且可在單元設計時使其最佳化以協(xié)助此效應。舉例來說，對CSR 68上儲存相同電荷量的情況而言，若總單元電容較大，則需要令STG 60與STG 66間的偏壓較小。第二個總CSR電荷數(shù)的決定參數(shù)則與致使RD 70平能帶條件的CSR電荷有關，其可轉(zhuǎn)而利用存儲單元內(nèi)每一電極(比方是漏極57)的外加電壓以及與該電極相對應的電容成分來決定。因此，經(jīng)由選取一組上述參數(shù)，本發(fā)明容許存儲單元可編程至一先驗(a priori)狀態(tài)。
公式(11)與(12)兩者皆提示出適用于存儲單元內(nèi)來儲存多位準邏輯態(tài)的效應。舉例來說，公式(11)提示出，為了在本發(fā)明的單元200內(nèi)儲存四個邏輯態(tài)位準(即00，01，10，以及11四個狀態(tài))，可在電子注入期間，將VCSR_i設定為四種位準以在CSR 68上儲存四個離散電荷總數(shù)QCSR。而設定VCSR_i的方法，舉例來說，可通過外加四種不同位準的電壓(比方是0V，1V，2V，3V)至源極56或漏極57或同時至這兩區(qū)域，并于同時分別保持STG 60與SBG 66為固定電壓(比方是STG 60與SBG66分別為-2V與2V)。明顯可知，此四個狀態(tài)的位準可以多種不同方式來處理。舉例來說，一個設定這四個狀態(tài)位準的簡易方式是將初始狀態(tài)(即被擦除單元的狀態(tài))設定為00狀態(tài)。此方案設定VCSR_i為三個不同的電壓位準，用以建立剩余的三個邏輯態(tài)(01，10，與11)，其中訂定VCSR_i的方法與上述方式類似。安排四個離散的電荷總數(shù)QCSR的方式可以是將某一狀態(tài)(比方是狀態(tài)11)的電荷數(shù)安排為大于排列于它之前的狀態(tài)(比方是狀態(tài)10)。公式(12)提示出另一種多位準狀態(tài)之儲存方案。此方案利用QCSR與ΔKe(也即圖31A中的能量102a差距)間的線性關系，因此通過設定ΔKe為不同的位準而儲存離散的電荷總數(shù)QCSR，建立出具有多位準狀態(tài)(multi-level state)。以上述四個位準狀態(tài)并以初始狀態(tài)為00的情況為例，此多位準儲存方案設定三個不同的電壓值于STG 60與SBG 66之間，并同時將源極56、漏極57與主體28的電壓維持為定值。舉例來說，對應此三狀態(tài)的STG電壓可分別為-2V、-2.5V，以及-3V，而SBG則皆維持為+2V。對一總電容約2.25×10-16Farad的存儲單元而言，此偏壓方案在STG 60每一次電壓增加時(increment on STGvoltage)，為CSR 68增添一總量約為700個電子d電荷量。
現(xiàn)在可以明白了解，電子注入至CSR 68的過程會持續(xù)進行到阻擋彈道電子的效應發(fā)生為止。此阻擋效應來自CSR 68內(nèi)能帶的上升，其也對應于因電荷累積于CSR 68上而導致的CSR電位下降。因此，一注入能壘與其所連帶產(chǎn)生的抵抗電場形成于RD 70內(nèi)，并且當更多彈道電荷注入并累積在CSR 68上時，此能壘會持續(xù)升高。此效應會減少由STG 60流向CSR 68的電子流，直到上述能壘高到將進來的彈道電子完全阻擋為止。此電荷阻擋效應機制對電壓相當敏感。換言之，電流與電壓間的關系往往比在富爾諾罕穿隧中所觀察到的關系還要敏感。此外，RD 70的厚度典型上約為6納米或更厚，因此對電壓較不敏感的電荷穿隧現(xiàn)象(即直接穿隧現(xiàn)象)無法發(fā)生。上述效應為彈道電荷注入提供一種有效的自我設限機制。此自我設限機制提供一種使電荷能夠以多位準的狀態(tài)來儲存于CSR的方法。而其實行方式，舉例來說，可經(jīng)由累進地調(diào)整CSR 68鄰近區(qū)域(比方是漏極57)的偏壓，抑或是累進地調(diào)整STG 60與SBG66間的偏壓，如此即可將遞增的電荷數(shù)目注入在CSR上，從而允許本發(fā)明的存儲單元能夠儲存多位準的邏輯態(tài)。
擦除操作現(xiàn)欲再提供擦除操作中的自我設限注入機制，其中第二型電荷(比方是空穴)選作擦除過程中的彈道電荷。參考圖32A，其顯示圖10所示CSR 68的價電帶圖的一部分，其中CSR 68的電位是處于擦除的初始狀態(tài)，因此有第一型電荷(比方是電子89a)聚居其上。圖中顯示空穴72以一動能104來傳輸，此動能104足夠使空穴72越過RD 70價電帶能壘高度77。在此圖中，動能104高出能壘高度76約104a之多。空穴72隨后進入RD 70的價電帶70b，一路前進并最后由CSR 68加以收集。這些空穴72可逐漸地使CSR 68累積正電，繼而改變CSR的電位，于是改變RD 70內(nèi)的電場。當這樣的注入過程持續(xù)進行時，此效應可能改變此電場的方向，使其從協(xié)助電荷傳輸?shù)姆较?顯示于圖32A)，改變成為抵抗空穴傳輸?shù)姆较?顯示于圖32B)。
參考圖32B，其顯示與圖32A類似的能帶圖，兩者主要的差異在于CSR 68的電位不同。在此圖中，CSR 68因初始電子89a已被中和，并且正電荷(空穴72c)已經(jīng)累積，不再是初始狀態(tài)。當電荷注入過程持續(xù)進行時，圖中顯示以相同能量104傳輸進來的空穴72現(xiàn)在會被排斥推回SBG 66而變成載子72b，并在該處可能以常溫載子的型式傳導離開。圖中還顯示有些空穴72僅能進入RD 70部分區(qū)域的價電帶70b而無法越過RD 70的價電帶能壘高度77a。圖中更顯示出，這些空穴72當中有一部分能通過量子力學穿隧機制穿隧77b的距離而到達CSR 68。它們最后在CSR 68內(nèi)成為空穴載子72d并聚居于CSR 68之上。然而，空穴載子72d的穿隧機率普遍相當?shù)停敻嗫昭?2c累積在CSR 68上時快速降低。在這些效應的影響下，聚積在CSR 68上的電荷導致進來的空穴72無法連續(xù)不斷地到達CSR 68。圖32B所示的圖示提供了本發(fā)明所揭露的擦除操作中自我設限機制的基礎?？勺⒁獾?，圖32B與圖31B類似，差異僅在載子種類以及載子所傳輸?shù)哪軒Ф?。因此本領域技術(shù)人員當可明白，利用空穴的自我設限擦除機制的特征與前述利用電子注入的自我設限編程機制會相當類似。對利用空穴來實行的擦除操作而言，在擦除的初期階段，空穴72只要能越過能壘高度77，都能傳輸通過RD 70并到達CSR 68。但當CSR的電子完全被注入的空穴中和時，正電荷(空穴72c)開始在CSR 68上累積而將CSR 68的電位增加成為一較高值VCSR_E，結(jié)果會形成一個新能壘77a以及一抵抗電場以有效地阻擋所有進來的空穴再到達CSR 68。整個編程循環(huán)就此完成，因為擦除事件會因自我設限機制發(fā)生而結(jié)束。
當一擦除循環(huán)完成時，CSR 68上的電荷總數(shù)可利用以下簡單公式表示QCSR＝Ctotal(VCSR_E-VCSR_i)-(13)而此電荷總數(shù)還可利用令一種型式來近似表示QCSR＝QCSR_fb+(Ctotal/q)×ΔKh-(14)其中ΔKh是空穴載子的動能104和能壘高度77于SBG 66和RD 70交界處的能量差距104a，并可通過STG 60與SBG 66間的偏壓來設定。
因此，在一擦除事件的終點，CSR 68上的累積電荷總數(shù)可利用公式(14)內(nèi)的兩個參數(shù)來決定。第一，能量差距104a(ΔKh)，其為空穴72的能量超出能壘高度77的大小。因此可通過選取STG 60與SBG 66間的偏壓來決定儲存于CSR 68內(nèi)的電荷數(shù)量。第二個CSR總累積電荷數(shù)的決定參數(shù)是QCSR_fb，其與致使RD 70平能帶條件的CSR電荷有關，所以可利用存儲單元內(nèi)每一電極(比方是漏極57)的外加電壓以及與該電極相對應的電容成分來決定。因此，經(jīng)由選取一組上述參數(shù)，本發(fā)明容許存儲單元可擦除至一先驗狀態(tài)。此外，QCSR與ΔKh間的線性關系(即額外能量104a)也在擦除本發(fā)明存儲單元至先驗狀態(tài)的操作中提供優(yōu)勢。在非易失性存儲單元的擦除操作中，上述兩個效應皆可用來防范公知技術(shù)因采用富爾諾罕穿隧機制以作擦除而發(fā)生的過度擦除問題。此外，可利用這些效應來將存儲單元擦除至多位準的狀態(tài)。舉例來說，以四位準邏輯態(tài)(即00，01，10，與11狀態(tài))以及公式(13)所提示的效應為例，在空穴注入期間，通過將VCSR_i設定為四種位準以儲存四個離散的電荷總數(shù)QCSR，可設定四個邏輯態(tài)的位準。而設定VCSR_i的方法，舉例來說，可通過外加四種不同位準的電壓(比方是0V，1V，2V，3V)至源極56或漏極57或同時至這兩區(qū)域來達成。在考慮此范例內(nèi)的偏壓方案時，可外加適當偏壓(比方是-3V)于主體59上以避免源極56/漏極57成為正向偏壓(Forward Biasing)。
本領域技術(shù)人員應能了解，不論是利用哪一型的電荷來操作單元，此處所揭露關于自我設限機制大體上都是正確可行的。舉例來說，空穴可選取來進行編程操作，以及電子可選取來進行擦除操作。此外，不管利用哪一型的注入機制，都可在存儲單元內(nèi)儲存多位準的邏輯態(tài)。
應注意到，對依據(jù)本發(fā)明而建造的存儲單元而言，可利用絕對值低或等于3.3V的電壓位準來實行編程和擦除操作。此外，上述的擦除機制和單元結(jié)構(gòu)使單元具個別接受擦除的特征，這非常適用于儲存周期性變化的常數(shù)等資料。同樣的特征可衍伸至這類單元所組成的小群組(比方是用作儲存一個數(shù)位字元的單元，其包含八個單元)，在這樣的小群組中，單元被同時擦除。除此之外，同樣的特征還可衍伸至這類單元所組成的大群組(比方是儲存軟體程式碼的單元，其可包含2048個配置為頁面的單元，或包含多個組成陣列結(jié)構(gòu)的大量頁面)。
最后，將描述本發(fā)明單元的讀取操作，以使整個單元操作的說明完整。若單元被安排成為具有行與列的長方形陣列時，也即多個單元組成本領域內(nèi)為人熟知的NOR或NAND結(jié)構(gòu)時，如此可對讀取操作作最佳的說明?？衫镁哂蠳導電型的源極56與漏極57，以及P導電型的主體59來說明單元之讀取操作。為了讀取一陣列中一個被選取的單元，一約+1V的讀取電壓施加于受選取單元內(nèi)的漏極57上，以及約2.5V的電壓(依據(jù)裝置的供應電壓元而定)施加于受選取單元內(nèi)的SBG 66上。而其他區(qū)域(即STG 60與主體59)則位于地位準(groundpotential)。如果CSR 68是帶正電(即CSR 68經(jīng)過電子放電)，則通道區(qū)58導通。結(jié)果，一電流將由源極56流向漏極57。這會是狀態(tài)“1”。
另一方面，若CSR 68是處于帶負電，則通道區(qū)24要不是輕微地導通或就是完全關閉。因此即使SBG 66與漏極57都拉抬為讀取電位，極少電流或完全沒有電流能流經(jīng)通道58。如此，存儲單元在感測下是位于狀態(tài)“0”。在未選取行或列中的單元內(nèi)，源極56、漏極57以及SBG 66都是接地，因此僅有被選取的單元被讀取。具本領域之通常技術(shù)者應能領略，雖然此讀取方案是以具有兩個邏輯態(tài)(即“0”與“1”)的單元來作解說，但顯然地，此讀取方案可應用至具有多位準狀態(tài)的單元。
本發(fā)明的存儲單元可形成于一具有周邊電路的陣列內(nèi)，而該陣列的周邊電路可包含本領域內(nèi)皆為人熟知的傳統(tǒng)列位址解碼電路、行位址解碼電路、感測放大器電路、輸出緩沖電路，以及輸入緩沖電路。
應了解的是，本發(fā)明的電荷注入機制可不限制于此處所說明的存儲單元與上述實施例而已，而可以應用至其他任何半導體裝置。舉例來說，本發(fā)明的圖10與圖15可應用至晶體管或放大器。實行方式是將STG，SBG，以及CSR區(qū)域分別適當?shù)刂概蔀榫w管的射極(Emitter)區(qū)，基極(Base)區(qū)，以及集極(Collector)區(qū)。圖33顯示一個利用此方式而裝配得的晶體管700。晶體管700包括一射極60，一基極66，一位于射極60與基極66的注入過濾器62，以及一集極68，其位于一由半導體(比方是硅)或絕緣體(比方是SiO2)構(gòu)成的基板1。過濾器62可包括一TD 63與一BD 64。此晶體管700可更包括一應變材料65構(gòu)成的應變源，其用以提供機械應力至下方的基極66并使基極66作應變，和/或使橫向相鄰的射極60作應變。這些區(qū)域的材料特性、制造方法、規(guī)格，以及其他信息皆可參考上述數(shù)個存儲單元內(nèi)具有相同參考指標的對應區(qū)域。舉例來說，射極60，基極66，和集極68都是導電材料(比方是硅、多晶硅、SiGe、TiN、TaN、Au、Mo、Pt、NiSi、CoSi等等)。而此存儲器的操作方式可采用壓電彈道電荷注入機制來從射極60傳輸電荷載子(電子或輕空穴)達成。以電子為例，通過施加方向有利于電子穿越基極的機械應力至基極，晶體管700可達到約0.95或更高的最佳傳輸率(Transfer Ratio)。此機械應力能使電子往具有較輕有效質(zhì)量的導電帶能谷重新聚集，因此更可用以降低基極的片電阻。此外，依據(jù)本發(fā)明而構(gòu)建的過濾器結(jié)構(gòu)還可抑制射極和基極間的寄生電容，使其縮減至約6×10-7Farad/cm2，于是解決了在Mead之文章內(nèi)關于放大器部分中，曾一度被考慮的主要問題。事實上，此電容遠低于現(xiàn)今雙載子晶體管(Bipolar Transistor)內(nèi)射極與基極間的電容(1.76×10-6Farad/cm2)(請參照Bock et al，“3.3ps SiGe BipolarTechnology”.IEDM Technical Digest，pp.255-258，2004”)。這些效應單獨一項或整體皆可將連帶產(chǎn)生的RC延遲抑制住。因此，本發(fā)明晶體管的最低晶體管速率在此結(jié)構(gòu)下可受中轉(zhuǎn)時間(Transit Time)的限制，結(jié)果可低于0.5微微秒(pico-second)，所以能夠容許兆赫(Tera-Hertz)裝置操作。
本發(fā)明獨特的處在于壓電彈道電荷注入機制以及能壘高度工程學兩者所提供的效應。這些效應導致存儲單元和晶體管結(jié)構(gòu)內(nèi)的獨特構(gòu)成，也即適用于壓電彈道電荷注入機制的應變源，以及適用于能壘高度工程學的注入過濾器。雖然在結(jié)構(gòu)圖示中這兩個成分是同時出現(xiàn)，但本領域技術(shù)人員當可明白，這兩個成分不需要在同一單元或晶體管內(nèi)同時存在，而能以落于所附加權(quán)利要求的變化型式來存在。舉例來說，本發(fā)明的存儲單元可包括應變源但不包括注入過濾器。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權(quán)利要求書的范圍為準。
附圖中符號的簡單說明如下1基板22主體3阱 23基板5主動區(qū) 24浮動柵介電質(zhì)6隔離區(qū) 26浮動柵介電質(zhì)10穿隧柵 26a浮動柵介電質(zhì)的導電帶10a穿隧柵的導電帶26b浮動柵介電質(zhì)的價電帶10b穿隧柵的價電帶28穿隧介電質(zhì)10c、10d能壘高度 28a穿隧介電質(zhì)的導電帶12彈道柵 28b穿隧介電質(zhì)的價電帶12a彈道柵的導電帶29介電質(zhì)填充材料12b彈道柵的價電帶30空穴14浮動柵 31價電子16源極 32、33、34、35能壘高度18漏極 36價電子20通道 37傳導電子
37a傳導電子37的傳輸路徑 62電荷注入過濾器38空穴63穿隧介電質(zhì)39能壘高度63a穿隧介電質(zhì)的導電帶40電子63b穿隧介電質(zhì)的價電帶40’高能電子 64阻擋介電質(zhì)40a空穴 64a阻擋介電質(zhì)的導電帶40b電子 64b阻擋介電質(zhì)的價電帶41電子65應變材料42導電帶能谷 66應變彈道柵42a導電帶能谷42的最小值 66a應變彈道柵的導電帶44導電帶能谷 66b應變彈道柵的價電帶44a導電帶能谷44的最小值 67a應變彈道柵的第一部分46LH次能帶67b應變彈道柵的第二部分46aLH次能帶46的最大值 67c應變彈道柵的第二部分的凹面48LH輕能帶68電荷接收或儲存區(qū)域48aHH次能帶48的最大值 68a電荷接收或儲存區(qū)域的導電帶50空穴68b電荷接收或儲存區(qū)域的價電帶52價電帶最大值69擴散介電質(zhì)54、55能帶間隙70保留介電質(zhì)56源極70a保留介電質(zhì)的導電帶57漏極70b保留介電質(zhì)的價電帶58通道71應力沿伸方向59主體72輕空穴60應變穿隧柵 72a輕空穴72的電流60a應變穿隧柵的導電帶 72b排斥推回的輕空穴7260b應變穿隧柵的價電帶 72c累積的輕空穴7261通道介電質(zhì) 72d空穴載子
73、74重空穴81第二電子能壘75價電帶能壘高度82、83、84能壘高度76、76a導電帶能壘高度 85第一空穴能壘76b穿隧距離 86能壘高度77、77a價電帶能壘高度 87第二空穴能壘77b穿隧距離 88能壘高度78第一電子能壘 89、89a、89b、89c電子79、80能壘高度 90、93電子能壘
權(quán)利要求
1.一種半導體裝置，包括一第一導電區(qū)域；一第二導電區(qū)域，其與該第一導電區(qū)域相鄰且相絕緣；一第三導電區(qū)域，其與該第二導電區(qū)域相鄰且相絕緣；以及一應變源，用以提供一機械應力至該第一與第二導電區(qū)域至少其中之一。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于更包括一電荷注入過濾器于該第一與與該第二導電區(qū)域之間，其中該電荷注入過濾器允許具某極性的電荷載子由該第一導電區(qū)域傳輸通過該第二導電區(qū)域以至該第三導電區(qū)域，并且阻擋具相反極性的電荷載子由該第二導電區(qū)域傳輸至該第一導電區(qū)域。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于該機械應力為一張應力。
4.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于該機械應力為一壓縮應力。
5.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于該第二導電區(qū)域包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、TiSi、CoSi、N+型多晶硅、P+型多晶硅、N+型多晶硅鍺、多孔硅、P+型多晶硅鍺所組成群組中選擇出的材料。
6.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于該應變源包括由氮化物、鎢硅化物、非晶硅、多晶硅鍺、TaN、TiN所組成群組中選擇出的材料。
7.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于該應變源包括移位環(huán)路于該第一與第二導電區(qū)域至少其中之一內(nèi)。
8.根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于，該電荷注入過濾器包括一第一介電質(zhì)，與該第二導電區(qū)域相鄰；以及一第二介電質(zhì)，與該第一介電質(zhì)相鄰，其中該第一介電質(zhì)的能帶間隙窄于該第二介電質(zhì)的能帶間隙。
9.根據(jù)權(quán)利要求8所述的半導體裝置，其特征在于該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
10.根據(jù)權(quán)利要求8所述的半導體裝置，其特征在于該第二介電質(zhì)包括氧化物，以及該第一介電質(zhì)包括由氮化物、氮氧化物、Al2O3、HfO2、ZrO2、TiO2、Ta2O5，以及以上化合物所構(gòu)成的合金所組成群組中選擇出的材料。
11.根據(jù)權(quán)利要求8所述的半導體裝置，其特征在于該第二介電質(zhì)包括氮氧化物，以及該第一介電質(zhì)包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，HfO2-SiO2以及以上化合物所構(gòu)成的合金所組成群組中選擇出的材料。
12.一種非易失性存儲單元，包括一主體，由一具第一導電型的半導體材料構(gòu)成；一第一導電區(qū)域；一第二導電區(qū)域，其與該第一導電區(qū)域相鄰且相絕緣；一電荷儲存區(qū)域，其與該第二導電區(qū)域相鄰且相絕緣；一應變源，用以提供一機械應力至該第一導電區(qū)域與該第二導電區(qū)域至少其中之一；一第三導電區(qū)域與一第四導電區(qū)域，形成于該主體內(nèi)并彼此分離，且皆具第二導電型；以及一通道區(qū)域于主體內(nèi)該第三與第四導電區(qū)域之間，并與該第一導電區(qū)域相鄰且相絕緣。
13.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于，更包括一電荷注入過濾器于該第二導電區(qū)域與該第一導電區(qū)域之間，其中該電荷注入過濾器允許具某極性的電荷載子由該第一導電區(qū)域通過該第二導電區(qū)域以傳輸至該電荷儲存區(qū)域，并且阻擋具相反極性的電荷載子由該第二導電區(qū)域傳輸至該第一導電區(qū)域。
14.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該機械應力為一張應力。
15.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該機械應力為一壓縮應力。
16.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該第二導電區(qū)域包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、NiSi、CoSi、N+型多晶硅、P+型多晶硅、N+型多晶硅鍺、多孔硅、P+型多晶硅鍺所組成群組中選擇出的材料。
17.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該電荷儲存區(qū)域包括多晶硅。
18.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該電荷儲存區(qū)域包括多個彼此分離并由半導體材料構(gòu)成的納米晶體。
19.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該電荷儲存區(qū)域包括一具有多個電荷儲存阱的介電質(zhì)。
20.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該應變源包括由氮化物、鎢硅化物、非晶硅、多晶硅鍺、TaN、TiN所組成群組中選擇出的材料。
21.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該應變源包括移位環(huán)路于該第一與第二導電區(qū)域至少其中之一內(nèi)。
22.根據(jù)權(quán)利要求13所述的非易失性存儲單元，其特征在于，該電荷注入過濾器包括一第一介電質(zhì)，與該第二導電區(qū)域相鄰；以及一第二介電質(zhì)，與該第一介電質(zhì)相鄰，其中該第一介電質(zhì)的能帶間隙窄于該第二介電質(zhì)的能帶間隙。
23.根據(jù)權(quán)利要求22所述的非易失性存儲單元，其特征在于該第一介電質(zhì)的介電常數(shù)與該第二介電質(zhì)厚度的乘積大體上大于該第二介電質(zhì)的介電常數(shù)與該第一介電質(zhì)厚度的乘積。
24.根據(jù)權(quán)利要求22所述的非易失性存儲單元，其特征在于該第二介電質(zhì)包括氧化物，以及該第一介電質(zhì)包括由氮化物、氮氧化物、Al2O3、HfO2、ZrO2、TiO2、Ta2O5，以及以上化合物所構(gòu)成的合金所組成群組中選擇出的材料。
25.根據(jù)權(quán)利要求22所述的非易失性存儲單元，其特征在于該第二介電質(zhì)包括氮氧化物，以及該第一介電質(zhì)包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5、HfO2-SiO2以及以上化合物所構(gòu)成的合金所組成群組中選擇出的材料。
26.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于，更包括一第一裝置，用以將電子由該第一區(qū)域通過該第二區(qū)域注入至該第三區(qū)域上；以及一第二裝置用以將空穴由該第一區(qū)域通過該第二區(qū)域注入至該第三區(qū)域上。
27.根據(jù)權(quán)利要求26所述的非易失性存儲單元，其特征在于該空穴包括輕空穴。
28.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于，該第二導電區(qū)域包括一第一部分，大體上設置于該第三與第四導電區(qū)域之上，并與該第三與第四區(qū)域相絕緣；以及一第二部分，大體上設置于該電荷儲存區(qū)域之上，并與該電荷儲存區(qū)域相絕緣。
29.根據(jù)權(quán)利要求28所述的非易失性存儲單元，其特征在于該第二導電區(qū)域的第二部分大體上比該第一區(qū)域薄。
30.根據(jù)權(quán)利要求12所述的非易失性存儲單元，其特征在于該電荷儲存區(qū)域設置于一溝槽內(nèi)，其中該溝槽具有一側(cè)壁與一底部形成于該主體內(nèi)。
31.根據(jù)權(quán)利要求30所述的非易失性存儲單元，其特征在于該溝槽大體上垂直于該主體的一表面；以及該溝槽的底部大體上平行于該主體的該表面。
32.一種操作非易失性存儲單元的方法，其特征在于該非易失性存儲單元具有多個狀態(tài)以及包括一第一導電區(qū)域，一第二導電區(qū)域，一電荷注入過濾器于該第一與第二導電區(qū)域之間，一第三導電區(qū)域與該第二導電區(qū)域相鄰并相絕緣，一應變源以提供一機械應力至該第一與第二導電區(qū)域至少其中之一，以及具第一導電型的一源極與一漏極設置于一第二導電型半導體構(gòu)成的主體內(nèi)，其中該源極與漏極相分離且相絕緣，該非易失性存儲單元的操作方法包括施加一第一電壓于該第一導電區(qū)域上；施加一第二電壓至該第二導電區(qū)域上；施加一主體電壓至該主體；施加一源極電壓至該源極；以及施加一漏極電壓至該漏極，以經(jīng)由壓電彈道電荷注入機制，將電荷載子由該第一導電區(qū)域通過該第二導電區(qū)域注入該第三導電區(qū)域，而建立出該非易失性存儲單元的多個狀態(tài)當中之一。
33.根據(jù)權(quán)利要求32所述的操作非易失性存儲單元的方法，其特征在于該電荷注入過濾器允許具某極性的電荷載子由該第一導電區(qū)域傳輸通過該第二導電區(qū)域以至該第三導電區(qū)域，并且阻擋具相反極性的電荷載子由該第二區(qū)域傳輸至該第一區(qū)域。
34.根據(jù)權(quán)利要求32所述的操作非易失性存儲單元的方法，其特征在于該非易失性存儲單元通過儲存一離散數(shù)量的電荷于該第三導電區(qū)域中以儲存該多個狀態(tài)當中之一。
35.根據(jù)權(quán)利要求32所述的操作非易失性存儲單元的方法，其特征在于該主體電壓、該源極電壓以及該漏極電壓于一第一電壓設定中被設定，以將該非易失性存儲單元設定為該多個狀態(tài)當中的一第一狀態(tài)，以及該非易失性存儲單元的操作方法更包括施加一第二電壓設定以設定該主體電壓、該源極電壓以及該漏極電壓，用以將該非易失性存儲單元設定于該多個狀態(tài)當中的一第二狀態(tài)；施加一第三電壓設定以設定該主體電壓、該源極電壓以及該漏極電壓，用以將該非易失性存儲單元設定于該多個狀態(tài)當中的一第三狀態(tài)；以及施加一第四電壓設定以設定該主體電壓、該源極電壓以及該漏極電壓，用以將該非易失性存儲單元設定于該多個狀態(tài)當中的一第四狀態(tài)。
36.根據(jù)權(quán)利要求35所述的操作非易失性存儲單元的方法，其特征在于該第一狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量小于第二狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量，該第二狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量小于該第三狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量，該第三狀態(tài)下該第三導電區(qū)域的電荷數(shù)量小于該第四狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量。
37.根據(jù)權(quán)利要求32所述的操作非易失性存儲單元的方法，其特征在于該第一與第二電壓于一第一電壓設定中設定，以將該非易失性存儲單元設定為該多個狀態(tài)當中之一第一狀態(tài)，以及該操作非易失性存儲單元的方法更包括施加一第二電壓設定以設定該第一電壓與該第二電壓，用以將該非易失性存儲單元設定于該多個狀態(tài)當中的一第二狀態(tài)；施加一第三電壓設定以設定該第一電壓與第二電壓，用以將該非易失性存儲單元設定于該多個狀態(tài)當中的一第三狀態(tài)；以及施加一第四電壓設定以設定該第一電壓與第二電壓，用以將該非易失性存儲單元設定于該多個狀態(tài)當中的一第四狀態(tài)。
38.根據(jù)權(quán)利要求37所述的操作非易失性存儲單元的方法，其特征在于該第一狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量小于第二狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量，該第二狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量小于該第三狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量，該第三狀態(tài)下該第三導電區(qū)域的電荷數(shù)量小于該第四狀態(tài)下該第三導電區(qū)域上的電荷數(shù)量。
39.一種操作半導體裝置的方法，其特征在于該半導體裝置包括一第一導電區(qū)域、一第二導電區(qū)域，其與該第一導電區(qū)域相鄰并與其絕緣、一第三導電區(qū)域，與該第二導電區(qū)域相鄰并與其絕緣、一應變源，以提供一機械應力至該第一與第二導電區(qū)域至少其中之一，該半導體裝置的操作方法包括施加一第一電壓于該第一導電區(qū)域上；施加一第二電壓至該第二導電區(qū)域上；以及施加一第三電壓于該第三導電區(qū)域上，以通過壓電彈道電荷注入機制，將電荷載子由該第一導電區(qū)域通過該第二導電區(qū)域注入該第三導電區(qū)域。
全文摘要
本發(fā)明提供一種半導體裝置、非易失性存儲單元與其操作方法，其為半導體裝置與非易失性存儲裝置提供利用壓電彈道電荷注入機制的方法與裝置。該裝置包括一應變源，一注入過濾器，一第一導電區(qū)域，一第二導電區(qū)域，以及一第三導電區(qū)域。該應變源允許彈道電子傳輸中的壓電效應，使得元件操作中可以產(chǎn)生壓電彈道電荷注入機制。該過濾器允許具第一極性的電荷載子能由該第一導電區(qū)域，經(jīng)過該注入過濾器與該第二導電區(qū)域到達該第三導電區(qū)域，但卻阻擋具相反極性的電荷載子由該第二導電區(qū)域傳輸至該第一導電區(qū)域。本發(fā)明更提供一種能帶工程學方法，以允許該裝置的操作不受干擾、介電質(zhì)擊穿、撞擊游離，以及RC效應的影響。
文檔編號H01L27/115GK1725488SQ20051008042
公開日2006年1月25日 申請日期2005年7月1日 優(yōu)先權(quán)日2004年7月1日
發(fā)明者王知行 申請人:王知行