專利名稱：使用固相外延的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及制造半導(dǎo)體器件的方法，更具體而言，涉及半導(dǎo)體器件的接觸塞及其制造方法。
背景技術(shù)：
隨著集成規(guī)模的提高和半導(dǎo)體器件尺寸的減小，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)受到了單元晶體管內(nèi)部接觸尺寸逐漸減小的影響。也就是說，隨著半導(dǎo)體器件微型化和高度集成的發(fā)生，由于接觸尺寸減小所導(dǎo)致的接觸面積減小，使得接觸電阻增加，工作電流減小。因此，發(fā)生了器件退化現(xiàn)象，例如tWR失效和半導(dǎo)體器件數(shù)據(jù)保持時(shí)間縮短。
因此，為了減小接觸電阻和提高工作電流，常用方法是提高硅襯底接點(diǎn)部分的摻雜濃度，或者提高用作接觸塞的多晶硅中的磷(P)摻雜濃度。
然而，上述提高濃度的方法帶來內(nèi)部壓力降低的問題，這是由于摻雜物嚴(yán)重向外擴(kuò)散以及器件數(shù)據(jù)保持時(shí)間縮短。
另外，通常用作接點(diǎn)材料的多晶硅于約500℃-約600℃的溫度范圍內(nèi)在間歇式爐中沉積，P摻雜濃度在約0.1×1020原子/cm3-約3.0×1020原子/cm3范圍內(nèi)，同時(shí)供應(yīng)硅烷(SiH4)和磷化氫(PH3)氣體。這樣，在沉積多晶硅過程中，由于在N2環(huán)境下將多晶硅裝入爐中時(shí)存在一定的氧氣(O2)濃度，即約幾十ppm的O2濃度，導(dǎo)致在多晶硅和硅襯底的界面上形成氧化物薄層。該氧化物薄層提供了增加器件接觸電阻的因素，且多晶硅本身的電阻就很高。
將來，在需要很低的接觸電阻、尺寸等于或小于約亞-100nm的半導(dǎo)體器件的接觸工藝中，將很難使用多晶硅。
因此，為了克服以上問題，引入在單一型化學(xué)氣相沉積(CVD)裝置中形成的外延硅，形成外延硅的常用技術(shù)是選擇性外延生長(SEG)法。
圖1是說明通過傳統(tǒng)SEG法形成的接點(diǎn)結(jié)構(gòu)的截面圖。
如圖1所示，通過依次堆疊柵極氧化物層12、柵電極13和柵極硬掩膜14而在襯底11上形成多個(gè)柵極圖案。并且，在多個(gè)柵極圖案的側(cè)壁上形成多個(gè)柵極隔離層15，在柵極圖案之間的襯底11的表面，通過SEG法形成外延硅層16。
前述SEG法是在暴露的襯底11上選擇性生長外延硅層的方法。這樣，可以通過SEG法得到所需厚度的、質(zhì)量好的外延硅層16。
然而，SEG法使用在約850℃的溫度下進(jìn)行的高溫方法，因此SEG法不能用于半導(dǎo)體器件的現(xiàn)有制造工藝。
除了SEG法，還有固相外延(SPE)法。SPE法能夠?qū)崿F(xiàn)低溫沉積，無需如用于在約850℃的高溫下除去表面自然氧化物層時(shí)那樣使用氫氣(H2)烘焙處理。同樣，具有低摻雜濃度的SPE法可有效克服多晶硅的問題。
圖2A和2B是說明利用傳統(tǒng)SPE法形成接點(diǎn)的方法的截面圖。
如圖2A所示，通過依次堆疊柵極氧化物層22、柵電極23和柵極硬掩膜24而在襯底21上形成多個(gè)柵極圖案。然后，在柵極圖案的側(cè)壁上形成多個(gè)柵極隔離層25。這里，柵極圖案和柵極隔離層25經(jīng)歷自對(duì)準(zhǔn)接觸(SAC)蝕刻工藝。
隨后，在SAC工藝之后，在柵極圖案之間的襯底21暴露表面形成無定形硅層27。
此時(shí)，通過SPE法，使用硅烷(SiH4)/磷化氫(PH3)氣體，在約400℃-約700℃的溫度下，沉積無定形硅層27，其中摻雜有約1.0×1018原子/cm3-約1.0×1021原子/cm3的較低濃度的磷(P)。在這種情況下，外延硅層26已經(jīng)生長在最初的沉積階段的底部，且無定形硅層27沉積于其上。
如圖2B所示，在氮?dú)?N2)氣氛中，在約500℃-約700℃的較低溫度下進(jìn)行約2小時(shí)-約30分鐘的熱處理。這里，熱處理在較低的溫度下進(jìn)行較長時(shí)間。通過上述熱處理，外延硅層28從襯底21上外延硅層26的底部再生長為接點(diǎn)頂部。該外延再生長是SPE法的主要特征。因此，如果使用SPE法，所有的無定形硅層27和外延硅層26都能夠在外延硅層28中形成。
對(duì)于作為傳統(tǒng)接點(diǎn)材料的多晶硅，通過將P摻雜濃度提高到等于或大于約1.0×1020原子/cm3以減小接觸電阻來使用多晶硅。因此，P摻雜濃度的提高使器件數(shù)據(jù)保持時(shí)間縮短。然而，對(duì)于使用SEG法或SPE法的外延硅層，界面性質(zhì)得到了提高，從而即使P摻雜很少也可以保持低接觸電阻，。
然而，由于半導(dǎo)體器件更加集成化，尺寸等于或小于約亞-100nm，因此更加需要保持非常低的接觸電阻。因此，外延硅層提供了對(duì)外延硅層本身的電阻率方面的限制。也就是說，即使P以約1.0×1018原子/cm3-約1.0×1021原子/cm3的濃度摻雜在外延硅層中，外延硅層仍表現(xiàn)出約0.5mΩ·cm-約1.5mΩ·cm的高電阻率值，而且難以將電阻率減小到低于上述電阻率的值。
尺寸等于或小于約亞-100nm的下一代半導(dǎo)體器件需要比應(yīng)用外延硅層時(shí)所提供的接觸電阻低得多的接觸電阻。而且，需要足以確保尺寸等于或小于約亞-100nm的下一代半導(dǎo)體器件的器件可靠性和產(chǎn)量。此外，如果將外延硅層用于未來的高度集成半導(dǎo)體器件中，就會(huì)面臨單元接點(diǎn)區(qū)域和外圍電路區(qū)域都應(yīng)同時(shí)形成的問題。
這是因?yàn)?，與單元區(qū)域和外圍電路區(qū)域中多晶硅的接觸電阻相比，外延硅層的接觸電阻可以大大減小。如果外延硅層被具體用于外圍電路區(qū)域，可以在源極/漏極區(qū)域形成一個(gè)細(xì)小接點(diǎn)并因此可以應(yīng)用使用外延硅層的高架源極/漏極(ESD)結(jié)構(gòu)。在ESD結(jié)構(gòu)中，暴露襯底處的源極/漏極生長成外延硅層，從而不僅增加了源極/漏極的實(shí)際高度，還提高了電阻性質(zhì)。
實(shí)際上，外延硅層通過SEG法生長在單元區(qū)域和外圍電路區(qū)域，并因此可以采用ESD法。
因此，在將來，下一代高度集成的半導(dǎo)體器件的單元區(qū)域和外圍電路區(qū)域都需要應(yīng)用外延硅層。在這種情況下，如果考慮基本晶體管性質(zhì)和接點(diǎn)性質(zhì)，就必須采用低溫外延硅方法。如果不使用SEG法，就需要使用一種不同的使用低溫方法的外延硅層。
如上所述，如果單元區(qū)域和外圍電路區(qū)域均應(yīng)用外延硅層而不是傳統(tǒng)的多晶硅，就有可能不僅減小接觸電阻，還形成ESD結(jié)構(gòu)。
然而，由于作為預(yù)處理的H2烘焙處理是在約850℃下進(jìn)行的高溫方法，且生長外延硅層的所需溫度高達(dá)約800℃-820℃，因此在高溫下進(jìn)行的SEG法會(huì)嚴(yán)重惡化器件通道和接點(diǎn)性質(zhì)，從而使半導(dǎo)體器件退化。
盡管采用了SPE法，但是由于外延硅層本身的高電阻率，從而限制了接觸電阻的減小。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)目的是提供一種使用外延硅層作為接點(diǎn)的半導(dǎo)體器件及其制造方法，該方法能夠通過低溫下進(jìn)行的熱處理形成作為接觸材料的外延硅層，并克服由于外延硅層本身的高電阻率而導(dǎo)致接觸電阻增加的限制。
根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體器件，包括使用固相外延(SPE)法的外延層；外延層上的第一金屬層；第一金屬層上的氮化物基阻擋金屬層；阻擋金屬層上的第二金屬層；和在外延層和第一金屬層之間經(jīng)后退火處理形成的金屬硅化物層。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體器件，包括提供有單元區(qū)域和外圍電路區(qū)域的襯底；通過將為外延層的第一接觸層和為金屬材料的第二接觸層堆疊在單元區(qū)域上而形成的接點(diǎn)；和通過將為外延層的第一ESD層和為金屬材料的第二ESD層堆疊在襯底的外圍電路區(qū)域上而形成的高架源極/漏極(ESD)。
根據(jù)本發(fā)明的又一方面，提供一種制造半導(dǎo)體器件的方法，包括以下步驟形成提供單元區(qū)域和外圍電路區(qū)域的襯底，從而形成在單元區(qū)域上提供有接觸孔和在外圍電路區(qū)域上提供有ESD孔的結(jié)構(gòu)；利用SPE法形成填充接觸孔和ESD孔部分區(qū)域的外延層以及在外延層上形成由無定形層制成的第一接觸層和第一ESD層，以填充接觸孔和ESD孔的剩余部分；從第一接觸層和第一ESD層選擇性除去無定形層；以及在由除去無定形層后殘余的外延層制成的第一接觸層和第一ESD層上，形成由填充接觸孔和ESD孔的金屬接觸層制成的第二接觸層和第二ESD層。


對(duì)于結(jié)合附圖給出的優(yōu)選實(shí)施方案的說明，本發(fā)明的上述和其他目的和特征將得到更好理解，其中圖1是說明利用傳統(tǒng)選擇性外延生長(SEG)法形成的接點(diǎn)結(jié)構(gòu)的截面圖；圖2A和2B是說明利用傳統(tǒng)固相外延(SPE)法制造接點(diǎn)的方法的截面圖；圖3是說明根據(jù)本發(fā)明的的半導(dǎo)體器件結(jié)構(gòu)的截面圖；和圖4A-4G是說明根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法的截面圖。
具體實(shí)施例方式
在下文中，將參照附圖對(duì)本發(fā)明的優(yōu)選實(shí)施方案進(jìn)行詳細(xì)說明。
圖3是說明根據(jù)本發(fā)明的的半導(dǎo)體器件結(jié)構(gòu)的截面圖。
如圖3所示，半導(dǎo)體器件結(jié)構(gòu)包括以單元區(qū)域和外圍電路區(qū)域限定的襯底31、通過依次堆疊為外延層的第一接觸層41A和為金屬材料的第二接觸層100A而在襯底31的單元區(qū)域上形成的自對(duì)準(zhǔn)接觸(SAC)，和通過依次堆疊為外延層的第一ESD層41B和為金屬材料的第二ESD層100B而在襯底31的外圍電路區(qū)域上形成的高架源極/漏極(ESD)。
參照?qǐng)D3，形成SAC的第一接觸層41A和形成第一ESD層41B的外延層是相同的外延層，第二接觸層100A和第二ESD層100B是相同的金屬層。
首先，第一接觸層41A和第一ESD層41B選自通過選擇性固相外延(SPE)法形成的外延硅、外延鍺和外延鍺化硅。第一接觸層41A和第一ESD層41B摻有雜質(zhì)，即磷(P)或砷(As)，其濃度范圍為約1×1018原子/cm3-約1.0×1021原子/cm3。
第二接觸層100A和作為金屬層的第二ESD層100B分別包括第一接觸層41A、第一ESD層41B上的第一金屬層44、第一金屬層44上的氮化物基阻擋金屬層45、阻擋金屬層45上的第二金屬層46和在第一接觸層/第一ESD層41A和41B與第一金屬層44之間形成的金屬硅化物層47。這里，第一金屬層44選自鈦(Ti)、鈷(Co)和鎳(Ni)。阻擋金屬層45由氮化鈦(TiN)層或氮化鎢(WN)層之一制成，第二金屬層46由鎢(W)制成。形成金屬硅化物層47的示例性材料是硅化鈦(TiSi2)、硅化鈷(CoSi2)和硅化鎳(NiSi2)。
結(jié)構(gòu)如圖3所示的半導(dǎo)體器件具有形成有雙重結(jié)構(gòu)的SAC，即利用由在SAC和ESD中形成的外延硅層制成的第一接觸層41A/第一ESD層41B，和由金屬層制成的第二接觸層100A/第二ESD層100B來形成金屬硅化物層47的雙重結(jié)構(gòu)。因此，可以通過在SAC中形成外延硅層和金屬層來克服硅本身接觸電阻的限制。也就是說，本發(fā)明可以利用由金屬層制成的第二接觸層100A和第二ESD層100B而在接觸電阻的方面提供優(yōu)點(diǎn)，這是因?yàn)橐阎饘賹颖旧淼碾娮杪时裙璧图s100倍。
盡管稍后將進(jìn)行說明，但形成第一接觸層41A和第一ESD層41B的外延硅層不必經(jīng)受熱處理，所述熱處理是用來在外延硅層和無定形硅層通過SPE法生長之后再生長外延硅層，然后選擇性除去無定形硅層。因此，可以簡化工藝和減少熱聚積。
圖4A-4G是說明根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法的截面圖。
如圖4A所示，在以單元區(qū)域和外圍電路區(qū)域定義的襯底31上應(yīng)用隔離器件的隔離工藝，從而形成器件隔離層32。然后，通過依次堆疊柵極絕緣層33、柵電極34和柵極硬掩膜氮化物層35而在襯底31的預(yù)定區(qū)域形成多個(gè)柵極圖案。這里，器件隔離層32通過淺溝道隔離(STI)工藝形成，柵電極34選自多晶硅層、多晶硅層與鎢層的堆疊以及多晶硅層與硅化鎢層的堆疊。
隨后，沉積隔離絕緣層在包括柵極圖案的襯底31上。然后，采用毯式蝕刻(blanket-etch)，從而在柵極圖案的側(cè)壁上形成多個(gè)柵極隔離層36。此時(shí)，柵極硬掩膜氮化物層35和柵極隔離層36使用對(duì)于隨后的層間絕緣層具有蝕刻選擇性的材料。然而，如果層間絕緣層是氧化硅層，則使用氮化硅層作為柵極硬掩膜氮化物層35和柵極隔離層36。
如上所述，在單元區(qū)域和外圍電路區(qū)域形成柵極圖案和柵極隔離層36的工藝是同時(shí)進(jìn)行的。
接著，使用光刻膠掩膜，在暴露于柵極圖案之間的襯底31上采用常用的離子注入法，從而形成多個(gè)作為晶體管源極/漏極的低濃度的源極/漏極接點(diǎn)層37。這里，低濃度的源極/漏極接點(diǎn)層37是指輕度摻雜的漏極(LDD)結(jié)構(gòu)，從而獨(dú)立形成在單元區(qū)域和外圍電路區(qū)域中。低濃度的源極/漏極接點(diǎn)層37通過在N通道(N-channel)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(NMOSFET)中注入例如砷(As)等N-型摻雜劑離子而形成。并且，在P通道(N-channel)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(PMOSFET)中，低濃度的源極/漏極接點(diǎn)層37通過注入例如硼(B)等P-型摻雜劑離子而形成。下文中，假定在單元區(qū)域和外圍電路區(qū)域中形成的晶體管是NMOSFET。
接著，層間絕緣層38在包括柵極圖案的襯底31上形成。此時(shí)，層間絕緣層38使用氧化物材料。更具體而言，層間絕緣層38使用氧化硅基材料，其選自硼磷硅酸鹽玻璃(BPSG)、未摻雜硅酸鹽玻璃(USG)、原硅酸四乙酯(TEOS)、磷硅酸鹽玻璃(PSG)和硼硅酸鹽玻璃(BSG)。
接下來，層間絕緣層38經(jīng)受第一化學(xué)機(jī)械拋光(CMP)處理，直到層間絕緣層在柵極硬掩膜氮化物層35的上部保留預(yù)定厚度。此時(shí)，殘留在柵極硬掩膜氮化物層35上的層間絕緣層38A的厚度為約500-約1,500。
上述第一CMP處理利用pH值在約9-約12范圍內(nèi)的堿性漿液進(jìn)行，并使用通過氣相法或膠體法制造的二氧化硅作為拋光顆粒。
如圖4B所示，層間絕緣層38A經(jīng)受第二CMP處理，直到柵極硬掩膜氮化物層35表面暴露出來。也就是說，第二CMP處理在拋光處理停止于柵極硬掩膜氮化物層35上的條件下進(jìn)行。
在進(jìn)行第二CMP處理過程中，采用相對(duì)于柵極硬掩膜氮化物層35具有高選擇性的高選擇性漿液(HSS)作為拋光漿液。此時(shí)，所用HSS具有約1份柵極硬掩膜氮化物層35對(duì)約30份-約100份作為氧化物基層的層間絕緣層38A的拋光選擇性。
上述HSS的pH值在約6-約8范圍內(nèi)，因此HSS是中性的。包括在拋光漿液中的拋光顆粒使用氧化鈰(CeO2)基拋光顆粒。
上述HSS有助于不對(duì)氮化物層進(jìn)行的CMP處理，而僅足以對(duì)氧化物層進(jìn)行。因此，對(duì)主要由氧化物層制成的層間絕緣層38A進(jìn)行充分拋光，然而，對(duì)由氮化物基層制成的柵極硬掩膜氮化物層35停止拋光。
也就是說，使用HSS的第二CMP處理使柵極硬掩膜氮化物層35上的損傷最小化，并完全除去柵極硬掩膜氮化物層35上的層間絕緣層38A。
第二CMP處理完成之后，平坦化的層間絕緣層38B僅殘存于柵極圖案之間，并且在柵極圖案上部沒有層間絕緣層38B殘余。
如果第一和第二CMP工藝按照系列上述工藝進(jìn)行，則柵極硬掩膜氮化物層35的厚度可以在整個(gè)晶片區(qū)域保持均勻。并且，為了形成隨后的接觸孔，可以通過第一和第二CMP工藝提高自對(duì)準(zhǔn)接觸(SAC)蝕刻的均勻性。在形成隨后的接地插塞的隔離工藝中，SAC蝕刻均勻性的提高也提高了柵極硬掩膜氮化物層35的厚度均勻性，并防止SAC失效。
如圖4C所示，光刻膠層沉積在包括平坦化層間絕緣層38B和其表面暴露的柵極硬掩膜氮化物層35的整個(gè)表面，從而通過曝光和顯影處理利用圖案化光刻膠層而形成多個(gè)接觸掩膜39。
在形成多個(gè)接觸掩膜39的過程中，由于對(duì)層間絕緣層38B進(jìn)行了第一和第二CMP處理，直到柵極硬掩膜氮化物層35的表面暴露出來，并因此確保殘留在整個(gè)晶片區(qū)域的層間絕緣層38B的厚度均勻性，因此，在圖案化接觸掩膜39的過程中，可以廣泛地確保加工余量。
根據(jù)傳統(tǒng)的半導(dǎo)體器件結(jié)構(gòu)，接觸掩膜39是用來在單元區(qū)域形成接地插塞接點(diǎn)(LPC)的接觸掩膜，因而在外圍電路區(qū)域不形成接觸掩膜39。然而，根據(jù)本發(fā)明，接觸掩膜39同時(shí)形成在單元區(qū)域和外圍電路區(qū)域。
接下來，利用接觸掩膜39作為蝕刻阻擋層，對(duì)層間絕緣層38B進(jìn)行蝕刻，從而進(jìn)行SAC工藝開啟用來在單元區(qū)域形成LPC的多個(gè)接觸孔40A。此時(shí)，在外圍電路區(qū)域，層間絕緣層38B也被蝕刻，從而形成用來形成ESD的多個(gè)孔40B。下文中，孔40B稱作ESD孔。
由于在使用SAC蝕刻工藝形成接觸孔40A和ESD孔40B的過程中蝕刻只保留在柵極圖案之間的層間絕緣層38B，因此可以使柵極硬掩膜氮化物層35上的蝕刻損傷最小。
如圖4D所示，除去接觸掩膜39之后，采用在形成接觸材料之前進(jìn)行的預(yù)處理清洗工藝。也就是說，蝕刻殘余物(未示出)殘留在由蝕刻層間絕緣層38B而形成在接觸孔40A和ESD孔40B的側(cè)壁和底部，并且由于蝕刻工藝導(dǎo)致在低濃度的源極/漏極接點(diǎn)層37的表面產(chǎn)生硅晶格缺陷。此外，在暴露為接觸孔40A的低濃度源極/漏極接點(diǎn)層37表面上形成自然氧化物層，并形成ESD孔40B。蝕刻殘余物和硅晶格缺陷使器件的泄漏電流性質(zhì)下降，并且自然氧化物層增加接觸電阻，因而使器件的電性能下降。
因此，當(dāng)預(yù)處理清洗工藝在形成接觸孔40A和ESD孔40B之后進(jìn)行時(shí)，干式清洗工藝或濕式清洗工藝在形成接觸材料之前進(jìn)行。濕式清洗工藝是將氟化氫(HF)用于最后的清洗工藝，干式清洗工藝采取等離子體清洗工藝或快速熱烘工藝。濕式清洗工藝和干式清洗工藝分別在約25℃-約400℃的溫度范圍和約700℃-約900℃的溫度范圍內(nèi)進(jìn)行。
HF-最后的清洗法是指最后進(jìn)行基于HF的清洗方法。例如，HF-最后的清洗法使用選自RNO[(H2SO4+H2O2)→(NH4OH+H2O2)→(HF-基BOE)]，RNF[(H2SO4+H2O2)→(NH4OH+H2O2)→HF]，RO[(H2SO4+H2O2)→(HF-基BOE)]，NO[(NH4OH+H2O2)→(HF-基BOE)]和RF[(NH4OH+H2O2)→HF]的化學(xué)溶液。這里，R(H2SO4+H2O2)被稱作SPM。符號(hào)→表示順序。
在進(jìn)行等離子體清洗工藝的過程中使用的氣體選自氫氣(H2)、H2和氮?dú)?N2)的混合氣體。例如，將H2、H2/N2、三氟化氮(NF3)、氨氣(NH3)或四氟甲烷(CF4)用為環(huán)境氣體。等離子體清洗工藝在約25℃-約400℃的溫度范圍內(nèi)進(jìn)行。
同時(shí)，預(yù)處理清洗過程的干式清洗方法可以采用使用H2-基氣體的快速熱烘工藝。如果快速熱烘工藝在H2氣體和H2-基氣體中于約700℃-約900℃的高溫下進(jìn)行，則可以同時(shí)除去蝕刻殘余物和自然氧化物薄層。
上述預(yù)處理清洗工藝在沒有任何時(shí)間延遲的情況下進(jìn)行，以保持接觸孔40A和ESD孔40B的暴露部分周圍表面的清潔。
接下來，SPE法在預(yù)處理清洗工藝完成之后進(jìn)行，并因此在接觸孔40A和ESD孔40B內(nèi)部生長多個(gè)無定形硅層42。
這里，甚至在早期沉積狀態(tài)，SPE法就在接觸孔40A/ESD孔40B下方的低濃度的源極/漏極接點(diǎn)層37表面薄薄地生長多個(gè)外延硅層41，然后，在其上生長多個(gè)無定形硅層42。在沉積狀態(tài)期間，SPE法在H2氣氛中于約400℃-約700℃的溫度范圍內(nèi)進(jìn)行，同時(shí)供應(yīng)硅烷(SiH4)和磷化氫(PH3)的混合氣體。如上所述，在沉積狀態(tài)期間，外延硅層41和無定形硅層42內(nèi)的P摻雜濃度保持在約1.0×1018原子/cm3-約1.0×1021原子/cm3的低水平范圍內(nèi)。同時(shí)，砷(As)也被用作雜質(zhì)摻雜在外延硅層41和無定形硅層42內(nèi)。此時(shí)，砷化三氫(AsH3)在生長外延層41和無定形硅層42的過程中流動(dòng)。
通過SPE法沉積外延硅層41和無定形硅層42的方法選自低壓化學(xué)氣相沉積(LPCVD)法、超低壓化學(xué)氣相沉積(VLPCVD)法、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)法、超高真空化學(xué)氣相沉積(UHCVD)法、快熱化學(xué)氣相沉積(RTCVD)法、常壓化學(xué)氣相沉積(APCVD)法和分子束外延(MBE)法。
同時(shí)，在早期沉積狀態(tài)下外延硅層41生長的首要原因，是因?yàn)樵谶M(jìn)行表面清洗工藝之后，沒有任何時(shí)間延遲地將外延硅層41裝入無定形硅沉積設(shè)備。在預(yù)處理表面清洗工藝期間，如果清洗工藝使用SPM溶液和緩沖氧化物蝕刻劑(BOE)溶液來進(jìn)行，所述SPM溶液通過在約90℃的溫度下混合約1份硫酸(H2SO4)和約20份過氧化氫(H2O2)而得到，所述緩沖氧化物蝕刻劑(BOE)溶液通過混合約300份氟化銨(NH4F)和約1份HF而得到，那么硅襯底表面就會(huì)變成在硅襯底表面的硅不飽和鍵與氫結(jié)合的狀態(tài)，并因此阻止預(yù)定時(shí)期自然氧化物層的生長。因此，由于自然氧化物層生長受阻，外延硅層41便在硅早期沉積狀態(tài)下生長。外延硅層41在早期沉積狀態(tài)下生長的第二個(gè)原因是因?yàn)橛糜诔练e無定形硅層42的氣體氣氛是H2氣體。也就是說，由于使用了H2氣體，在進(jìn)行SPE法期間，氣體環(huán)境不是氧化環(huán)境而是還原環(huán)境。因此，外延硅層41即使在無定形硅層42的早期沉積狀態(tài)也能夠生長。
除了硅之外，采用SPE法形成的接觸材料還可以通過使用鍺或鍺化硅形成。也就是說，無定形鍺或無定形鍺化硅可用于形成接觸材料。
如圖4E所示，無定形硅層42被選擇性除去，從而在接觸孔40A和ESD孔40B內(nèi)殘留有外延硅層41，其厚度在約400-約1,000范圍內(nèi)。
此時(shí)，無定形硅層42通過干式蝕刻工藝或濕式蝕刻工藝除去。在進(jìn)行干式蝕刻工藝期間，使用溴化氫(HBr)和氯氣(Cl2)的混合氣體，在進(jìn)行濕式蝕刻工藝期間，使用氫氧化銨(NH4OH)溶液。
下文中，除去無定形硅層42之后殘留在單元區(qū)域中的外延硅層41A稱作第一接觸層41A，殘留在外圍電路區(qū)域中的外延硅層41稱作第一ESD層41B。
結(jié)果，第一接觸層41A保持第一接觸層41A部分填充單元區(qū)域中的接觸孔40A的形式，并且第一ESD層41B保持第一ESD層41B部分填充外圍電路區(qū)域中的ESD孔40B的形式。
然后，在隨后的金屬層沉積之前，進(jìn)行表面清洗工藝，以除去第一接觸層41A和第一ESD層41B表面上的自然氧化物層。通過干式清洗工藝或濕式清洗工藝進(jìn)行表面清洗工藝，其與在形成接觸孔40A之后所采取的預(yù)處理清洗工藝相同。濕式清洗工藝采用HF-最后的清洗工藝，干式清洗工藝采用等離子體清洗工藝或快速熱烘工藝。濕式清洗工藝和干式清洗工藝分別在約25℃-400℃的溫度范圍和約700℃-900℃的溫度范圍內(nèi)進(jìn)行。
如圖4F所示，形成覆蓋只保留第一接觸層41A和第一ESD層41B的狀態(tài)下的單元區(qū)域的離子注入掩膜(未示出)，然后，在外圍電路區(qū)域進(jìn)行離子注入工藝，從而形成高濃度的源極/漏極接點(diǎn)層43。
接下來，金屬層100沉積在第一接觸層41A和第一ESD層41B上，直到接觸孔40A和ESD孔40B被完全填充。
這里，金屬層100通過CVD法或物理氣相沉積(PVD)法形成。金屬層100可以沉積為單金屬層或利用各自不同的金屬層沉積為雙金屬層。例如，金屬層100可以通過單一使用選自Ti、Co和Ni的一種金屬形成。也可以首先形成Ti、Co或Ni，然后形成TiN層或WN層。此外，為了形成金屬層100，首先形成Ti、Co和Ni，然后將TiN層或WN層形成為阻擋金屬層。然后，可以在其上沉積W。
下文中，假定金屬層100是通過依次堆疊通過單一采用Ti、Co或Ni形成的第一金屬層44、利用TiN層或WN層形成的阻擋金屬層45和利用W形成的第二金屬層46而形成。
與此同時(shí)，如果接點(diǎn)從接觸電阻角度僅由金屬層100形成，就會(huì)存在一些問題，例如，在金屬層100與低濃度源極/漏極接點(diǎn)層37或高濃度源極/漏極接點(diǎn)層43接觸的情況下會(huì)產(chǎn)生污染和深度(deep level)雜質(zhì)。因此，具有預(yù)定厚度的外延硅層，即第一接觸層41A，與金屬層100反應(yīng)，從而形成多個(gè)硅化物層47。例如，當(dāng)將第一金屬層44形成為金屬層100時(shí)，進(jìn)行隨后的熱處理，然后，接觸孔40A和ESD孔40B內(nèi)殘留的第一接觸層41A與作為第一ESD孔41B的外延硅層反應(yīng)，從而形成金屬硅化物層47。然后，在每個(gè)第一接觸層41A/第一ESD層41B和金屬接觸層100之間形成各金屬硅化物層47。下文中，假定金屬層100包括金屬硅化物層47。
如圖4G所示，金屬層100經(jīng)歷CMP工藝，直到柵極硬掩膜氮化物層35表面暴露出來。然后，在第一接觸層41A和第一ESD層41B上形成由完全填充接觸孔40A和ESD孔40B的金屬層100形成的多個(gè)接觸層100A和多個(gè)第二ESD層100B。也就是說，通過CMP工藝，形成在第一接觸層41A上的第二接觸層100A形成在單元區(qū)域中，并且形成在第一ESD層41B上的第二ESD層100B同時(shí)形成在外圍電路區(qū)域。
根據(jù)本發(fā)明，形成在單元區(qū)域上的接點(diǎn)形成為具有第一接觸層41A和第二接觸層100A的雙重結(jié)構(gòu)。在外圍電路區(qū)域，ESD形成為與單元接點(diǎn)相同的結(jié)構(gòu)，即具有第一ESD層41B和第二ESD層100B的雙重結(jié)構(gòu)。
因此，利用為外延硅層的第一接觸層41A和為金屬層的第二接觸層100A，單元區(qū)域的接點(diǎn)成為堆疊結(jié)構(gòu)。外圍電路區(qū)域中的ESD具有為外延硅層的第一ESD層41B和為金屬層的第二ESD層100B的堆疊結(jié)構(gòu)。優(yōu)選地，單元區(qū)域中的接點(diǎn)具有第一接觸層41A和第二接觸層100A的堆疊結(jié)構(gòu)，其中第一接觸層41A是外延硅層，第二接觸層100A通過依次堆疊第一金屬層44、阻擋金屬層45和第二金屬層46而形成。外圍電路區(qū)域中的ESD具有第一ESD層41B和第二ESD層100B的堆疊結(jié)構(gòu)，其中第一ESD層41B是外延硅層，第二ESD層100B通過依次堆疊第一金屬層44、阻擋金屬層45和第二金屬層46而形成。在單元區(qū)域和外圍電路區(qū)域二者中，后退火處理之后，在外延硅層和第一金屬層44之間形成金屬硅化物層47。
如上所述，根據(jù)本發(fā)明，由于單元區(qū)域中的接點(diǎn)形成為雙重結(jié)構(gòu)，即在由外延硅層制成的第一接觸層41A和由金屬層制成的第二接觸層100A之間形成金屬硅化物層47的雙重結(jié)構(gòu)，可以克服由于僅由外延硅層形成接點(diǎn)所導(dǎo)致的接觸電阻的限制，從而減小接觸電阻。也就是說，使用由金屬層制成的第二接觸層100A和第二ESD層100B，并因此本發(fā)明能夠提供接觸電阻方面的優(yōu)點(diǎn)，這是因?yàn)橐阎饘賹颖旧淼碾娮杪实陀诠鑼蛹s100倍。
通過SPE法，生長外延硅層41和無定形硅層42，然后，無定形硅層42被選擇性除去。因此，不需要進(jìn)行熱處理來再生長外延硅，從而，不僅簡化了工藝，而且減少了熱積聚。
根據(jù)本發(fā)明，用于SPE法再生長的后續(xù)熱處理被省略或者在CMP工藝之后進(jìn)行，從而不僅減小了半導(dǎo)體器件的接觸電阻，也提高了產(chǎn)品可靠性和產(chǎn)量。
本申請(qǐng)包含與于2005年4月25日提交到韓國專利局的韓國專利申請(qǐng)No.KR2005-0034106相關(guān)的主題，其全部內(nèi)容通過引用并入本文。
雖然本發(fā)明相對(duì)特定的優(yōu)選實(shí)施方案進(jìn)行了描述，但顯然對(duì)于本領(lǐng)域的技術(shù)人員來說，可以對(duì)其進(jìn)行各種改變和改進(jìn)，而不背離由所附權(quán)利要求所限定的本發(fā)明的實(shí)質(zhì)和范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括；使用固相外延(SPE)法的外延層；外延層上的第一金屬層；第一金屬層上的氮化物基阻擋金屬層；阻擋金屬層上的第二金屬層；和后退火處理之后，在外延層和第一金屬層之間形成的金屬硅化物層。
2.權(quán)利要求1的半導(dǎo)體器件，其中所述外延層選自外延硅層、外延鍺層和外延鍺化硅層之一。
3.權(quán)利要求1的半導(dǎo)體器件，其中所述外延層摻雜雜質(zhì)的范圍為約1.0×1018原子/cm3-約1.0×1021原子/cm3。
4.權(quán)利要求3的半導(dǎo)體器件，其中所述雜質(zhì)是磷(P)和砷(As)之一。
5.權(quán)利要求1的半導(dǎo)體器件，其中所述第一金屬層是選自鈦(Ti)、鈷(Co)和鎳(Ni)之一。
6.權(quán)利要求1的半導(dǎo)體器件，其中所述阻擋金屬層是氮化鈦層和氮化鎢層之一。
7.權(quán)利要求1的半導(dǎo)體器件，其中所述第二金屬層包括鎢(W)。
8.權(quán)利要求1的半導(dǎo)體器件，其中金屬硅化物層選自硅化鈦(TiSi2)、硅化鈷(CoSi2)和硅化鎳(NiSi2)之一。
9.一種半導(dǎo)體器件，包括提供有單元區(qū)域和外圍電路區(qū)域的襯底；通過將為外延層的第一接觸層和為金屬材料的第二接觸層堆疊在單元區(qū)域上而形成的接點(diǎn)；和通過將為外延層的第一ESD層和為金屬材料的第二ESD層堆疊在襯底的外圍電路區(qū)域上而形成的高架源極/漏極(ESD)。
10.權(quán)利要求9的半導(dǎo)體器件，其中第一接觸層和第一ESD層是相同的外延層，并且第二層和第二ESD層是相同的金屬層。
11.權(quán)利要求9的半導(dǎo)體器件，其中第一接觸層和第一ESD層選自通過SPE法形成的外延硅、外延鍺和外延鍺化硅之一。
12.權(quán)利要求11的半導(dǎo)體器件，其中第一接觸層和第一ESD層摻雜雜質(zhì)的范圍為約1.0×1018原子/cm3-約1.0×1021原子/cm3。
13.權(quán)利要求12的半導(dǎo)體器件，其中雜質(zhì)是P和As之一。
14.權(quán)利要求9的半導(dǎo)體器件，其中第二接觸層和第二ESD層各自包括在第一接觸層和第一ESD層上的第一金屬層；第一金屬層上的氮化物基阻擋金屬層；阻擋金屬層上的第二金屬層；和在第一接觸層/第一ESD層和第一金屬層之間形成的金屬硅化物層。
15.權(quán)利要求14的半導(dǎo)體器件，其中所述金屬層選自Ti、Co和Ni之一。
16.權(quán)利要求14的半導(dǎo)體器件，其中所述阻擋金屬層選自氮化鈦層和氮化鎢層之一。
17.權(quán)利要求14的半導(dǎo)體器件，其中所述第二金屬層包括W。
18.權(quán)利要求14的半導(dǎo)體器件，其中所述金屬硅化物層選自TiSi2、CoSi2和NiSi2之一。
19.一種制造半導(dǎo)體器件的方法，包括以下步驟形成提供有單元區(qū)域和外圍電路區(qū)域的襯底，從而形成提供有單元區(qū)域上的接觸孔和外圍電路區(qū)域上的ESD孔的結(jié)構(gòu)；利用SPE法形成填充接觸孔和ESD孔部分區(qū)域的外延層，并且在外延層上形成由無定形層制成的第一接觸層第一ESD層，以填充接觸孔和ESD孔的剩余部分；從第一接觸層和第一ESD層選擇性除去無定形層；和在由除去無定形層后殘余的外延層制成的第一接觸層和第一ESD層上，形成由填充接觸孔和ESD孔的金屬接觸層制成的第二接觸層和第二ESD層。
20.權(quán)利要求19的方法，其中選擇性除去無定形層的步驟通過干蝕刻法完成。
21.權(quán)利要求20的方法，其中干蝕刻法利用溴化氫(HBr)和氯氣(Cl2)的混合氣體實(shí)現(xiàn)。
22.權(quán)利要求19的方法，其中選擇性除去無定形層的步驟通過濕蝕刻法完成。
23.權(quán)利要求22的方法，其中濕蝕刻法利用氫氧化銨(NH4OH)溶液實(shí)現(xiàn)。
24.權(quán)利要求19的方法，其中由外延層制成的第一接觸層和第一ESD層利用選自外延硅、外延鍺和外延鍺化硅之一形成。
25.權(quán)利要求24的方法，其中外延層摻雜雜質(zhì)的范圍為約1.0×1018原子/cm3-約1.0×1021原子/cm3。
26.權(quán)利要求25的方法，其中所述雜質(zhì)是P和As之一。
27.權(quán)利要求19的方法，形成第二接觸層和第二ESD層的步驟包括在外延層上形成第一金屬層；在第一金屬層上形成氮化物基阻擋金屬層；和在阻擋金屬層上形成第二金屬層。
28.權(quán)利要求27的方法，其中所述第一金屬層選自Ti、Co和Ni之一。
29.權(quán)利要求27的方法，其中所述阻擋金屬層選自氮化鈦層和氮化鎢層之一。
30.權(quán)利要求27的方法，其中所述第二金屬層由W制成。
31.權(quán)利要求27的方法，其中還包括在形成第一金屬層的步驟完成后，通過經(jīng)熱處理引發(fā)外延層與第一金屬層之間的反應(yīng)而形成金屬硅化物層的步驟。
32.權(quán)利要求31的方法，其中所述金屬硅化物層選自TiSi2、CoSi2和NiSi2之一。
33.權(quán)利要求19的方法，其中形成在襯底上提供有接觸孔的結(jié)構(gòu)的步驟還包括對(duì)接觸孔進(jìn)行預(yù)處理清洗工藝的步驟。
34.權(quán)利要求33的方法，其中預(yù)處理清洗工藝通過干式清洗工藝和濕式清洗工藝之一進(jìn)行。
35.權(quán)利要求34的方法，其中濕式清洗工藝采用最后用氟化氫(HF)的清洗方法。
36.權(quán)利要求35的方法，其中HF-最后的清洗方法使用選自RNO[(H2SO4+H2O2)→(NH4OH+H2O2)→(HF-基BOE)]、RNF[(H2SO4+H2O2)→(NH4OH+H2O2)→HF]、RO[(H2SO4+H2O2)→(HF-基BOE)]、NO[(NH4OH+H2O2)→(HF-基BOE)]和RF[(NH4OH+H2O2)→HF]的化學(xué)溶液。
37.權(quán)利要求34的方法，其中干式清洗工藝通過等離子體清洗工藝和熱烘工藝進(jìn)行。
38.權(quán)利要求37的方法，其中等離子體清洗工藝使用選自氫(H2)、H2/氮(N2)、三氟化氮(NF3)、氨(NH3)和四氟甲烷(CF4)的環(huán)境氣體。
39.權(quán)利要求33的方法，其中濕式清洗工藝在約25℃-約400℃的溫度范圍內(nèi)進(jìn)行。
40.權(quán)利要求34的方法，其中干式清洗工藝通過在約25℃-約400℃的溫度范圍內(nèi)進(jìn)行的等離子工藝或者在約700℃-約900℃的溫度范圍內(nèi)進(jìn)行的快速熱烘工藝來進(jìn)行。
全文摘要
公開了半導(dǎo)體器件單元區(qū)域和外圍電路區(qū)域中的一種接觸塞及其制造方法。該半導(dǎo)體器件包括使用固相外延(SPE)法的外延層；外延層上的第一金屬層；第一金屬層上的氮化物基阻擋金屬層；阻擋金屬層上的第二金屬層；和后退火處理之后在外延層和第一金屬層之間形成的金屬硅化物層。
文檔編號(hào)H01L21/00GK1893055SQ20051008042
公開日2007年1月10日 申請(qǐng)日期2005年7月1日 優(yōu)先權(quán)日2005年4月25日
發(fā)明者安臺(tái)恒 申請(qǐng)人:海力士半導(dǎo)體有限公司