專利名稱：自對準分離柵與非型快閃存儲器及制造工藝的制作方法
技術領域：
本發(fā)明總地涉及半導體存儲器件，具體涉及自對準分離柵NAND快閃存儲器及其制造工藝。
背景技術：
目前非易失性存儲器有幾種可用的形式，包括電可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、及快閃EEPROM?？扉W存儲器已經(jīng)廣泛用于諸如存儲卡、個人數(shù)字助理(PDA)、蜂窩電話和MP3播放器的裝置中的高容量數(shù)據(jù)存儲。這些應用要求具有更小單元尺寸和更小制造成本的高密度存儲器。
NOR(或非)型疊柵(stack-gate)快閃存儲單元通常具有位線接觸、源區(qū)、浮柵、及控制柵，其中控制柵位于浮柵正上方。這些單元的相對尺寸使它們不能用在很高密度數(shù)據(jù)存儲應用中。
在具有一系列在位線和源線之間串聯(lián)連接的只有一個位線接觸的疊柵快閃存儲單元的NAND(與非)快閃存儲器陣列中，單元尺寸較小。這樣的陣列在圖1中示出，并且美國專利4,959,812和5,050,125對之作了非常詳細的描述。在這個陣列中，疊柵存儲單元21在位線22和源線23之間串聯(lián)連接。單元在N型或P型硅的襯底26中的P阱24中形成。每個單元具有由導電材料例如多晶硅制成的浮柵27、以及由導電材料例如多晶硅或多晶硅金屬硅化物(polycide)制成的控制柵28?？刂茤盼挥诟派戏讲⑴c之垂直對齊。
陣列中包括兩個選擇柵29、31，一個接近位線接觸32，一個接近源擴散區(qū)23。在疊柵之間及疊柵和選擇柵之間的襯底中形成擴散區(qū)33，從而作為存儲單元中的晶體管的源區(qū)和漏區(qū)。位線擴散區(qū)22、源擴散區(qū)23、及擴散區(qū)33用N型摻雜劑摻雜。
為擦除存儲單元，約20伏的正電壓施加于P阱和控制柵之間，其引起電子從浮柵隧穿到浮柵下的溝道區(qū)。浮柵因此變?yōu)閹д姡⑶爷B柵單元的閾值電壓變?yōu)樨摰摹?br> 為編程存儲單元，控制柵被偏壓到相對于P阱約正20伏的電平。當電子從溝道區(qū)隧穿到浮柵時，浮柵被充負電，并且疊柵單元的閾值電壓變?yōu)檎?。通過改變疊柵單元的閾值電壓，當零電壓在讀操作期間施加到控制柵時，疊柵單元下的溝道可以處于非導通態(tài)(邏輯“0”)或導通狀態(tài)(邏輯“1”)。
然而，隨著制造工藝向更小的幾何尺寸例如幾十納米發(fā)展時，難以在保持小單元尺寸并符合嚴格的可靠性要求(例如10年的數(shù)據(jù)保持及1,000,000次循環(huán)操作)的同時，獲得足以用于編程和擦除操作的高電壓耦合率(high-voltage coupling ratio)。

發(fā)明內容
本發(fā)明的一般目的是提供一種新的并且改進了的半導體器件及其制造工藝。
本發(fā)明的另一個目的是提供一種克服了現(xiàn)有技術的限制和缺點的上述特征的半導體器件和工藝。
根據(jù)本發(fā)明，通過提供一種自對準分離柵NAND快閃存儲單元陣列及制造工藝實現(xiàn)這些和其它目的，其中自對準分離柵單元的行形成在襯底的有源區(qū)中的位線擴散區(qū)與共源擴散區(qū)之間。每個單元具有控制柵和浮柵，它們疊置并且彼此自對準；以及擦除和選擇柵，它們與疊置的柵分離并與之自對準，并且每行的兩端處的選擇柵部分交迭位線擴散區(qū)和源擴散區(qū)(diffusion)。擦除柵下面的溝道區(qū)被重摻雜，從而減小位線擴散區(qū)與源擴散區(qū)之間的溝道的電阻，并且浮柵被其它柵以一方式圍繞，該方式提供從其它柵到浮柵的顯著增強的高電壓耦合。陣列被偏置，從而其中所有存儲單元能夠被同時擦除，而編程是位選擇的。
在本發(fā)明的一具體實施方式
中，編程路徑從選擇柵和浮柵之間的離柵溝道區(qū)(off-gate channel region)延伸到浮柵，并且高電壓從控制柵、從擦除柵和從浮柵下面的溝道區(qū)耦合到所述浮柵。


圖1是現(xiàn)有技術的帶有一系列疊柵快閃存儲單元的NAND快閃存儲陣列的剖視圖；圖2是體現(xiàn)本發(fā)明的自對準分離柵NAND快閃存儲單元陣列的一實施例的剖視圖，其沿圖3中的線2-2截取；圖3是圖2的實施例的俯視圖；圖4A至4H是示意性剖視圖，示出根據(jù)本發(fā)明的NAND快閃存儲單元陣列的制造工藝的實施例中的步驟；圖5A至5D是如圖2的實施例所示的小存儲陣列的電路圖，示出用于擦除、編程和讀操作的示例性偏置條件；圖6是體現(xiàn)本發(fā)明的自對準分離柵NAND快閃存儲單元陣列的另一實施例的剖視圖，其沿圖7中線6-6截??；圖7是圖6實施例的俯視圖；圖8A至8E是示意性剖視圖，示出根據(jù)本發(fā)明的NAND快閃存儲單元陣列的制造工藝的實施例中的步驟；圖9A至9B是如圖6的實施例所示的小存儲陣列的電路圖，示出用于擦除、編程和讀操作的示例性偏置條件。
具體實施例方式
如圖2和圖3所示，存儲器包括分離柵NAND快閃存儲單元36的陣列，每個單元具有浮柵37和控制柵38，控制柵位于浮柵上方并與浮柵垂直對齊。
浮柵較薄，并由導電材料例如多晶硅或非晶硅制成，優(yōu)選厚度為約100到1000。通常為熱氧化物的薄的柵絕緣體40位于浮柵與下面的襯底之間。
與浮柵相比，控制柵在水平尺寸上更窄，在垂直尺寸上更厚，且浮柵的邊緣部分橫向延伸超出控制柵的邊緣部分?？刂茤庞蓪щ姴牧侠鐡诫s多晶硅或多晶硅金屬硅化物制成，并且每個控制柵通過電介質膜42與其下的浮柵絕緣。該電介質膜可以是純氧化物、或氧化物、氮化物和氧化物的組合(ONO)，并且在本優(yōu)選實施例中，它由兩層氧化物中間的一層氮化物組成。
擦除柵43和選擇柵44交替設置在疊柵單元36之間，并且附加的選擇柵44a、44b靠近組的端部處的單元。這些柵由導電材料例如摻雜多晶硅或多晶硅金屬硅化物制成，并且與相鄰的控制柵和浮柵自對準并平行，厚的電介質膜47將它們與相鄰的控制柵分隔開并且薄的隧道氧化物48將它們與浮柵隔開。電介質膜和隧道氧化物二者可以是純的熱氧化物、或熱氧化物、CVD氧化物及CVD氮化物的組合。
擴散區(qū)49、位線擴散區(qū)50、及共源擴散區(qū)51在襯底41的上部中的P型阱52中形成，并且用N型材料摻雜。擴散區(qū)49位于擦除柵43的正下方，并且位線擴散區(qū)50在陣列的一端被選擇柵44a部分交迭。共源擴散區(qū)51在陣列的另一端被選擇柵44b部分交迭，并由單元的此陣列與單元的另一陣列(未示出)共享。
擦除柵43和選擇柵44通過柵氧化物53與擴散區(qū)和襯底分隔開，并且選擇柵44a、44b通過柵氧化物54與襯底分隔開。氧化物層53和54可以是純的熱氧化物、或熱氧化物及CVD氧化物的組合。
在本實施例中，擦除路徑(erase path)經(jīng)過隧道氧化物48在浮柵的側壁(side wall)39與相鄰的擦除柵43和選擇柵44、44a、44b之間形成。
如圖3所示，隔離區(qū)56在單元的行之間形成，并且控制柵38橫跨浮柵37和隔離區(qū)。擦除柵43和選擇柵44、44a、44b與控制柵平行。位線57與這些柵垂直，并且橫跨位線接觸、各行中的柵、及共源區(qū)。
擦除柵下面的N+擴散區(qū)49顯著減小位線擴散區(qū)50與共源擴散區(qū)51之間的溝道區(qū)的電阻。結果，由于沿溝道的非常小的電壓降，位線與共源電壓能夠通到被選擇的單元。這允許結構的長度和每行中單元的數(shù)量比沒有N+擴散區(qū)的器件中的大很多，例如32個單元對16個單元。
圖2和圖3的存儲單元陣列可以通過圖4A至4H所示的工藝制造。在此工藝中，氧化物層58在單晶硅襯底上熱生長至約70到150厚，該襯底被顯示為包括其中形成有P型阱52的P型襯底41?？蛇x擇地，如果需要，可以在P型襯底中形成N型阱，這種情況中P型阱在N型阱中形成。
多晶硅或非晶硅(poly-1)導電層59在熱氧化物上沉積至約100到1000厚，并且在硅上形成電介質層61(多晶硅間電介質(inter-polydielectric))。此硅優(yōu)選地用磷、砷或硼摻雜到約1017到1020/cm3的水平，并隨后被蝕刻從而形成浮柵37。摻雜可以在沉積硅期間原位進行，或者通過直接進入到硅中或經(jīng)過其上的電介質61的離子注入來進行。
多晶硅間電介質可以是純的氧化物、或者氧化物、氮化物和氧化物的組合(ONO)，并且在示出的實施例中，它由具有約30到100的厚度的下部氧化物層、具有約60到300的厚度的中間氮化物層、及具有約30到100的厚度的上部氧化物層構成。
第二層多晶硅62(poly-2)沉積在電介質膜61上，并且隨后被蝕刻從而形成控制柵38。此層具有約1500至3500的厚度，并且用磷、砷或硼摻雜到約1020到1021/cm3的水平。
具有約300至1000的厚度的CVD氧化物或氮化物層63被沉積在poly-2層上，并且用作掩模從而防止poly-2材料在隨后的干蝕刻步驟中被蝕刻掉。
光刻掩模65形成在層63之上從而限定控制柵，并且該層和poly-2層的未被遮蔽的部分被各向異性地蝕刻掉，只留下poly-2的形成控制柵38的部分，如圖4B所示。
然后剝離光致抗蝕劑，并且在控制柵的側壁上熱生長氧化物47至約200到700厚，如圖4C所示。
使用氧化物47作為掩模，多晶硅間電介質61的暴露部分和poly-1層59的之下的部分被各向異性地蝕刻掉，從而形成浮柵37，在各柵之間的襯底表面上只留下氧化物58的薄層。
形成光刻掩模66從而在每隔一對疊柵存儲單元36之間限定擴散區(qū)49，如圖4D所示。然后通過離子注入，使用摻雜劑例如P31或As75，在這些柵之間的襯底中形成擴散區(qū)49。
離子注入之后，光致抗蝕劑被剝離，并且進行另一熱氧化，其形成隧道氧化物48、熱氧化物53、及柵氧化物54，如圖4E所示。于是，隧道氧化物48形成為約100到250厚，柵氧化物54形成為約100到300厚。
為改進氧化物膜的品質并減小浮柵與選擇柵和擦除柵之間的干擾(disturbance)，可以在熱氧化之前或之后沉積約50到200的薄CVD氧化物。
作為這些工藝步驟的結果，每個控制柵與其下的浮柵自對準，控制柵比浮柵窄，并且浮柵的邊緣部分橫向延伸超出控制柵的邊緣部分。
熱氧化之后，在整個晶片之上沉積導電層(poly-3)64，如圖4E所示。此層通常是摻雜多晶硅或多晶硅金屬硅化物，并且其被沉積為約1500到4000厚。
然后poly-3層被各向異性蝕刻，只保留形成擦除柵43和選擇柵44a、44b、44的部分，如圖4F所示。通過以這種方式形成，擦除柵和選擇柵與控制柵自對準并平行。
如圖4G所示，N型摻雜劑例如P31或As75被注入到P阱52中從而形成位線擴散區(qū)50和共源擴散區(qū)51，P阱52的在選擇柵44下面的部分72用作這些柵的溝道。
此后，玻璃材料例如磷硅酸鹽玻璃(PSG)或硼磷硅酸鹽玻璃(BPSG)在整個晶片上沉積，然后被蝕刻從而形成用于位線接觸46的井。最后，金屬層沉積在玻璃之上并被構圖從而形成位線57和位線接觸46。
可以參照圖5A到5D描述存儲單元陣列的操作和使用，其中鄰接陣列的各端子示出用于擦除(ERS)、編程(PGM)和讀(RD)操作的偏置電壓。在圖5A到5C的例子中，被選擇的存儲單元是位于位線BLn與控制柵CG1交叉點處的C1n。在圖5D的例子中，被選擇的單元是位于位線BLn與控制柵CG2交叉點處的C2n。為易于定位，圈上被選擇的單元。在PGM和RD操作期間，陣列中的所有其它存儲單元未被選擇。
在擦除操作期間，對于陣列中的所有單元，電子被強制從浮柵同時隧穿到相鄰的擦除柵和選擇柵，留下帶正電的浮柵。當穿過隧道氧化物的電場大于約107V/cm時，F(xiàn)owler-Nordheim(福勒-諾德漢)隧道效應變得明顯，并且有足夠能量的電子能夠從陰極電極(浮柵)隧穿到陽極電極(擦除柵和選擇柵)。
可以使用兩種偏置條件之一完成擦除。在第一種擦除模式中，存儲單元的控制柵被偏置在-7到-12伏，選擇柵SG0到SG16和擦除柵EG0到EG15被偏置在3到7伏，并且位線和共源浮置。在第二種模式中，控制柵被偏置在0伏，選擇柵SG0到SG16和擦除柵EG0到EG15被偏置在9到12伏，P阱52被偏置在0伏，并且位線和共源浮置。
在這些偏置條件下，控制柵與選擇柵或擦除柵之間的大部分電壓差體現(xiàn)在圍繞浮柵側壁的隧道氧化物上。這引發(fā)Fowler-Nordheim隧道效應，對于陣列中的所有單元，電子從浮柵隧穿到相鄰的選擇柵和擦除柵。隨著浮柵更多地帶正電，存儲單元的閾值電壓變低，該閾值電壓優(yōu)選在-2到-5伏的范圍內。當控制柵被偏置在0伏時，這導致浮柵下面的溝道中的反型層。因此，在擦除操作之后，存儲單元進入導通狀態(tài)(邏輯“1”)。在未被選擇的陣列中，控制柵和擦除柵被偏置在0伏，并且在擦除操作期間沒有Fowler-Nordheim隧道效應。
在圖5A所示的編程模式中，被選擇的存儲單元C1n的控制柵CG1被偏置在15到18伏的水平；5至8伏施加到選擇柵SG0到SG15；0伏施加到擦除柵EG0到EG15及選擇柵SG16；位線BLn保持在0伏；并且共源CS被偏置在0伏。在這些偏置條件下，大部分施加的電壓體現(xiàn)在浮柵下面的柵氧化物上，這引起Fowler-Nordheim隧道效應，電子從溝道區(qū)遷移到浮柵。在編程操作的最后，浮柵帶負電，并且存儲單元的閾值電壓變高，該閾值電壓優(yōu)選在1至3伏的范圍內。因此，在讀操作期間，當控制柵被偏置在0伏時，存儲單元被截止。編程操作之后，存儲單元進入非導通狀態(tài)(邏輯“0”)。
在與被選擇的單元C1n共享相同的控制柵CG1的未被選擇的存儲單元C1(n-1)和C1(n+1)中，位線(BLn-1和BLn+1)被偏置在5至8伏，并且控制柵被偏置在15至18伏。這在這些單元中引起可以忽略的Fowler-Nordheim隧道效應，并且浮柵電荷保持不變。在其它未被選擇的存儲單元C0n和C2n中，位線BLn保持在0伏，并且控制柵(CG0和CG2)被施加6至9伏。這也使Fowler-Nordheim隧道效應最小化，并且這些單元中浮柵上的電荷也不變。
在圖5B中說明編程模式的另一組偏置條件。在這個例子中，被選擇的存儲單元C1n在控制柵CG1上用10到13伏偏置，0至3伏施加到選擇柵SG0到SG15；0伏或-5伏被施加到擦除柵EG0到EG15；-5伏被施加到選擇柵5G16、位線BLn和P阱52；并且共源CS被偏置在0伏。在單元以這種方式被偏置的情況下，大部分施加的電壓體現(xiàn)在浮柵下面的柵氧化物上。這引起Fowler-Nordheim隧道效應，電子從溝道區(qū)遷移到浮柵。
圖5C示出用于利用熱電子注入的編程模式的一組偏置條件。該偏置條件用于具有奇數(shù)編號的控制柵例如CG1、CG3、CG5上的被選擇的存儲單元。對于圖5C中被選擇的單元C1n，10至12伏施加到控制柵CG1；4至8伏施加到選擇柵SG0和SG2到SG16；0伏施加到擦除柵EG0到EG15；4至8伏施加到被選擇的位線BLn；7至9伏施加到與被選擇的單元相同的位線方向上的其它存儲單元(例如C0n、C2n、和C31n)的控制柵上；并且未被選擇的位線(例如BLn-1和BLn+1)和共源CS保持在0伏。施加到緊鄰被選擇的單元(在本例中為C1n)的選擇柵(在本例中為SG1)的電壓可以被偏置在1至2伏的范圍。在這些偏置條件下，單元和選擇晶體管被導通。
共源CS和位線BLn之間的大部分電壓體現(xiàn)在選擇柵SG1和被選擇的單元C1n的浮柵之間的中間溝道區(qū)(mid-channel region)上，導致在該區(qū)域內的高橫向電場。另外，由于浮柵自位線BLn和控制柵CG1耦合到高電壓，所以在選擇柵與浮柵的分離點附近建立起強垂直電場。當在編程操作期間電子從共源流向位線時，一些溝道電子被橫向電場加速，并且一些熱電子足夠“熱”以至于超出溝道與氧化物之間的能壘高度(約3.1eV)，并且由于浮柵氧化物中的垂直電場這些電子被注入到浮柵中并被聚集在浮柵上。注入點靠近選擇柵與浮柵的分離點。
在編程操作的最后，浮柵帶負電，并且存儲單元的閾值電壓變高，該閾值電壓優(yōu)選在1至3伏的范圍內。因此，在讀操作期間當控制柵被偏置在0伏時，存儲單元被截止。編程操作之后，存儲單元進入非導通狀態(tài)(邏輯“0”)。
在與被選擇的單元C1n共享相同的控制柵的未被選擇的存儲單元C1(n-1)和C1(n+1)中，位線(BLn-1和BLn+1)被偏置在0伏；選擇柵SG1處于1至2伏；并且控制柵CG1在10至12伏。位線與共源之間的橫向電壓降是0伏，并且在單元C1(n-1)和C1(n+1)中沒有中間溝道熱載流子注入。在被選擇的位線中的未被選擇的存儲單元例如C0n、C2n中，沒有熱電子注入，因為電子從相鄰的擦除柵溝道(在EG0和EG1下面)流至單元溝道。單元C31n在位線BLn和選擇柵SG16上用4至8伏偏置，并且7至9伏被施加到控制柵CG31，這使中間溝道熱載流子注入最小化，并且浮柵電荷沒有改變。
在讀模式中，被選擇的存儲單元C1n的控制柵CG1和共源CS被偏置到0伏；1至3伏被施加到位線BLn；并且Vcc和0伏分別施加到選擇柵(SG0到SG16)和擦除柵(EG0到EG15)。位線方向上的未被選擇的存儲單元例如C0n和C2n通過對它們的控制柵施加5至8伏而被導通。當該存儲單元被擦除時，因為被選擇的單元的溝道被導通，所以讀操作顯示導通狀態(tài)。在相同位線方向的其它單元和選擇晶體管中也是這樣。因此，讀出放大器返回邏輯“1”。當存儲單元被編程時，因為被選擇的單元的溝道被截止，所以讀顯示出非導通狀態(tài)，并且因此讀出放大器返回邏輯“0”。在未被選擇的存儲單元C1(n-1)和C1(n+1)中，位線(BLn-1和BLn+1)與共源CS均被偏置在0伏，并且在位線與共源節(jié)點之間沒有電流。
圖5D說明用于利用熱電子注入的編程模式的另一組偏置條件。該偏置條件用于具有偶數(shù)編號的控制柵例如CG0、CG2、CG4上的被選擇的存儲單元。此圖與圖5C的偏置條件之間的主要區(qū)別在于，在編程模式中位線電壓與共源電壓被交換。對于圖5D中被選擇的單元C2n，10至12伏被施加到控制柵CG2；4至8伏施加到選擇柵SG0和SG2到SG16；0伏施加到擦除柵EG0到EG15及所選擇的位線BLn；4至8伏施加到共源CS；7至9伏施加到與被選擇的單元相同的位線方向上的其它存儲單元(例如C0n、C1n、和C31n)的控制柵；并且未被選擇的位線(例如BLn-1和BLn+1)被偏置在3伏。在這些條件下，單元和選擇晶體管被導通，并且施加到鄰近被選擇的單元的選擇柵(在本例中為SG1)的電壓可以被偏置在1至2伏的范圍內。
共源CS和位線BLn之間的大部分電壓體現(xiàn)在選擇柵SG1和被選擇的單元C2n的浮柵之間的中間溝道區(qū)上，導致該區(qū)域內的高的橫向電場。另外，由于浮柵自位線BLn和控制柵CG2耦合到高電壓，所以在選擇柵與浮柵的分離點附近建立起強垂直電場。當編程期間電子從位線流向共源時，一些溝道電子被橫向電場加速，并且一些熱電子足夠“熱”以至于超出溝道與氧化物之間的能壘高度(約3.1eV)，并且這些電子將被浮柵氧化物中的垂直電場注入到浮柵中并被聚集在浮柵上。注入點靠近選擇柵與浮柵的分離點。
在編程操作的最后，浮柵帶負電，并且存儲單元的閾值電壓變高，該閾值電壓優(yōu)選在1至3伏的范圍內。因此，在讀操作期間當控制柵被偏置在0伏時，存儲單元被截止。編程操作之后，存儲單元進入非導通狀態(tài)(邏輯“0”)。
用于與被選擇的單元C2n共享相同的控制柵的未被選擇的存儲單元C2(n-1)和C2(n+1)的位線(BLn-1和BLn+1)被偏置在3伏，選擇柵SG1在1至2伏，并且控制柵CG2在10至12伏。因此，選擇晶體管S1(n-1)和S1(n+1)被截止，并且在單元C2(n-1)和C2(n+1)中沒有中間溝道熱載流子注入。在被選擇的位線中的未被選擇的存儲單元例如C0n、C1n和C31n中，沒有熱載流子注入。在單元C1n和C31n中，電子從相鄰的擦除柵溝道(在EG0和EG15下面)流至單元溝道，并且沒有中間溝道熱電子注入。單元C0n在共源柵CS和選擇柵SG0上用4至8伏偏置，并且7至9伏被施加到控制柵CG0，這使中間溝道熱載流子注入最小化，并且浮柵電荷沒有改變。
在讀模式中，圖5D中的偏置條件與圖5C中的相同。被選擇的存儲單元C2n的控制柵和源保持在0伏；1至3伏被施加到位線；并且Vcc和0伏分別施加到選擇柵(SG0到SG16)和擦除柵(EG0到EG15)。位線方向上的未被選擇的存儲單元例如C0n和C1n通過對它們的控制柵施加5至8伏而被導通。當存儲單元被擦除時，因為被選擇的單元的溝道被導通，所以讀操作顯示出導通狀態(tài)，并且相同位線方向上的其它單元和選擇晶體管也是這樣。因此，讀出放大器返回邏輯“1”。當存儲單元被編程時，因為被選擇的單元的溝道被截止，所以讀顯示出非導通狀態(tài)，并且因此讀出放大器返回邏輯“0”。在未被選擇的存儲單元C2(n-1)和C2(n+1)中，位線與共源節(jié)點均被偏置在0伏，并且在位線與共源節(jié)點之間沒有電流。
圖6至圖7的實施例與圖2至圖3的實施例基本相同，除本實施例中浮柵37厚得多并且沒有相對銳利的圓形邊緣之外。控制柵38橫跨浮柵37和它們之間的隔離區(qū)56。擦除柵43和選擇柵44、44a、44b在垂直于行并平行于控制柵的方向上延伸。位線57垂直于擦除、選擇和控制柵，并且橫跨陣列的每行中的位線接觸46、擦除柵、選擇柵、及控制柵38。擦除路徑從浮柵經(jīng)隧道氧化物40至下面的溝道區(qū)延伸。
在圖8A至圖8E中示出圖6至圖7的實施例的優(yōu)選制造工藝。在此工藝中，氧化物層40在單晶硅襯底上熱生長至約60到120厚，該襯底在所示實施例中為其中形成有P型阱52的P型襯底41的形式?？蛇x擇地，如果需要，可以在P型襯底中形成N型阱，這種情況中P型阱將在N型阱中形成。
多晶硅或非晶硅(poly-1)導電層62在熱氧化物上沉積至約300到1500厚，并且在該硅上形成多晶硅間電介質層42。此硅優(yōu)選地用磷、砷或硼摻雜到約1017到1020/cm3的水平。摻雜可以在沉積硅期間原位進行，或者通過直接進入到硅中或經(jīng)過其上的電介質42的離子注入進行。多晶硅間電介質可以是純的氧化物、或者氧化物、氮化物和氧化物的組合(ONO)，并且在示出的實施例中，它由具有約30到100的厚度的下部氧化物層、具有約60到200的厚度的中間氮化物層、及具有約30到100的厚度的上部氧化物層構成。
多晶硅第二層63(poly-2)沉積在電介質膜42上。此層具有約1500到3500的厚度，并且用磷、砷或硼摻雜到約1020到1021/cm3的水平。具有約300至1000的厚度的CVD氧化物或氮化物層66被沉積在poly-2層上，并且作為掩模從而防止poly-2材料在隨后的干蝕刻步驟中被蝕刻掉。
光刻掩模67形成在層66之上從而限定控制柵，并且該層和poly-2層63的未被遮蔽的部分被各向異性地蝕刻掉，只留下poly-2的形成控制柵38的部分。然后，多晶硅間電介質42的暴露部分和poly-1層62的之下的部分被各向異性地蝕刻掉，從而形成浮柵37，如圖8B所示。然后，通過離子注入，使用摻雜劑例如P31或As75，在疊柵之間的襯底中形成擴散區(qū)49。
離子注入之后，在控制柵和浮柵的側壁上形成電介質47，并且在整個晶片之上沉積導電(poly-3)層59，如圖8C所示。該電介質可以是純的氧化物、或者氧化物、氮化物和氧化物的組合(ONO)，并且在示出的實施例中，它由具有約30到100的厚度的下部氧化物層、具有約60到300的厚度的中間氮化物層、及具有約30到100的厚度的上部氧化物層構成。該poly-3層通常是摻雜的多晶硅或多晶硅金屬硅化物，并且被沉積至約1500到3000厚。
然后，該poly-3層被各向異性蝕刻，從而形成擦除柵43及選擇柵44、44a、44b，如圖8D所示。通過以這種方式形成，擦除柵和選擇柵與控制柵自對準并平行。N型摻雜劑例如P31或As75被注入到P阱52中，從而形成位線擴散區(qū)50和共源擴散區(qū)51。
此后，玻璃材料60例如磷硅酸鹽玻璃(PSG)或硼磷硅酸鹽玻璃(BPSG)在整個晶片上沉積，然后被蝕刻從而形成用于位線接觸46的開口，如圖8E所示。最后，金屬層沉積在玻璃之上并被構圖，從而形成位線57和位線接觸46。
圖6至圖7的實施例的操作與圖2至圖3的實施例的操作基本相似，圖9A至9B中鄰接陣列的各端子示出用于擦除(ERS)、編程(PGM)和讀(RD)操作的示例性偏置電壓。在此例子中，再次選擇存儲單元C1n。此單元位于控制柵CG1與位線BLn的交叉點，并且為了易于定位而被圈上。陣列中所有其它的存儲單元未被選擇。
在擦除操作期間，電子被強制從浮柵隧穿到其下面的溝道區(qū)，在浮柵中留下正離子。當穿過隧道氧化物的電場大于10mV/cm時，F(xiàn)owler-Nordheim隧道效應變得明顯，并且有足夠能量的電子能夠從浮柵隧穿到溝道區(qū)。
由于控制柵、擦除柵和選擇柵圍繞浮柵或陰極電極，所以從控制柵、擦除柵和選擇柵耦合到浮柵的高電壓被再次充分增強，并且Fowler-Nordheim隧道效應所需的電壓被大大減小。增強的耦合也使得可以在仍然保持充分電子隧穿的同時使用更厚的隧道氧化物。
可以使用兩種偏置條件之一進行擦除。在第一種擦除模式(ERS1)中，控制柵被偏置在約-11到-18伏的水平，選擇柵SG0到SG16和擦除柵EG0到EG15被偏置在-6到-13伏，并且位線、共源和P阱被偏置在0伏。在第二種擦除模式(ERS2)中，控制柵、擦除柵和選擇柵被偏置在0伏，位線和共源浮置，并且P阱被偏置在10至13伏。
在這些偏置條件下，施加于控制柵與選擇柵之間的大部分電壓體現(xiàn)在浮柵下面的隧道氧化物上。這引發(fā)Fowler-Nordheim隧道效應，電子從浮柵隧穿到下面的溝道區(qū)。隨著浮柵更多地帶正電，存儲單元的閾值電壓變低，在本實施例中該閾值電壓優(yōu)選為約-2到-5伏。當控制柵被偏置在0伏時，這導致浮柵下面的溝道中的反型層。因此，在擦除操作之后，存儲單元進入導通狀態(tài)(邏輯“1”)。
在未被選擇的存儲單元中，控制柵、擦除柵和選擇柵被偏置在0伏，所以在擦除操作期間這些單元中沒有Fowler-Nordheim隧道效應。
在用于具有奇數(shù)編號的控制柵例如CG1、CG3、CG5上的被選擇的存儲單元的編程操作期間，被選擇的存儲單元C1n的控制柵被偏置到9至11伏的水平，4至8伏施加到選擇柵SG0和SG2到SG16，0伏施加到擦除柵EG0到EG15，7至11伏施加到與被選擇的單元相同的位線方向上的其它存儲單元(例如C0n和C2n)的控制柵上，共源和P阱保持在0伏，并且4至8伏被施加到位線。通過施加7至11伏到控制柵并施加4至8伏到選擇柵，單元和選擇晶體管被導通。施加到剛好在被選擇的單元前的選擇柵(本例中的SG1和C1n)上的電壓可以在低壓側，優(yōu)選約1至2伏。
在這些偏置條件下，共源和位線之間的大部分電壓體現(xiàn)在選擇柵SG1和被選擇的單元C1n的浮柵之間的中間溝道區(qū)上，導致該區(qū)域中的高電場。另外，由于浮柵從共源節(jié)點(即控制柵CG1和選擇柵SG2)被耦合到高電壓，所以在中間溝道區(qū)與浮柵之間的氧化物上建立起強垂直電場。當在編程操作期間電子從位線流至共源時，它們被中間溝道區(qū)上的電場加速，并且其中一些變熱。一些熱電子被垂直電場加速，這導致它們克服氧化物的能壘(約3.1eV)并注入到浮柵中。
在編程操作的最后，浮柵帶負電，并且存儲單元的閾值電壓變高，該閾值電壓優(yōu)選為約2至4伏。因此，在讀操作期間當控制柵被偏置在0伏時，存儲單元被截止。編程操作之后，存儲單元進入非導通狀態(tài)(邏輯“0”)。
用于與被選擇的單元C1n共享相同的控制柵的未被選擇的存儲單元C2(n-1)和C2(n+1)的位線被偏置在3伏，選擇柵SG1在1至2伏，并且控制柵在9至11伏。因此，選擇晶體管S1(n-1)和S1(n+1)被截止，并且在單元C1(n-1)和C1(n+1)中沒有中間溝道熱載流子注入。在被選擇位線中的未被選擇的存儲單元例如C0n、C2n和C31n中，沒有熱載流子注入。在單元C0n和C2n中，電子從相鄰的擦除柵溝道(在EG0和EG1下面)流至單元溝道，并且沒有中間溝道熱電子注入。單元C31n用加到位線BLn和選擇柵SG16上的4至8伏偏置，并且用加到控制柵CG31的7至9伏偏置，這使中間溝道熱載流子注入最小化，并且浮柵電荷沒有改變。
在讀模式中，被選擇的存儲單元C1n的控制柵被偏置在0至1.5伏，共源被偏置到0伏，1至3伏被施加到位線，Vcc施加到選擇柵SG0到SG16并且0伏施加到擦除柵EG0到EG15。位線方向上的未被選擇的存儲單元例如C0n和C2n通過對它們的控制柵施加5至9伏而被導通。當存儲單元被擦除時，因為被選擇的單元的溝道被導通，所以讀顯示導通狀態(tài)，并且在相同位線方向上的其它單元和選擇晶體管也被導通。因此，讀出放大器返回邏輯“1”。當存儲單元被編程時，因為被選擇的單元的溝道被截止，所以讀顯示非導通狀態(tài)，并且因此讀出放大器返回邏輯“0”。在未被選擇的存儲單元C1(n-1)和C1(n+1)中，位線與共源節(jié)點都被偏置在0伏，并且在位線與共源節(jié)點之間沒有電流。
圖9B示出用于具有偶數(shù)編號的控制柵例如CG0、CG2、CG4上的被選擇的存儲單元的偏置條件。圖9A與圖9B中示出的偏置條件的主要區(qū)別在于，在編程模式中位線電壓與共源電壓被交換。對于圖9B中被選擇的單元C2n，9至11伏施加到控制柵CG2；4至8伏施加到選擇柵SG0和SG2到SG16；0伏施加到擦除柵EG0到EG15及被選擇的位線BLn；4至8伏施加到共源CS；7至11伏施加到與被選擇的單元相同的位線方向上的其它存儲單元(例如C0n、C1n、和C31n)的控制柵；并且未被選擇的位線(例如BLn-1和BLn+1)被偏置在3伏。在這些電壓下，單元和選擇晶體管被導通。施加到鄰近被選擇的單元(本例中為C2n)的選擇柵(在本例中為SG1)的電壓可以被偏置到約1至2伏。
在這些偏置條件下，共源CS和位線BLn之間的大部分電壓體現(xiàn)在選擇柵SG1和被選擇的單元C2n的浮柵之間的中間溝道區(qū)上，導致該區(qū)域中的高橫向電場。另外，由于浮柵從位線BLn和控制柵CG2被耦合到高電壓，所以在選擇柵與浮柵的分離點附近建立起強垂直電場。當在編程期間電子從位線流至共源時，一些溝道電子被橫向電場加速，并且一些熱電子足夠“熱”以至于超出溝道與氧化物之間的電子能壘高度(約3.1eV)，并且這些電子由于浮柵氧化物中的垂直電場被注入到浮柵中并被聚集在浮柵上。注入點靠近選擇柵與浮柵的分離點。
在編程操作的最后，浮柵帶負電，并且存儲單元的閾值電壓變高，該閾值電壓優(yōu)選在1至3伏的范圍內。因此，在讀操作期間當控制柵被偏置在0伏時，存儲單元被截止。編程操作之后，存儲單元進入非導通狀態(tài)(邏輯“0”)。
對于與被選擇的單元C2n共享相同的控制柵的未被選擇的存儲單元C2(n-1)和C2(n+1)，位線(BLn-1和BLn+1)被偏置在3伏；選擇柵SG1在1至2伏；并且控制柵CG2在9至11伏。因此，選擇晶體管S1(n-1)和S1(n+1)被截止，并且在單元C2(n-1)和C2(n+1)中沒有中間溝道熱載流子注入。在被選擇的位線中的未被選擇的存儲單元例如C0n、C1n和C31n中，沒有熱載流子注入。電子從鄰近單元C1n和C31n的擦除柵溝道(在EG0和EG15下面)流向單元溝道；并且因此沒有中間溝道熱電子注入。單元C0n在共源CS和選擇柵SG0上用4至8伏偏置，并且在控制柵CG0上用7至11伏偏置，這使中間溝道熱載流子注入最小化，并且浮柵電荷沒有改變。
在讀模式中，圖9A和圖9B中示出的偏置條件相同。被選擇的存儲單元C2n的控制柵和源偏置到0至1.5伏；1至3伏被施加到位線；并且Vcc和0伏分別施加到選擇柵(SG0到SG16)和擦除柵(EG0到EG15)。在位線方向的未被選擇的存儲單元例如C0n和C1n通過對它們的控制柵施加5至9伏而被導通。當存儲單元被擦除時，因為被選擇的單元的溝道被導通，所以讀操作顯示出導通狀態(tài)。對相同位線方向上的其它單元和選擇晶體管也是這樣。因此，讀出放大器返回邏輯“1”。當存儲單元被編程時，因為被選擇的單元的溝道被截止，所以讀顯示出非導通狀態(tài)，并且因此讀出放大器返回邏輯“0”。在未被選擇的存儲單元C2(n-1)和C2(n+1)中，位線與共源節(jié)點被偏置在0伏，并且在位線與共源節(jié)點之間沒有電流。
本發(fā)明有很多重要特征和優(yōu)點。本發(fā)明提供了一種自對準分離柵NAND快閃存儲單元陣列，其比迄今提供的存儲器結構具有顯著減小的單元尺寸和更大的單元密度。每個單元中的控制柵和浮柵是疊置的并且彼此自對準，并且擦除柵和選擇柵與疊柵分離但自對準。位線擴散區(qū)與共源區(qū)之間的溝道區(qū)的電阻通過擦除柵下面的擴散區(qū)被顯著減小，這允許結構的長度和每行中單元的數(shù)量比不具有這樣的擴散區(qū)的器件中的大很多。另外，控制柵、選擇柵和擦除柵以一方式圍繞浮柵，該方式在編程和擦除操作期間為高電壓耦合提供了相對大的柵間電容。
從前述顯見，本發(fā)明提供了一種新的且改進了的自對準分離柵NAND快閃存儲器及制造工藝。盡管只對特定優(yōu)選實施例作了詳細描述，然而本領域的技術人員顯然會理解，在不偏離本發(fā)明的由所附權利要求所限定的范圍的情況下，可以做出特定改變和修改。
權利要求
1.一種NAND快閃存儲單元陣列，包括具有有源區(qū)的襯底，向所述有源區(qū)的相對的兩側彼此分隔開的位線擴散區(qū)和源區(qū)，在所述位線擴散區(qū)和源區(qū)之間排列成行的多個垂直疊置的浮柵和控制柵對，所述控制柵位于所述浮柵上方并與所述浮柵對齊，與每個所述疊置的柵對齊并位于其相對的兩側的選擇柵和擦除柵，所述行末端處的選擇柵部分交迭所述位線擴散區(qū)和源區(qū)，每個所述擦除柵下面的有源區(qū)中的擴散區(qū)，所述行上方的位線，以及將所述位線與所述位線擴散區(qū)互連的位線接觸。
2.如權利要求1所述的存儲單元陣列，其中所述控制柵、所述選擇柵和所述擦除柵以在擦除操作過程中提供用于高電壓耦合的較大柵間電容的方式圍繞所述浮柵。
3.如權利要求1所述的存儲單元陣列，其中所述控制柵、所述擦除柵和所述浮柵下面的溝道區(qū)以在編程操作過程中提供用于高電壓耦合的較大電容的方式圍繞所述浮柵。
4.如權利要求1所述的存儲單元陣列，包括所述浮柵和所述襯底之間的較薄的隧道氧化物、以及所述浮柵和其它柵之間的較厚的電介質。
5.如權利要求4所述的存儲單元陣列，其中擦除路徑從所述浮柵經(jīng)所述隧道氧化物至下面的所述有源區(qū)中的溝道區(qū)延伸，并且高電壓從所述控制柵、所述選擇柵和所述擦除柵耦合到所述浮柵。
6.如權利要求1所述的存儲單元陣列，其中編程路徑從所述選擇柵和所述浮柵之間的離柵溝道區(qū)延伸到所述浮柵，并且高電壓從所述控制柵、從所述擦除柵和從所述浮柵下面的所述溝道區(qū)耦合到所述浮柵。
7.如權利要求1所述的存儲單元陣列，其中編程路徑從所述選擇柵和所述浮柵之間的離柵溝道區(qū)延伸到所述浮柵，并且在編程操作期間，被選擇的單元中的選擇柵與該行中的其它選擇柵相比被偏置在更低的電壓，從而控制溝道電流以用于有效的熱載流子注入。
8.如權利要求1所述的存儲單元陣列，其中所述擦除柵偏置在接近地電位的電壓，并且未被選擇的單元中的選擇柵被偏置在較高的電壓，從而使其下的溝道導通，在所述位線擴散區(qū)和所述源區(qū)之間形成傳導路徑。
9.如權利要求1所述的存儲單元陣列，其中所述位線擴散區(qū)和源區(qū)形成在P阱中，并且通過所述控制柵上的較高的負電壓、以及所述選擇柵和所述擦除柵上的較低的負電壓形成擦除路徑，所述位線擴散區(qū)和源區(qū)、以及P阱在0伏。
10.如權利要求1所述的存儲單元陣列，其中所述位線擴散區(qū)和源區(qū)形成在P阱中，并且通過在所述控制柵、所述選擇柵和所述擦除柵上施加較低的正電壓，且P阱在較高的正電壓并且所述位線和源擴散區(qū)浮置，形成擦除路徑。
11.如權利要求1所述的存儲單元陣列，其中通過導通所述選擇晶體管和未被選擇的單元中的所述疊置的控制柵和浮柵晶體管來形成讀路徑，其中所述共源在0伏、所述位線擴散區(qū)在1至3伏、所述擦除柵在接近0伏的電位、以及用于未被選擇的單元的控制柵在較高的正電壓；并且被選擇的單元的控制柵被偏置在0至1.5伏從而對于擦除狀態(tài)在所述浮柵下面形成導通溝道并對編程狀態(tài)形成非導通溝道。
12.如權利要求1所述的存儲單元陣列，包括能夠同時擦除所述陣列中的所有單元的擦除路徑、以及能夠選擇單個單元的編程路徑。
13.一種NAND快閃存儲單元陣列，包括具有有源區(qū)的襯底，向所述有源區(qū)的相對的兩側彼此分隔開的位線擴散區(qū)和源區(qū)，多個疊置在一起并在所述位線擴散區(qū)和所述源區(qū)之間排列成行的控制柵和浮柵，與所述疊置的柵對齊并位于其相對的兩側的選擇柵和擦除柵，每行的兩端處的選擇柵部分交迭所述位線擴散區(qū)和所述源區(qū)，所述擦除柵下面的所述有源區(qū)中的擴散區(qū)，在每個行的上方的位線，以及將所述位線與所述位線擴散區(qū)互連的位線接觸。
14.如權利要求13所述的存儲單元陣列，其中用于包括將被編程的被選擇的單元的行的位線被保持在0伏，較低的正電壓施加于用于所述被選擇的單元的選擇柵，較高的正電壓施加于所述共源，較高的正電壓施加于用于所述被選擇的單元的控制柵，接近地電位的電壓施加于所述擦除柵，且較高的正電壓施加于用于未被選擇的單元的控制柵。
15.如權利要求13所述的存儲單元陣列，其中通過對所述位線擴散區(qū)施加0伏、對所述共源區(qū)施加較正電壓、對用于被選擇的單元的選擇柵施加較低的正電壓、并對用于所述被選擇的單元的控制柵施加較高的正電壓，編程交替的單元。
16.如權利要求13所述的存儲單元陣列，其中用于包括將被編程的被選擇的單元的行的位線被保持在較高的正電壓，較低的正電壓施加到用于所述被選擇的單元的單元選擇柵，0伏施加到所述共源區(qū)，較高的正電壓施加到所述被選擇的單元中的控制柵，較高的正電壓施加到未被選擇的單元的控制柵，接近地電位的電壓施加到所述擦除柵，并且較高的正電壓施加到所述未被選擇的單元中的控制柵。
17.如權利要求13所述的存儲單元陣列，其中通過對所述共源施加0伏、對所述位線擴散區(qū)施加較正電壓、對用于被選擇的單元的選擇柵施加較低的正電壓、以及對用于所述被選擇的單元的控制柵施加較高的正電壓，編程交替的單元。
18.一種NAND快閃存儲單元陣列，包括具有有源區(qū)的襯底，所述有源區(qū)中彼此分隔開的位線擴散區(qū)和共源擴散區(qū)，在所述位線擴散區(qū)和所述源擴散區(qū)之間排列成行的多個垂直疊置的浮柵和控制柵對，所述浮柵較薄并且所述控制柵位于所述浮柵上方，置于所述疊置的柵之間并與之對齊的擦除柵和選擇柵，所述行末端處的選擇柵部分交迭所述位線擴散區(qū)和所述共源擴散區(qū)，所述浮柵的側壁與鄰近的所述選擇柵和擦除柵之間的較薄的隧道氧化物，所述行上方的位線，以及將所述位線與所述位線擴散區(qū)互連的位線接觸。
19.如權利要求18所述的存儲單元陣列，包括所述擦除柵下面的所述有源區(qū)中的N+材料的擴散區(qū)。
20.如權利要求18所述的存儲單元陣列，其中與所述浮柵相比，所述控制柵在垂直尺寸上厚很多，并且在橫向尺寸上更窄。
21.如權利要求18所述的存儲單元陣列，包括每個浮柵與所述襯底之間的較薄的電介質膜、以及其它柵與所述襯底之間的較厚的電介質。
22.如權利要求18所述的存儲單元陣列，其中擦除路徑從所述浮柵的側壁經(jīng)所述隧道氧化物到臨近的所述擦除柵和選擇柵延伸，較負電壓施加于所述控制柵，并且較正電壓施加到所述擦除柵和選擇柵，其中高電壓在所述控制柵和襯底與所述浮柵之間耦合，并且電子從所述浮柵遷移到所述選擇柵和擦除柵。
23.如權利要求18所述的存儲單元陣列，包括編程路徑，該編程路徑具有在每個浮柵與下面的襯底中的溝道區(qū)之間的柵氧化物，通過隧道效應電子可遷移穿過該柵氧化物從而在所述浮柵上累積負電荷。
24.如權利要求18所述的存儲單元陣列，其中通過對所述位線擴散區(qū)和所述襯底施加較負電壓、并對所述控制柵施加較正電壓，在每個所述浮柵與下面的所述襯底中的溝道區(qū)之間形成編程路徑，從而電子從所述溝道區(qū)隧穿到所述浮柵，并且在所述浮柵上累積負電荷。
25.如權利要求18所述的存儲單元陣列，其中在位線擴散區(qū)與被選擇的單元中的所述疊置的柵下面的所述襯底中的溝道區(qū)之間，通過對所述位線擴散區(qū)和襯底施加較負電壓、對用于所述單元的選擇柵施加較正電壓、對所述單元中的控制柵施加較正電壓、并對用于所述單元的擦除柵施加接近地電位的電壓，編程路徑得以形成。
26.如權利要求18所述的存儲單元陣列，包括編程路徑，該編程路徑包括在一浮柵與下面的所述襯底中的溝道區(qū)之間的柵氧化物，通過熱載流子注入電子能遷移穿過該柵氧化物，從而在所述浮柵上累積負電荷。
27.如權利要求18所述的存儲單元陣列，其中在被選擇的一個單元中的浮柵與下面的所述襯底中的溝道區(qū)之間，通過對所述共源擴散區(qū)施加接近地電位的電壓、對所述位線擴散區(qū)施加較正電壓、對鄰近所述被選擇的單元的選擇柵施加較低的正電壓、并對所述單元中的控制柵施加較高的正電壓，編程路徑得以形成，從而電子通過熱載流子注入從所述溝道區(qū)遷移到所述浮柵，并且在所述浮柵上累積負電荷。
28.如權利要求18所述的存儲單元陣列，其中通過對所述共源擴散區(qū)施加接近零的電壓、對所述位線擴散區(qū)施加較正電壓、對用于所述被選擇的單元的選擇柵施加較低的電壓、并對所述單元中的控制柵施加較高的電壓，編程交替的單元。
29.如權利要求18所述的存儲單元陣列，其中在一所述浮柵與下面的所述襯底中的溝道區(qū)之間，通過對所述位線擴散區(qū)施加接近地電位的電壓、對所述共源擴散區(qū)施加較正電壓、對用于所述被選擇的單元的選擇柵施加較低的正電壓、并對所述單元中的控制柵施加較高的正電壓，編程路徑得以形成，從而電子通過熱載流子注入從所述溝道區(qū)遷移到所述浮柵，并且在所述浮柵上累積負電荷。
30.如權利要求18所述的存儲單元陣列，其中通過對所述位線擴散區(qū)施加接近零的電壓、對所述共源擴散區(qū)施加較正電壓、對用于所述被選擇的疊置的單元的選擇柵施加較低的正電壓、及對所述單元中的控制柵施加較高的正電壓，編程交替的疊置單元。
31.一種制造NAND快閃存儲單元陣列的工藝，包括步驟在硅襯底中的有源區(qū)上形成氧化物層，在所述氧化物層上形成第一硅層，在所述第一硅層上形成電介質膜，在所述電介質膜上形成第二硅層，蝕刻掉部分該第二硅層，從而形成具有暴露的側壁的控制柵的行，在所述控制柵的所述側壁上形成氧化物，使用所述控制柵的所述側壁上的所述氧化物作為掩模各向異性蝕刻掉部分所述第一硅層及其下面的所述氧化物層，從而形成浮柵，這些浮柵疊置在所述控制柵下面、與所述控制柵自對準、并比所述控制柵具有更大的橫向寬度，在所述浮柵之間的所述有源區(qū)中形成擴散區(qū)，在所述浮柵的所述側壁上及在所述浮柵之間的所述襯底的表面上形成熱氧化物，在所述熱氧化物上沉積第三硅層，去除部分所述第三硅層，從而形成在所述疊置的控制柵和浮柵之間并且與之自對準的擦除柵和選擇柵，并具有在所述行的兩端的選擇柵，在所述行的端部處的所述選擇柵附近的所述有源區(qū)中形成位線擴散區(qū)和共源擴散區(qū)，以及形成在所述行上方的位線和將所述位線與所述位線擴散區(qū)互連的位線接觸。
32.一種制造NAND快閃存儲單元陣列的工藝，包括步驟在硅襯底中的有源區(qū)上形成氧化物層，在所述氧化物層上形成第一硅層，蝕刻掉部分所述第一硅層，從而形成在所述有源區(qū)之上在第一方向延伸的硅條紋，在所述硅條紋上形成第一電介質膜，在所述第一電介質膜上形成第二硅層，在所述第二硅層上形成第二電介質膜，蝕刻掉部分該第二電介質膜和第二硅層，從而形成帶有暴露的側壁的控制柵的行，蝕刻掉部分所述第一硅層和所述第一電介質膜，從而形成浮柵，所述浮柵疊置在控制柵下并與控制柵自對準，在所述疊置的柵之間的所述有源區(qū)中形成擴散區(qū)，在所述控制柵和浮柵的側壁上形成第三電介質膜，在所述第三電介質膜之上沉積第三硅層，去除部分所述第三硅層，從而在所述疊置的柵的相對的兩側形成選擇柵和擦除柵，并具有在每行的兩端的選擇柵，在所述行的端部處的所述選擇柵附近的所述有源區(qū)中形成位線擴散區(qū)和共源擴散區(qū)，以及形成在所述行上方的位線和將所述位線與所述位線擴散區(qū)互連的位線接觸。
全文摘要
本發(fā)明涉及一種自對準分離柵與非型快閃存儲器及制造工藝。其中在襯底的有源區(qū)中自對準分離柵單元的行形成在位線擴散區(qū)與共源擴散區(qū)之間。每個單元具有控制柵和浮柵，它們彼此疊置并且自對準；以及擦除和選擇柵，它們與疊置的柵分離并與之自對準，并且在每行兩端具有部分交迭位線擴散區(qū)和源擴散區(qū)的選擇柵。擦除柵下面的溝道區(qū)被重摻雜，從而減小位線擴散區(qū)與源擴散區(qū)之間的溝道的電阻，并且浮柵以一方式被其它柵圍繞，該方式提供從其它柵到浮柵的顯著增強的高電壓耦合。存儲單元比現(xiàn)有技術的單元顯著減小，并且陣列被偏置從而其中所有存儲單元能夠被同時擦除而編程是位選擇的。
文檔編號H01L27/115GK1670961SQ20051005512
公開日2005年9月21日 申請日期2005年3月17日 優(yōu)先權日2004年3月17日
發(fā)明者陳秋峰, 卓煜盛, 陳明哲, 范德慈, 普拉蒂普·滕塔索德 申請人:阿克特蘭斯系統(tǒng)公司