專利名稱：非易失存儲器和非易失存儲器制造方法
技術領域：
本發(fā)明涉及非易失存儲器件和非易失存儲器件制造方法，具體涉及改善了存儲單元的保持特性的非易失存儲器件和非易失存儲器件制造方法。
背景技術：
非易失存儲器件已知具有只要不擦掉或重寫數(shù)據(jù)，即使關閉電源，曾經存儲的數(shù)據(jù)也不會被擦除的非易失特性。作為非易失存儲器件的單元結構，一個晶體管類型的存儲單元結構是已知的。在該單元結構的情況下，在半導體襯底上形成的柵極絕緣膜上形成電荷儲存膜和控制柵極，以具有依次層疊的結構。存儲在電荷儲存膜中的電荷對應于存儲的數(shù)據(jù)。一個晶體管類型的存儲單元結構以電荷儲存膜的結構為基礎分類。即，當電荷儲存膜具有在引入雜質的半導體區(qū)域上形成層間絕緣膜的結構時，該結構被稱作浮柵型單元。當具有許多電荷俘獲中心的絕緣膜和層間絕緣膜依次層疊時，該結構被稱作MONOS(金屬氧化物-氮化物-氧化物半導體)型單元。而且，當電荷儲存膜具有層間絕緣膜和包含半導體微粒的絕緣膜依次層疊的結構時，該結構被稱作納米晶體型單元。包含半導體微粒的絕緣膜還包含金屬微粒。而且，當電荷儲存膜由鐵電物質或由鐵電物質膜和金屬電極的層疊膜形成時，該結構被稱作MF(M)IS(金屬-鐵電-(金屬)-絕緣體-半導體)型單元。在采用MFMIS型單元的非易失存儲器件的情況下，包括在電荷存儲層中的鐵電物質的自發(fā)極化方向對應于要存儲的數(shù)據(jù)。
在這些具有一個晶體管型存儲單元結構的非易失存儲器件中，通常通過使用在單元結構周圍的半導體襯底上形成的層疊結構的源極、漏極和控制柵極并通過控制流過源極和漏極之間的溝道區(qū)的電流進行數(shù)據(jù)寫入或讀出。因此，為了改善具有該結構的非易失存儲器件的性能和可靠性，必需完全控制在非易失存儲器件的制造工藝中溝道區(qū)和柵極絕緣膜的物理特性。
而且，根據(jù)增加存儲器件的容量和減小存儲器的尺寸的要求，尋求存儲單元的小型化。根據(jù)該要求，由于器件隔離引起的應力影響溝道區(qū)。在通過淺溝槽器件隔離的情況下，嵌入溝槽的絕緣膜沿平行于襯底表面的方向對溝道區(qū)施加壓縮應力。當強壓縮應力加到溝道區(qū)時，電子的遷移性減小。在這種情況下，因為存儲單元的電流導通/截止比減小，所以必須增加通過柵極氧化膜取出或注入到電荷存儲膜的電荷數(shù)量。如果要取出或注入到電荷存儲層的電荷數(shù)量增加，則柵極氧化膜急劇惡化，導通電流減小并且存儲單元的保持特性下降。由于在淺溝槽中的器件隔離引起的壓縮應力類似地加到除溝道區(qū)之外的柵極絕緣膜。當強壓縮應力加到柵極氧化膜時，存在于柵極氧化膜中的電子陷阱的激活能減小。這意味著在電子陷阱中俘獲的電子容易放電，因此，晶體管的閾值電壓容易變化。這是保持特性降低的因素。
雖然上面介紹了溝道區(qū)和柵極絕緣膜上的壓縮應力的影響，但是拉伸應力也影響存儲單元。當強壓縮應力加到溝道區(qū)和柵極絕緣膜時，存在于柵極絕緣膜與半導體襯底之間的界面中的懸掛鍵與氫原子之間的耦合容易斷開。因此，在強壓縮應力下，與沒有應力的情況相比，在柵極絕緣膜與半導體襯底之間的界面中的界面能級(interfacelevels)的數(shù)量增加。這意味著通過在強壓縮應力下界面能級的恢復，晶體管的閾值電壓的變化變大。因此，強壓縮應力是保持特性降低的因素之一。
這樣，為了抑制保持特性降低并實現(xiàn)高可靠性的非易失存儲器件，需要減小在溝道區(qū)中的半導體襯底應力的絕對值的技術。這種技術使增加存儲單元電流的導通/截止比以抑制柵極絕緣膜的惡化并保持存儲單元的特性成為可能。結果，能夠改善重寫操作的次數(shù)和實現(xiàn)適于多值存儲器的單元特性。
結合以上介紹，在日本未決專利申請(JP-A-Heisei 8-31962)中公開了非易失半導體存儲器的制造方法。在該常規(guī)例子中，目的是形成層間絕緣膜而不使柵極絕緣膜惡化。常規(guī)例子的非易失半導體存儲器具有通過柵極絕緣膜在第一導電類型的半導體襯底上形成的浮柵電極。通過層間絕緣膜在浮柵電極上形成控制柵極電極，從而控制柵極電極的至少一部分層疊在浮柵電極上。在半導體襯底中彼此分離地形成第二導電類型的源極和漏極區(qū)。作為層間絕緣膜，通過化學氣相淀積方法形成單層氧化物硅膜。在該常規(guī)例子中，介紹了因為層間絕緣膜的應力緩和，而減小了柵極氧化膜的惡化。

發(fā)明內容
本發(fā)明的一個目的是提供一種可以抑制在溝道區(qū)中的半導體襯底的應力的絕對值的非易失存儲器件，以及非易失存儲器件的制造方法。
本發(fā)明的另一個目的是提供一種可以改善存儲單元的電流導通/截止比的非易失存儲器件，以及非易失存儲器件的制造方法。
本發(fā)明的再一個目的是提供一種可以抑制柵極氧化膜的惡化的非易失存儲器件，以及非易失存儲器件的制造方法。
本發(fā)明的又一個目的是提供一種可以保持存儲單元的特性并增加重寫操作的次數(shù)的非易失存儲器件，以及非易失存儲器件的制造方法。
本發(fā)明的又另一個目的是提供一種可以得到適于多值存儲器的特性的非易失半導體存儲器，以及非易失存儲器件的制造方法。
在本發(fā)明的一個方面中，非易失存儲器件包括在半導體襯底中形成的源極和漏極區(qū)，以及在半導體襯底中的源極區(qū)和漏極區(qū)之間的溝道區(qū)上形成的絕緣膜。非易失存儲器件還包括在溝道區(qū)上形成的儲存電荷的介質膜，以及在介質膜上形成的控制柵極。在溝道區(qū)中的壓縮應力等于或小于50MPa。
這里，在溝道區(qū)中的拉伸應力最好等于或小于50MPa。
而且，控制柵極具有從介質膜的一側開始依次層疊的導電半導體膜和金屬膜的層疊結構。在這種情況下，金屬膜包含從由鎢、鉭、鉬、氮化鎢、氮化鉭和氮化鉬構成的組中挑選出來的至少一種材料。
而且，半導體襯底的至少一部分具有層疊結構，其中從半導體襯底的表面的一側開始依次層疊硅區(qū)域和硅鍺區(qū)域。
而且，源極區(qū)和漏極區(qū)中的至少一個包含添加碳的硅區(qū)域和添加碳的硅鍺區(qū)域中的一種。
而且，介質膜包括半導體薄膜。
而且，介質膜包括包含電荷俘獲中心的電荷存儲絕緣膜。在這種情況下，電荷存儲絕緣膜由從氮化硅、氧化鋁、鋁氧氮化物、氧化鉿、鉿氧氮化物、硅鉿氧化物、硅鉿氧氮化物、氧化鋯、鋯氧氮化物、硅鋯氧化物和硅鋯氧氮化物構成的組中挑選出來的材料形成。
而且，介質膜包括散布半導體顆粒的電荷存儲絕緣膜。
而且，介質膜包括鐵電膜。
而且，介質膜具有從絕緣膜的一側開始依次層疊的金屬膜和鐵電膜的層疊結構。
而且，非易失存儲器件還包括覆蓋絕緣膜和控制柵極的第一層間絕緣膜。在這種情況下，第一層間絕緣膜具有拉伸應力。而且，第一層間絕緣膜由從SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜構成的組中選擇的至少一種膜組成。
而且，非易失存儲器件還包括形成為覆蓋介質膜和控制柵極的側表面并在側壁絕緣膜的底部接觸絕緣膜的側壁絕緣膜。側壁絕緣膜包括平行于絕緣膜形成的第一絕緣膜，和平行于側表面形成的第二絕緣膜。第一絕緣膜最好具有拉伸應力。在這種情況下，第一絕緣膜最好包含SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一種。
而且，非易失存儲器件還包括在半導體襯底中形成的器件隔離部分。在這種情況下，器件隔離部分包括包含氮化硅膜的溝槽。
在本發(fā)明的另一個方面中，通過在半導體襯底上形成絕緣膜；通過在半導體襯底的溝道區(qū)上的絕緣膜上形成上部結構；以及通過在半導體襯底中形成源極區(qū)和漏極區(qū)，從而源極區(qū)和漏極區(qū)中的每一個接觸溝道區(qū)，并且源極區(qū)和漏極區(qū)彼此遠離，來實現(xiàn)非易失存儲器件的制造方法。上部結構包括儲存電荷的介質膜和依次層疊的控制柵極。通過從介質膜的一側開始依次形成導電半導體膜和金屬膜作為控制柵極實現(xiàn)形成上部結構，從而在形成非易失存儲器件之后，在溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
這里，金屬膜由從鎢、鉭、鉬、氮化鎢、氮化鉭和氮化鉬構成的組中挑選出來的至少一種材料形成。
在本發(fā)明的另一個方面中，通過在半導體襯底上形成依次層疊的硅鍺膜和硅膜的層疊結構；通過在層疊結構上形成絕緣膜；通過在半導體襯底的溝道區(qū)上形成依次層疊的介質膜和控制柵極的上部結構，以覆蓋絕緣膜；以及通過在半導體襯底中形成源極區(qū)和漏極區(qū)，從而源極區(qū)和漏極區(qū)中的每一個接觸溝道區(qū)，并且源極區(qū)和漏極區(qū)彼此遠離，來實現(xiàn)非易失存儲器件的制造方法。
形成層疊結構，從而在形成非易失存儲器件之后，在溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
在本發(fā)明的另一個方面中，通過在半導體襯底上形成絕緣膜；通過在半導體襯底的溝道區(qū)上形成依次層疊的介質膜和控制柵極的上部結構，以覆蓋絕緣膜；通過在要在半導體襯底中形成的源極區(qū)和漏極區(qū)的至少一部分中形成添加碳的硅鍺膜和添加碳的硅膜中的一種；以及通過在半導體襯底中形成源極區(qū)和漏極區(qū)，從而源極區(qū)和漏極區(qū)中的每一個接觸溝道區(qū)，并且源極區(qū)和漏極區(qū)彼此遠離，來實現(xiàn)非易失存儲器件的制造方法。形成添加碳的硅鍺膜和添加碳的硅膜中的每一個，從而在形成非易失存儲器件之后，在溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
在本發(fā)明的另一個方面中，通過在半導體襯底中形成器件隔離部分；通過在除器件隔離部分以外的半導體襯底的一部分上形成絕緣膜；通過在半導體襯底的溝道區(qū)上形成覆蓋絕緣膜的依次層疊的電荷存儲膜、第二絕緣膜和控制柵極的上部結構；以及通過在半導體襯底中形成源極區(qū)和漏極區(qū)，從而源極區(qū)和漏極區(qū)中的每一個接觸溝道區(qū)，并且源極區(qū)和漏極區(qū)彼此遠離，來實現(xiàn)非易失存儲器件的制造方法。通過形成包含氮化硅膜的溝槽結構的器件隔離部分，來實現(xiàn)形成器件隔離部分，從而在形成非易失存儲器件之后，在溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
在本發(fā)明的另一個方面中，通過在半導體襯底上形成絕緣膜；通過在半導體襯底的溝道區(qū)上形成依次層疊的介質膜和控制柵極上部結構，以覆蓋絕緣膜；通過在半導體襯底中形成源極區(qū)和漏極區(qū)，從而源極區(qū)和漏極區(qū)中的每一個接觸溝道區(qū)，并且源極區(qū)和漏極區(qū)彼此遠離，以及通過形成第一絕緣膜，以覆蓋絕緣膜和上部結構，來實現(xiàn)非易失存儲器件的制造方法，從而在形成非易失存儲器件之后，在溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
這里，在溫度等于或高于600℃的條件下，通過采用含硅烷的和二氯甲硅烷作為源氣體的CVD方法形成第一絕緣膜，實現(xiàn)形成第一絕緣膜。
這里，在溫度等于或高于600℃的條件下，通過采用一甲基硅烷(monomethylsilane)和肼(hydrazine)作為源氣體的CVD方法形成第一絕緣膜，實現(xiàn)形成第一絕緣膜。
而且，通過還包括形成第二絕緣膜以覆蓋絕緣膜和上部結構；以及除去第二絕緣膜的除上部結構的側表面以外的部分；以及在側表面上形成側壁絕緣膜，來實現(xiàn)該方法。側壁絕緣膜具有拉伸應力。在這種情況下，第一絕緣膜和側壁絕緣膜中的至少一種最好由從SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜構成的組中挑選出來的至少一種膜形成。
而且，通過形成半導體薄膜作為電荷存儲膜實現(xiàn)形成上部結構。
而且，通過形成包含電荷俘獲中心的電荷存儲絕緣膜作為介質膜可以實現(xiàn)形成上部結構。在這種情況下，通過形成從由氮化硅、氧化鋁、鋁氧氮化物、氧化鉿、鉿氧氮化物、硅鉿氧化物、硅鉿氧氮化物、氧化鋯、氮化鋯、硅鋯氧化物和硅鋯氮化物構成的組中挑選出來的至少一種材料的電荷存儲絕緣膜，可以實現(xiàn)形成電荷存儲絕緣膜。
而且，通過形成其中散布半導體顆粒的電荷存儲絕緣膜作為介質膜，可以實現(xiàn)形成上部結構。
而且，通過形成鐵電膜作為介質膜可以實現(xiàn)形成上部結構。
而且，通過從絕緣膜的一側開始依次形成金屬膜和鐵電膜作為介質膜，可以實現(xiàn)形成上部結構。
而且，通過還包括以與上部結構自對準的方式形成器件隔離部分，可以實現(xiàn)該方法。


圖1A示出了根據(jù)本發(fā)明第一實施例的非易失存儲器件的結構的剖面圖；圖1B是沿圖1A的線A-A′的非易失存儲器件的剖面圖；圖2A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖2B是沿圖2A的線A-A′的非易失存儲器件的剖面圖；圖3A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖3B是沿圖3A的線A-A′的非易失存儲器件的剖面圖；圖4A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖4B是沿圖4A的線A-A′的非易失存儲器件的剖面圖；圖5A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖5B是沿圖5A的線A-A′的非易失存儲器件的剖面圖；圖6A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖6B是沿圖6A的線A-A′的非易失存儲器件的剖面圖；圖7A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖7B是沿圖7A的線A-A′的非易失存儲器件的剖面圖；圖8A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖8B是沿圖8A的線A-A′的非易失存儲器件的剖面圖；圖9A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖9B是沿圖9A的線A-A′的非易失存儲器件的剖面圖；圖10A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖10B是沿圖10A的線A-A′的非易失存儲器件的剖面圖；圖11A是在根據(jù)本發(fā)明第一實施例的制造方法中非易失存儲器件的剖面圖；圖11B是沿圖11A的線A-A′的非易失存儲器件的剖面圖；圖12A示出了根據(jù)本發(fā)明第二實施例的非易失存儲器件的結構剖面圖；圖12B是沿圖12A的線A-A′的非易失存儲器件的剖面圖；圖13A是在根據(jù)本發(fā)明第二實施例的制造方法中非易失存儲器件的剖面圖；圖13B是沿圖13A的線A-A′的非易失存儲器件的剖面圖；圖14A是在根據(jù)本發(fā)明第二實施例的制造方法中非易失存儲器件的剖面圖；圖14B是沿圖14A的線A-A′的非易失存儲器件的剖面圖；圖15A是在根據(jù)本發(fā)明第二實施例的制造方法中非易失存儲器件的剖面圖；圖15B是沿圖15A的線A-A′的非易失存儲器件的剖面圖；圖16A是根據(jù)本發(fā)明第三實施例的非易失存儲器件的結構剖面圖；圖16B是沿圖16A的線A-A′的非易失存儲器件的剖面圖；圖17A是在根據(jù)本發(fā)明第三實施例的制造方法中非易失存儲器件的剖面圖；圖17B是沿圖17A的線A-A′的非易失存儲器件的剖面圖；圖18A示出了根據(jù)本發(fā)明第四實施例的非易失存儲器件的結構剖面圖；圖18B是沿圖18A的線A-A′的非易失存儲器件的剖面圖；圖19A是在根據(jù)本發(fā)明第四實施例的制造方法中非易失存儲器件的剖面圖；圖19B是沿圖19A的線A-A′的非易失存儲器件的剖面圖；圖20A是在根據(jù)本發(fā)明第四實施例的制造方法中非易失存儲器件的剖面圖；圖20B是沿圖20A的線A-A′的非易失存儲器件的剖面圖；圖21A是在根據(jù)本發(fā)明第四實施例的制造方法中非易失存儲器件的剖面圖；圖21B是沿圖21A的線A-A′的非易失存儲器件的剖面圖；圖22A是在根據(jù)本發(fā)明第四實施例的制造方法中非易失存儲器件的剖面圖；圖22B是沿圖22A的線A-A′的非易失存儲器件的剖面圖；圖23A示出了根據(jù)本發(fā)明第五實施例的非易失存儲器件的結構剖面圖；圖23B是沿圖23A的線A-A′的非易失存儲器件的剖面圖；圖24A示出了根據(jù)本發(fā)明第六實施例的非易失存儲器件的結構剖面圖；圖24B是沿圖24A的線A-A′的非易失存儲器件的剖面圖；圖25A示出了根據(jù)本發(fā)明第七實施例的非易失存儲器件的結構剖面圖；圖25B是沿圖25A的線A-A′的非易失存儲器件的剖面圖；圖26A示出了根據(jù)本發(fā)明第八實施例的非易失存儲器件的結構剖面圖；圖26B是沿圖26A的線A-A′的非易失存儲器件的剖面圖；圖27A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖27B是沿圖27A的線A-A′的非易失存儲器件的剖面圖；圖28A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖28B是沿圖28A的線A-A′的非易失存儲器件的剖面圖；圖29A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖29B是沿圖29A的線A-A′的非易失存儲器件的剖面圖；圖30A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖30B是沿圖30A的線A-A′的非易失存儲器件的剖面圖；圖31A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖31B是沿圖31A的線A-A′的非易失存儲器件的剖面圖；圖32A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖32B是沿圖32A的線A-A′的非易失存儲器件的剖面圖；圖33A是在根據(jù)本發(fā)明第八實施例的制造方法中非易失存儲器件的剖面圖；圖33B是沿圖33A的線A-A′的非易失存儲器件的剖面圖；圖34示出了存儲單元的電壓和電流之間的關系圖；圖35示出了溝道區(qū)8的壓縮應力與柵極電壓的閾值變化之間的關系圖；圖36示出了柵極電壓的閾值的分布圖；圖37A示出了根據(jù)本發(fā)明第五實施例的非易失存儲器件的修改的結構的剖面圖；以及圖37B是沿圖37A的線A-A′的非易失存儲器件的修改的剖面圖。
具體實施例方式
下文中，將參考附圖詳細介紹非易失存儲器件和非易失存儲器件的制造方法。
首先，下面將介紹根據(jù)本發(fā)明第一實施例的非易失存儲器件。
圖1A示出了根據(jù)本發(fā)明第一實施例的非易失存儲器件的結構的剖面圖。圖1B是沿圖1A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有半導體襯底10、柵極絕緣膜11、浮柵16、層間絕緣膜22、控制柵極26和器件隔離絕緣部分20。這里，將介紹半導體襯底10的導電類型為P型的情況。但是，同樣適用于N型半導體襯底。
參考圖1B，半導體襯底10在半導體襯底10的表面?zhèn)戎芯哂杏肗型雜質摻雜的深N型阱(N阱)13和用P型雜質摻雜的P型阱(P阱)14。在P阱14中提供N型源極27和漏極28，以接觸半導體襯底10的表面。沿橫向在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)8。它們之間的距離為，例如，150nm。
作為第一絕緣膜的柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8以及源極27和漏極28中的每一個的至少一部分。柵極絕緣膜11的膜厚度為10nm，從而電荷可以隧穿。
作為電荷存儲膜的浮柵16由多晶硅形成，以覆蓋在溝道區(qū)8上的柵極絕緣膜11。浮柵16的膜厚度為250nm。浮柵16具有150nm×150nm的平面尺寸。
形成作為第二絕緣膜的層間絕緣膜22，以覆蓋浮柵16。層間絕緣膜22由氧氮化硅(SiON)或者二氧化硅、氮化硅和二氧化硅的層疊膜形成，并且膜厚度為30nm。
形成控制柵極26，以覆蓋多晶硅層間絕緣膜22?？刂茤艠O26具有多晶硅膜24和金屬膜25。形成多晶硅膜24以覆蓋多晶硅層間絕緣膜22，并且具有100nm的膜厚度。形成金屬膜25以覆蓋多晶硅膜24，并具有150nm的膜厚度。金屬膜25對溝道區(qū)8施加拉伸應力，以緩和溝道區(qū)8的壓縮應力。金屬膜25由鎢、鉭、鉬或者它們中任何一個的氮化物形成。也可以由它們或者層疊膜的組合形成。
能夠通過調整膜厚度或膜的材料來調整金屬膜25的拉伸應力到所希望的值。通過調整鎢等或者它們中任何一個的氮化物的組分，能夠得到希望的拉伸應力。例如，鎢等與其它導電物質的比例等于90∶10。由此，能夠根據(jù)壓縮應力緩和溝道區(qū)8的壓縮應力。
參考圖1A，在半導體襯底10上形成將相鄰器件彼此分開的器件隔離溝槽19，并且二氧化硅的元件隔離絕緣部分20填滿它們。器件隔離絕緣部分20為STI(淺溝槽隔離)。器件隔離絕緣部分20的深度比N阱13深。
下面將介紹具有上述結構的非易失存儲器件的特性。圖34示出了存儲單元的電壓和電流之間的關系圖?？v軸表示漏極電流I，其中ON水平線對應于導通電流，OFF水平線對應于截止電流。橫軸表示加到控制柵極的電壓VCG。虛線示出了溝道區(qū)8的應力高的情況。實線示出了溝道區(qū)8的應力低的情況。詞語″擦除″表示擦除數(shù)據(jù)的情況。詞語″寫入″示出了寫入數(shù)據(jù)的情況。
在圖34中，當溝道區(qū)8的應力較小時，電壓VCG的閾值的變化ΔVTM2(實線)與當應力較大時的電壓VCG的閾值的變化ΔVTM1(虛線)相比較小。通過以下公式示出了由于數(shù)據(jù)的重寫引起的從溝道區(qū)8到浮柵16移動的電荷ΔQ。
ΔQ＝CFG*ΔVTM其中CFG是由浮柵16、柵極絕緣膜11和溝道區(qū)8形成的電容。即，由于應力減小，閾值的變化ΔVTM減小，例如從ΔVTM1到ΔVTM2。在這種情況下，由以上公式可見，每次重寫數(shù)據(jù)時要取出或者注入到柵極絕緣膜11的電荷量變小。因此，抑制了柵極氧化膜的惡化，并且抑制了導通電流的惡化和保持特性的惡化。
圖35示出了溝道區(qū)8的壓縮應力與柵極電壓的閾值變化之間的關系圖?？v軸是由于柵極電壓的閾值的變化的VTM偏移(V)(在上述情況中的ΔVTM)，橫軸是溝道區(qū)8的壓縮應力(MPa)。在這種情況下，負號表示壓縮應力。由圖35可以看出，隨著溝道區(qū)8的壓縮應力減小，VTM偏移(ΔVTM)減小。為了得到限制上述惡化的效果，最好在存儲單元的設計中減小VTM偏移到0.5V或更低。在這種情況下，應該理解的是必需將溝道區(qū)8的壓縮應力設置為大約50MPa或更小。此外，更優(yōu)選將VTM偏移設置為0.3V或更小。在這種情況下，壓縮應力減小到大約20MPa或更小。
另一方面，當溝道區(qū)8的拉伸應力較大時，存在在二氧化硅膜與硅膜之間的界面能級處氫原子的結合變弱從而容易產生界面能級的問題，如在J.APPL.Phys，Vol.77，PP.699-705(1995)中由J.T.Yount等人介紹的。在快閃存儲器的情況下，在隧道膜與硅膜之間的界面，界面能級的產生和恢復起因柵極電壓的閾值變化。因此，當拉伸應力較大時，快閃存儲器的保持特性也下降。雖然對于更好的保持特性，溝道區(qū)8的拉伸應力的上限并不總是清楚的，但是發(fā)現(xiàn)至少對于具有+50MPa或更小的元件可以得到更好的保持特性，更優(yōu)選具有+20MPa的元件。這里，加號表示拉伸應力。因此最好溝道區(qū)8具有+50MPa或更小的拉伸應力，以便得到更好的保持特性。更優(yōu)選拉伸應力為+20MPa或更小。
由上述結果，最好溝道區(qū)8的應力P滿足-50MPa(壓縮)≤P≤50MPa(拉伸)的關系。更優(yōu)選應力P滿足-20Mpa(壓縮)≤P≤+20MPa(拉伸)的關系。
而且，如上所述ΔVTM的減小對于多值存儲單元是有效的。圖36示出了柵極電壓的閾值的分布圖。顯示在圖右側的″數(shù)據(jù)″表示要儲存的數(shù)據(jù)，并且縱軸表示對應于數(shù)據(jù)的閾值電壓VTM。橫軸表示電壓VTM的頻率。對應于每個數(shù)據(jù)的閾值電壓VTM隨著電壓VTM的VTM偏移(ΔVTM)更小而分布在更窄的范圍中。圖36示出了全部可以儲存的四個數(shù)據(jù)類型，作為例子。但是，如果VTM偏移進一步減小，則能夠存儲更多的數(shù)據(jù)類型。
接著，下面將介紹在本發(fā)明第一實施例中的非易失存儲器件的制造方法。圖2A和2B到圖11A和11B示出了在本發(fā)明的非易失存儲器件的制造方法中的步驟的剖面圖。但是，在圖2A到11A與圖2B到11B之間的關系與圖1A與1B(沿線A-A′的剖面圖)之間的關系相同。而且，圖1A和1B也適當?shù)赜糜诮榻B。
首先，如圖2A和2B所示，通過熱氧化方法形成柵極絕緣膜11a，其具有10nm的膜厚度，并覆蓋表面已經清潔的半導體襯底10。
接著，如圖3A和3B所示，N型雜質通過柵極絕緣膜11a離子注入到半導體襯底10中。隨后，通過熱處理形成深N阱13。然后，P型雜質通過柵極絕緣膜11a離子注入到半導體襯底10中。由此，通過熱處理形成P阱14。
接著，如圖4A和4B所示，通過CVD(化學氣相淀積)方法形成多晶硅膜以具有250nm的膜厚度，并覆蓋柵極絕緣膜11a。在多晶硅膜上通過CVD方法形成氮化硅膜以具有150nm的膜厚度。隨后，通過光刻和蝕刻技術構圖氮化硅膜和多晶硅膜成為存儲單元的形狀。由此，形成氮化硅膜17和浮柵16。
接著，如圖5A所示，通過光刻和蝕刻技術以與氮化硅膜17和浮柵16自對準的方式形成器件隔離溝槽(溝槽)19。溝槽19的深度比深N阱13更深。通過上述蝕刻工藝，柵極絕緣膜11a成為柵極絕緣膜11。在這種情況下，如圖5B所示，沿圖5B的方向沒有形成器件隔離溝槽19。
接著，如圖6A和6B所示，通過高密度等離子體CVD方法形成二氧化硅膜20d，填充器件隔離溝槽19并覆蓋氮化硅膜17和浮柵16的周圍和上部。隨后，對二氧化硅膜20d進行CMP(化學機械拋光)方法，從而露出氮化硅17的表面，并且二氧化硅膜20d的表面變平。
接著，如圖7A和7B所示，通過濕蝕刻技術除去浮柵16上的氮化硅膜17。
接著，如圖8A和8B所示，通過各向異性刻蝕技術使二氧化硅膜20d低于浮柵16。由此，形成器件隔離絕緣部分20。隨后，通過CVD方法形成氧氮化硅膜22a，其具有30nm的膜厚度，并覆蓋器件隔離絕緣部分20、浮柵16和柵極絕緣膜11。
接著，如圖9A和9B所示，通過CVD方法形成多晶硅膜24a，其具有100nm的膜厚度，并覆蓋氧氮化硅膜22a。隨后，通過磁控濺射方法形成鎢膜25a，以覆蓋多晶硅膜。鎢膜25a對半導體襯底10施加拉伸應力。通過使用上述拉伸應力能夠控制溝道區(qū)的應力。通過改變淀積速率、濺射時的襯底溫度和膜厚度，應力值被控制為所希望的值。
接著，如圖10A和10B所示，通過光刻和蝕刻構圖氧氮化硅膜22a、多晶硅膜24a和鎢膜25a，形成多晶硅層間絕緣膜22、多晶硅膜24和金屬膜25。
如圖11A和11B所示，通過利用多晶硅膜24和柵極絕緣膜作為掩模，離子注入N型雜質。隨后，通過熱處理形成源極27和漏極28。
通過上述制造方法能夠制造在圖1A和1B中所示的溝道區(qū)8中具有較小應力的非易失存儲器件。
根據(jù)本發(fā)明，能夠緩和溝道區(qū)的應力并改善在溝道區(qū)中電子的遷移性。因此，改善了存儲單元的導通/截止比，從而能夠改善每次數(shù)據(jù)重寫時從浮柵取出或注入到浮柵中的電荷數(shù)量。由此，能夠減少柵極絕緣膜(隧道氧化膜)的惡化。另外，通過緩和在柵極絕緣膜(隧道氧化膜)與溝道區(qū)之間的界面處的應力，可以抑制由重寫操作產生的界面能級的增加。由此，能夠抑制導通電流的惡化。因此，能夠在非易失存儲器件中抑制由于寫入操作或擦除操作的重寫操作的重復引起的導通電流的減小和保持特性的惡化。
下面將參考附圖介紹根據(jù)本發(fā)明第二實施例的非易失存儲器件。
圖12A示出了根據(jù)本發(fā)明第二實施例的非易失存儲器件的結構剖面圖，圖12B是沿圖12A中的線A-A′的非易失存儲器件的剖面圖。在第二實施例中的非易失存儲器件具有半導體襯底10、柵極絕緣膜11、浮柵16、多晶硅層間絕緣膜22、控制柵極26和器件隔離絕緣部分20。這里，將介紹半導體襯底10的導電類型為P型的情況。但是，同樣適用于N型。
在圖12B中，半導體襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以接觸半導體襯底10的表面。沿橫向在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)8。它們之間的距離為150nm。
作為第一絕緣膜的柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。膜厚度為10nm，從而電荷可以隧穿。
作為電荷存儲膜的浮柵16由多晶硅形成，以覆蓋溝道區(qū)8上的柵極絕緣膜11。膜厚度為250nm。浮柵16具有150×150nm的平面尺寸。
形成作為第二電荷存儲膜的多晶硅層間電荷存儲膜22，以覆蓋浮柵16。多晶硅層間絕緣膜22由氧氮化硅或二氧化硅、氮化硅和二氧化硅的層疊膜形成。膜厚度為30nm。
控制柵極26由多晶硅形成，以覆蓋多晶硅層間絕緣膜22。膜厚度為200nm。
在圖12A中，在半導體襯底10上形成器件隔離溝槽19，用于鄰近器件的彼此分隔，并且用器件隔離絕緣部分20填充器件隔離溝槽19。器件隔離絕緣部分20具有膜結構(filmed structure)的STI(淺溝槽隔離)結構，該膜結構由從器件隔離溝槽19的側壁開始依次形成的二氧化硅膜20a、氮化硅膜20b和二氧化硅膜20c組成。器件隔離絕緣部分20的深度比深N阱13更深。二氧化硅膜20a和氮化硅20b的厚度分別為10nm和3nm。通過使用具有膜結構的STI結構，能夠控制溝道區(qū)的應力。
具有膜結構的STI結構通過調整STI結構的膜的厚度、膜形成的條件和器件隔離溝槽19的深度的組合，能夠減小要加到溝道區(qū)8的應力。而且，通過調整器件隔離絕緣部分20的組分，能夠減小加到溝道區(qū)8的應力。
在圖34到36中所示的特性與第一實施例的相同，省略了它們的介紹。
接著，下面將介紹根據(jù)本發(fā)明第二實施例的非易失存儲器件制造方法。圖2A和2B到圖5A和5B、圖19A和19B到圖21A和21B以及圖9A和9B到圖11A和11B示出了在本發(fā)明第二實施例中的非易失存儲器件制造方法的步驟的剖面圖。圖12A和圖12B之間的關系與剖面與沿線A-A′的剖面的關系相同。而且，圖12A和12B也適當?shù)赜糜诮榻B。
首先，用與第一實施例的非易失存儲器制造方法中相同的方法形成圖2A和2B到圖5A和5B中所示的器件隔離溝槽19。
接著，如圖13A和13B所示，通過熱氧化方法氧化器件隔離溝槽19的內壁和浮柵16的外壁，形成二氧化硅膜20a，其具有10nm的厚度。隨后，通過等離子體CVD方法形成氮化硅膜20b，其具有3nm的厚度。而且，通過高密度等離子體CVD方法形成二氧化硅膜20c，以嵌入剩余的器件隔離溝槽19。隨后，通過CMP方法拋光氮化硅膜20b和二氧化硅膜20c，直到露出氮化硅膜17的表面。與普通STI結構的情況相比，具有該膜結構的STI結構加到溝道區(qū)的壓縮應力較小。因此，能夠得到更好的保持特性。而且，根據(jù)氮化硅膜20b的厚度或二氧化硅膜20a的氧化條件能夠控制加到溝道區(qū)的應力。
接著，如圖14A和14B所示，通過濕蝕刻除去在浮柵16上的氮化硅膜17的一部分和氮化硅膜20b的一部分。
接著，如圖15A和15B所示，通過各向異性刻蝕技術調節(jié)二氧化硅膜20a和二氧化硅膜20c的高度到氮化硅膜20b的高度。由此，完成器件隔離絕緣部分20。隨后，通過CVD方法形成氧氮化硅膜22a，以覆蓋器件隔離絕緣部分20、浮柵16和柵極絕緣膜11。硅氧氮化物膜22a的膜厚度為30nm。
接著，根據(jù)參考圖9A和9B到圖11A和11B介紹的非易失存儲器件的制造方法形成上部結構、源極27和漏極28。在這種情況下，當形成上部結構時，形成金屬膜25的步驟并不總是必需的。而且，該步驟可以是形成硅和金屬的復合薄膜的步驟。
能夠根據(jù)上述制造方法制造在溝道區(qū)8中具有小應力的在圖12A和12B的非易失存儲器件。而且，在第二實施例中，還能夠得到與在第一實施例中介紹的相同的優(yōu)點。
接著，下面將參考附圖介紹根據(jù)本發(fā)明第三實施例的非易失存儲器件。
圖16A示出了在本發(fā)明第三實施例中的非易失存儲器件的結構剖面圖。圖16B是沿圖16A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有半導體襯底10、柵極絕緣膜11、浮柵16、層間絕緣膜22、控制柵極26和器件隔離絕緣部分20。這里，將介紹半導體襯底10為P型的情況。但是，同樣適于N型的情況。
參考圖16B，半導體襯底10包括從襯底10的表面開始依次形成的硅膜10a和硅鍺膜10b的膜結構。在制造非易失存儲器件之前的硅膜10a受到來自硅鍺膜10b的拉伸應力并且在制造非易失存儲器件的時候產生的壓縮應力被抵消。由此，能夠控制溝道區(qū)8的應力。而且，半導體襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以接觸半導體襯底10的表面。在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)8。它們之間的距離為150nm。
通過調整硅鍺膜10b和硅膜10a的膜厚度以及膜形成條件，具有膜結構的半導體襯底10可以調節(jié)加到溝道區(qū)8的應力。
作為第一絕緣膜的柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。柵極絕緣膜11的膜厚度為10nm，從而電荷可以隧穿。
作為電荷存儲膜的浮柵16由多晶硅形成，以覆蓋溝道區(qū)8上的柵極絕緣膜11。浮柵16的膜厚度為250nm。浮柵16具有150×150nm的平面尺寸。
形成作為第二絕緣膜的層間絕緣膜22，以覆蓋浮柵16。層間絕緣膜22的材料是二氧化硅或二氧化硅、氮化硅和二氧化硅的層疊膜。層間絕緣膜22的膜厚度為30nm。
控制柵極26由多晶硅形成，以覆蓋層間絕緣膜22?？刂茤艠O26的膜厚度為200nm。
如圖16A所示，在半導體襯底10中形成用于將相鄰器件彼此分隔的器件隔離溝槽19，并用器件隔離絕緣部分20填充。器件隔離絕緣部分20為STI(淺溝槽隔離)結構。器件隔離溝槽19的深度比深N阱13的深度更深。由二氧化硅形成器件隔離絕緣部分20。
因為在圖34到36中所示的特性與第一實施例的相同，所以省略了它們的介紹。
接著，下面將介紹根據(jù)本發(fā)明第三實施例的非易失存儲器件制造方法。圖17A和17B以及圖2A和2B到圖11A和11B示出了在本發(fā)明第三實施例中的非易失存儲器件制造方法的剖面圖。這里，圖2A與圖2B的關系與圖16A與16B的相同(圖16B是沿圖16A中的線的剖面圖)。而且，圖16A和16B也適當?shù)赜糜诮榻B。
如圖17A和17B所示，通過CVD方法在表面清潔過的硅襯底10c上外延生長硅鍺膜，作為硅鍺膜10b。在這種情況下，硅鍺膜的厚度足以緩和在硅鍺膜與硅襯底10c之間產生的應力，并減少由于應力緩和產生的晶體缺陷，使晶體缺陷直到不妨礙器件制造的密度。隨后，通過CVD方法外延生長硅膜作為硅膜10a。在硅膜與硅鍺膜之間的晶格常數(shù)的差產生的拉伸應力加到硅膜。由此，能夠控制溝道區(qū)8的應力。
接著，根據(jù)參考在第一實施例中的圖2A和2B到圖11A和11B介紹的非易失存儲器件制造方法，如圖17A和17B所示，在襯底上形成非易失存儲器件。在這種情況下，形成金屬膜25的步驟并不總是必需的。而且，可以使用形成硅和金屬的復合薄膜的步驟。
能夠制造圖16A和16B的具有小應力溝道區(qū)8的非易失存儲器件。在第三實施例中也可以得到與在第一實施例中介紹的相同的優(yōu)點。
接著，下面將參考附圖介紹根據(jù)本發(fā)明第四實施例的非易失存儲器件。
圖18A和18B示出了本發(fā)明的非易失存儲器件的第四實施例的結構剖面圖。圖18B是沿圖18A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有硅襯底10、柵極絕緣膜11、浮柵16、層間絕緣膜22、控制柵極26和器件隔離絕緣部分20。這里，將介紹硅襯底10為P型的情況。但是，同樣適用于N型。
參考圖18B，硅襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以接觸半導體襯底10的表面。在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)8。它們之間的距離為150nm。區(qū)域29是通過在蝕刻半導體襯底10之后外延生長添加碳的硅膜所形成的區(qū)域。形成區(qū)域29以包括源極27和漏極28中的每一個的一部分。通過利用該結構，拉伸應力加到溝道區(qū)8。由于在溝道區(qū)8的硅與區(qū)域29的添加碳的硅之間的晶格常數(shù)的差產生該應力。通過改變碳的添加量、區(qū)域29與溝道8之間的位置關系或區(qū)域29的深度，可以調節(jié)應力。由此，通過利用拉伸應力，能夠控制溝道區(qū)8的應力。
作為第一絕緣膜的柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。柵極絕緣膜11的膜厚度為10nm，從而電荷可以隧穿。
作為電荷存儲膜的浮柵16由多晶硅形成，以覆蓋溝道區(qū)8上的柵極絕緣膜11。浮柵16的膜厚度為250nm。浮柵16具有150×150nm的平面尺寸。
形成作為第二絕緣膜的多晶硅層間絕緣膜22，以覆蓋浮柵16。多晶硅層間絕緣膜22由氧氮化硅或者二氧化硅、氮化硅和二氧化硅的層疊膜形成，具有30nm的膜厚度。
控制柵極26由多晶硅形成，覆蓋多晶硅層間絕緣膜22?？刂茤艠O26的膜厚度為200nm。
參考18A，在半導體襯底10中形成用于將相鄰器件彼此分隔的器件隔離溝槽19，并用器件隔離絕緣部分20填充。器件隔離絕緣部分20具有STI(淺溝槽隔離)結構。器件隔離絕緣部分20的深度比深N阱13更深。器件隔離絕緣部分20的材料是二氧化硅。
因為在圖34到36中所示的特性與第一實施例的相同，所以省略了它們的介紹。
接著，下面將介紹根據(jù)本發(fā)明第四實施例的非易失存儲器件制造方法。圖2A和2B到圖10A和10B以及圖19A和19B到圖22A和22B示出了在本發(fā)明第四實施例中的非易失存儲器件制造方法的剖面圖。這里，圖18A與圖18B之間的關系與其它圖的相同(圖18B是沿圖18A中的線A-A′的非易失存儲器件的剖面圖)。圖18A和18B適當?shù)赜糜诮榻B。
首先，根據(jù)第一實施例中的非易失存儲器件制造方法形成在圖2A和2B到圖10A和10B所示的控制柵極26。在這種情況下，形成金屬膜25的步驟并不總是必需的。而且，可以使用形成硅和金屬的復合薄膜的步驟。
接著，如圖19A和19B所示，通過CVD方法形成二氧化硅膜40，以覆蓋浮柵16、層間絕緣膜22、控制柵極26和柵極絕緣膜11。
接著，如圖20A和20B所示，通過光刻和蝕刻技術構圖二氧化硅膜40和柵極絕緣膜11。
接著，如圖21A和21B所示，通過利用二氧化硅膜40作為掩模干蝕刻半導體襯底10。而且，在清潔蝕刻的半導體襯底的表面之后，通過選擇性外延生長技術僅在半導體襯底的蝕刻區(qū)域中形成添加碳的硅膜29。根據(jù)添加碳的硅膜29與半導體襯底10之間的晶格常數(shù)的差，拉伸應力加到溝道區(qū)。根據(jù)上述拉伸應力能夠控制溝道區(qū)的應力。而且，根據(jù)要加入的碳的數(shù)量能夠控制加到溝道區(qū)的應力。
接著，如圖22A和22B所示，通過蝕刻除去二氧化硅膜。隨后，通過利用控制柵極26作為掩模，離子注入N型雜質。然后，通過熱處理形成源極27和漏極28。
根據(jù)上述制造方法，能夠制造具有小應力的溝道區(qū)8的非易失存儲器件，如圖18A和18B所示。而且，如第四實施例所示，能夠得到與第一實施例中介紹的相同的優(yōu)點。
接著，下面將參考附圖介紹根據(jù)本發(fā)明第五實施例的非易失存儲器件。
圖23A示出了根據(jù)本發(fā)明第五實施例中的非易失存儲器件的結構剖面圖。圖23B是沿圖23A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有硅襯底10、柵極絕緣膜11、電荷存儲絕緣膜16、層間絕緣膜22、控制柵極26和器件隔離絕緣部分20。這里，將介紹半導體襯底10的導電類型為P型的情況。但是，同樣適用于N型半導體襯底。
參考圖23B，硅襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以接觸半導體襯底10的表面。在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)8。它們之間的距離為150nm。
柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。柵極絕緣膜11的膜厚度為1.5nm，從而電荷可以隧穿。
在溝道區(qū)8上的柵極絕緣膜11上形成電荷存儲絕緣膜16。電荷存儲絕緣膜16由包含精細的硅顆粒16b的二氧化硅膜16a形成。二氧化硅膜16a的膜厚度為250nm。精細的硅顆粒16b的顆粒直徑為5nm。電荷存儲絕緣膜16具有150nm×150nm的平面尺寸。
層間絕緣膜22由二氧化硅形成，以覆蓋電荷存儲絕緣膜。層間絕緣膜22的膜厚度為7nm。
形成控制柵極26，覆蓋層間絕緣膜22?？刂茤艠O26具有金屬膜25和多晶硅膜24。形成多晶硅膜24，以覆蓋多晶硅層絕緣膜22。多晶硅膜24的膜厚度為100nm。形成金屬膜25，以覆蓋多晶硅膜24。金屬膜25對溝道區(qū)8施加拉伸應力，以緩和溝道區(qū)8的壓縮應力。金屬膜26的膜厚度為150nm。金屬膜25由鎢、鉭、鉬或它們中任何一個的氮化物形成。
通過調節(jié)金屬膜25的厚度和材料，能夠得到所需的拉伸應力。此外，通過調節(jié)上述鎢等以及它們中任何一個的氮化物的組分，可以得到所需的拉伸應力。由此，能夠根據(jù)壓縮應力緩和溝道區(qū)8的壓縮應力。
如圖23A所示，在半導體襯底10中形成用于將相鄰器件彼此分隔的器件隔離溝槽19，并用器件隔離絕緣部分20填充。器件隔離絕緣部分20具有STI(淺溝槽隔離)結構。器件隔離絕緣部分20的深度比N阱13更深，并且器件隔離絕緣部分20由二氧化硅形成。
因為在圖34到36中所示的特性與第一實施例的相同，所以省略了它們的介紹。
因為除電荷存儲絕緣膜16的材料不同以外，在本發(fā)明第五實施例中的非易失存儲器件制造方法與第一實施例相同，所以省略其介紹。但是，能夠通過采用和焙燒散布精細的硅顆粒的二氧化硅漿料形成電荷存儲絕緣膜16。
在第五實施例中也可以得到與在第一實施例中相同的優(yōu)點。
這里，可以用包含電荷俘獲中心的電荷存儲絕緣膜16′代替電荷存儲絕緣膜16作為介質膜，如圖37A和37B所示。在這種情況下，可以省略多晶硅層絕緣膜22。
接著，下面將參考附圖介紹根據(jù)本發(fā)明第六實施例的非易失存儲器件。
圖24A示出了根據(jù)本發(fā)明第六實施例的非易失存儲器件的結構剖面圖。圖24B是沿圖24A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有硅襯底10、柵極絕緣膜11、電荷存儲絕緣膜16、層間絕緣膜22、控制柵極26和器件隔離絕緣部分20。這里，將介紹半導體襯底10的導電類型為P型的情況。但是，也同樣適用于N型。
參考圖24B，硅襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以接觸半導體襯底10的表面。在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)。它們之間的距離為150nm。
柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。形成柵極絕緣膜11，其具有7nm的膜厚度，從而電荷可以隧穿。
在溝道區(qū)8上的柵極絕緣膜11上形成電荷存儲絕緣膜16。電荷存儲絕緣膜16由氮化硅、氧化鋁、氧氮化鋁、氧化鉿、氧氮化鉿、硅鉿氧氮化物、氧化鋯、氧氮化鋯和硅鋯氧氮化物中的任一個形成。通過包含電荷俘獲中心的這些材料中的任一個形成電荷存儲膜16。形成電荷存儲絕緣膜16具有10nm的膜厚度。電荷存儲絕緣膜16具有150nm×150nm的平面尺寸。
在電荷存儲絕緣膜16上形成二氧化硅的層間絕緣膜22。形成層間絕緣膜22，其具有7nm的膜厚度。
形成控制柵極26，以覆蓋層間絕緣膜22?？刂茤艠O26具有金屬膜25和多晶硅膜24。形成多晶硅膜24，以覆蓋多晶硅層間絕緣膜22。形成多晶硅膜24，其具有100nm的膜厚度。形成金屬膜25，以覆蓋多晶硅膜26。金屬膜25對溝道區(qū)8施加拉伸應力，以緩和溝道區(qū)8的壓縮應力。金屬膜25的膜厚度為150nm。金屬膜25以下中的任何一個形成，鎢、鉭、鉬、它們中任何一個的氮化物或它們的組合(疊層)。
參考24A，在半導體襯底10中形成用于將相鄰器件彼此分隔的器件隔離溝槽19，并用器件隔離絕緣部分20填充。器件隔離絕緣部分20具有STI(淺溝槽隔離)結構。器件隔離絕緣部分20的深度比N阱13更深，并且器件隔離絕緣部分20由二氧化硅形成。
因為在圖34到36中所示的特性與第一實施例的相同，所以省略了它們的介紹。
因為除電荷存儲絕緣膜16的材料不同以外，在本發(fā)明第六實施例中的非易失存儲器件制造方法與第一實施例相同，所以省略其介紹。
在第六實施例中也可以得到與第一實施例中相同的優(yōu)點。
接著，下面將參考附圖介紹根據(jù)本發(fā)明第七實施例的非易失存儲器件。
圖25A示出了本發(fā)明的非易失存儲器件的第七實施例的結構剖面圖。圖25B是沿圖25A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有半導體襯底10、柵極絕緣膜11、鐵電膜18、控制柵極26和器件隔離絕緣部分20。在這種情況下，將介紹半導體襯底10的導電類型為P型的情況。但是，同樣適用于N型。而且，鐵電膜18為具有從柵極絕緣膜11的側面開始依次形成的金屬和鐵電物質的層疊結構的薄膜。
參考圖25B，半導體襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以接觸半導體襯底10的表面。在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)8。它們之間的距離為150nm。
作為第一絕緣膜的柵極絕緣膜11由氧化鉿形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。形成柵極絕緣膜11，其具有8nm的膜厚度。
作為電荷存儲膜的鐵電膜18由在溝道區(qū)8上的柵極絕緣膜11上的鉭酸鉍酸鍶(tantalic-acid bismuthate strontium)形成。形成鐵電膜18，其具有250nm的膜厚度。鐵電膜18具有150×150nm的平面尺寸。而且，在柵極絕緣膜11與鐵電膜18之間可以存在金屬膜(未示出)。
控制柵極26由在鐵電膜18上的釕形成。形成控制柵極26，其具有100nm的膜厚度。
參考25A，在半導體襯底10中形成用于將相鄰器件彼此分隔的器件隔離溝槽19，并用器件隔離絕緣部分20填充。器件隔離絕緣部分20具有二氧化硅20a、氮化硅20b和二氧化硅20c的膜結構的STI(淺溝槽隔離)結構。器件隔離絕緣部分20的深度比深N阱13更深。二氧化硅20a和氮化硅20b的厚度分別為10nm和3nm。通過膜結構的STI結構能夠類似于第二實施例的情況控制溝道區(qū)的應力。
因為圖34到36的特性與第一實施例的相同，所以省略了它們的介紹。
因為除了未形成層間絕緣膜22之外，第七實施例與第二實施例相同，所以省略了本發(fā)明第七實施例的非易失存儲器件的介紹。
在第七實施例中也可以得到與第一實施例中相同的優(yōu)點。
接著，下面將參考附圖介紹根據(jù)本發(fā)明第八實施例的非易失存儲器件。
圖26A示出了根據(jù)本發(fā)明第八實施例的非易失存儲器件的結構剖面圖。圖26B是沿圖26A的線A-A′的非易失存儲器件的剖面圖。非易失存儲器件具有半導體襯底10、柵極絕緣膜11、浮柵16、多晶硅層間絕緣膜22、控制柵極26、側壁30、膜絕緣膜35和器件隔離絕緣部分20。在這種情況下，將介紹半導體襯底10的導電類型為P型的情況，同樣適用于N型。
參考圖26B，半導體襯底10在半導體襯底10的表面?zhèn)壬暇哂杏肗型雜質摻雜的深N阱13和用P型雜質摻雜的P阱14。在P阱14中形成N型源極27和漏極28，以與半導體襯底10的表面接觸。在源極27和漏極28之間的區(qū)域為非易失存儲器件的溝道區(qū)。它們之間的距離為150nm。
作為第一絕緣膜的柵極絕緣膜11由二氧化硅形成，以覆蓋溝道區(qū)8、源極27和漏極28中的每一個的至少一部分。形成柵極絕緣膜11，其具有10nm的膜厚度，從而電荷可以隧穿。
作為電荷存儲膜的浮柵16由多晶硅形成，以覆蓋溝道區(qū)8上的柵極絕緣膜11。浮柵16形成為具有250nm的膜厚度。浮柵16具有150nm×150nm的平面尺寸。
形成作為第二絕緣膜的多晶硅層間絕緣膜22，以覆蓋浮柵16。多晶硅層間絕緣膜22由氧氮化硅或二氧化硅、氮化硅和二氧化硅的層疊膜形成。形成多晶硅層間絕緣膜22具有30nm的膜厚度。
形成控制柵極26，以覆蓋多晶硅層間絕緣膜22。控制柵極26具有硅化物膜25和多晶硅膜24。形成多晶硅膜24，以覆蓋多晶硅層間絕緣膜22。形成多晶硅膜24，其具有200nm的膜厚度。硅化物膜25由CoSi2形成，以覆蓋多晶硅膜24。形成硅化物膜25，以具有100nm的膜厚度。
形成側壁30覆蓋浮柵16、多晶硅層間絕緣膜22和控制柵極26的每個側面，從而側壁30的下部接觸柵極絕緣膜11。側壁30具有拉伸應力。能夠用拉伸應力緩和溝道區(qū)8的壓縮應力。具體的，在接觸柵極絕緣膜11的部分和幾乎平行于柵極絕緣膜11的部分中的拉伸應力分別具有較大的作用。側壁30具有第一側壁絕緣膜31、第二側壁絕緣膜32和第三側壁絕緣膜33。
第一側壁絕緣膜31覆蓋浮柵16、多晶硅層間絕緣膜22和控制柵極26的側面，并且形成膜31的下部接觸柵極絕緣膜11。第一側壁絕緣膜31由二氧化硅形成，其具有10nm的膜厚度。制造方法為CVD方法，例如，低壓CVD方法。
形成第二側壁絕緣膜32，以覆蓋第一側壁絕緣膜31的表面。例如，膜32是包含氮化硅(SiN)膜、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一種的膜。制造方法是低壓CVD方法。最好薄膜形成的溫度范圍為600℃到900℃。在該范圍中，能夠使膜具有拉伸應力。形成第二側壁絕緣膜32，其具有10nm的膜厚度。
第三側壁絕緣膜33由二氧化硅形成，以覆蓋第二側壁絕緣膜32的表面。制造方法為CVD方法，例如，低壓CVD方法。形成第三側壁絕緣膜33，其具有20nm的膜厚度。因為沿幾乎平行于半導體襯底10的表面的方向具有拉伸應力，所以第一側壁絕緣膜31、第二側壁絕緣膜32和第三側壁絕緣膜33中的至少一個可以緩和溝道區(qū)8的壓縮應力。
形成作為第三絕緣膜的層間絕緣膜35，以覆蓋柵極絕緣膜11、側壁30和控制柵極26。膜35由包含氮化硅、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一種的膜組成。制造方法為CVD方法，例如，低壓CVD方法。源氣體為硅烷或二氯甲硅烷。從膜質量的觀點來看，最好膜形成溫度在從600℃到900℃的范圍內(膜具有拉伸應力的條件)。形成層間絕緣膜35，其具有200nm的膜厚度。而且，可以通過采用一甲基硅烷和肼作為源氣體的CVD方法形成膜。層間絕緣膜35具有拉伸應力，并且能夠用拉伸應力緩和溝道區(qū)8的壓縮應力。
參考圖26A，在半導體襯底10中形成用于將相鄰器件彼此分隔的器件隔離溝槽19，并用器件隔離絕緣部分20填充。器件隔離絕緣部分20具有STI(淺溝槽隔離)結構。器件隔離絕緣部分20的深度比深N阱13更深。器件隔離絕緣部分20由二氧化硅形成。
因為圖34到36的特性與第一實施例的情況相同，所以省略了它們的介紹。
接著，下面將介紹根據(jù)本發(fā)明第八實施例的非易失存儲器件制造方法。圖2A和2B到圖8A和8B、圖27A和27B到圖33A和33B示出了根據(jù)本發(fā)明第八實施例的非易失存儲器件制造方法的剖面圖。這里，圖27A和27B之間的關系與在其它圖中的相同(圖26B是沿圖26A中的線A-A′的剖面圖)。
首先，根據(jù)第一實施例中的非易失存儲器件制造方法進行處理，直到形成圖2A和2B到圖8A和8B所示的氧氮化硅膜22a。
接著，如圖27A和27B所示，通過CVD方法形成多晶硅膜24a，其具有300nm的膜厚度，并覆蓋氧氮化硅膜22a。
接著，如圖28A和28B所示，通過光刻和蝕刻技術構圖氧氮化硅膜22a和多晶硅膜24a，以形成多晶硅膜24和多晶硅層間絕緣膜22。
參考圖29A和29B，通過利用多晶硅膜24作為掩模離子注入N型雜質，然后，通過熱處理形成源極27和漏極28。
如圖30A和30B所示，通過CVD方法形成用于側壁的二氧化硅膜31a、氮化硅膜32a和二氧化硅膜33a，分別具有10nm、10nm和20nm的厚度，并覆蓋柵極絕緣膜11和多晶硅膜24。在這種情況下，采用上述制造條件，以具有拉伸應力。由此，能夠減少溝道區(qū)8的壓縮應力。
如圖31A和31B所示，通過各向異性刻蝕形成側壁30(第一側壁絕緣膜31、第二側壁絕緣膜32和第三側壁絕緣膜33)。
如圖32A和32B所示，通過濺射方法形成Co膜，其具有100nm的膜厚度，并覆蓋多晶硅膜24。隨后，通過光刻和蝕刻技術，Co膜留在多晶硅膜24上。然后，進行熱處理，從而剩余的Co膜與多晶硅膜24反應，以形成厚度100nm的CoSi2的硅化物膜25。由此，形成控制柵極26(硅化物膜25和多晶硅膜24)。
接著，如圖33A和33B所示，通過CVD方法形成層間絕緣膜35，以具有200nm的厚度，并覆蓋柵極絕緣膜11、側壁30和控制柵極26。在這種情況下，采用上述制造條件，以具有拉伸應力。由此，能夠減少溝道區(qū)8的壓縮應力。
能夠根據(jù)上述制造方法制造在溝道區(qū)8中具有小應力的非易失存儲器件，如圖26A和26B所示。
在第八實施例中也可以得到與第一實施例相同的優(yōu)點。
上述實施例只要它們不互相矛盾就可以應用。
根據(jù)本發(fā)明，能夠抑制在溝道區(qū)中半導體襯底的應力。結果，能夠增加存儲單元的電流導通/截止比并抑制柵極氧化膜的惡化。由此，能夠保持存儲單元的特性，以改善重寫操作的次數(shù)并實現(xiàn)適于多值存儲器的單元特性。
權利要求
1.一種非易失存儲器件，包括在半導體襯底中形成的源極和漏極區(qū)；在所述半導體襯底中的所述源極區(qū)和所述漏極區(qū)之間的溝道區(qū)上形成的絕緣膜；在所述溝道區(qū)上形成的介質膜，以儲存電荷；以及在所述介質膜上形成的控制柵極，其中在所述溝道區(qū)中的壓縮應力等于或小于50MPa。
2.根據(jù)權利要求1的非易失存儲器件，其中在所述溝道區(qū)中的拉伸應力等于或小于50MPa。
3.根據(jù)權利要求1的非易失存儲器件，其中所述控制柵極具有層疊結構，在該結構中從所述介質膜的一側開始依次層疊導電半導體膜和金屬膜。
4.根據(jù)權利要求3的非易失存儲器件，其中所述金屬膜包含從由鎢、鉭、鉬、氮化鎢、氮化鉭和氮化鉬構成的組中挑選出來至少一種材料。
5.根據(jù)權利要求1的非易失存儲器件，其中所述半導體襯底的至少一部分具有層疊結構，在該結構中從所述半導體襯底的表面?zhèn)乳_始依次層疊硅區(qū)域和硅鍺區(qū)域。
6.根據(jù)權利要求1的非易失存儲器件，其中所述源極區(qū)和所述漏極區(qū)中的至少一個包含添加碳的硅區(qū)域和添加碳的硅鍺區(qū)域中的一種。
7.根據(jù)權利要求1到6中任一個的非易失存儲器件，其中所述介質膜包括半導體薄膜。
8.根據(jù)權利要求1到6中任一個的非易失存儲器件，其中所述介質膜包括包含電荷俘獲中心的電荷存儲絕緣膜。
9.根據(jù)權利要求8的非易失存儲器件，其中所述電荷存儲絕緣膜由從氮化硅、氧化鋁、鋁氧氮化物、氧化鉿、鉿氧氮化物、硅鉿氧化物、硅鉿氧氮化物、氧化鋯、鋯氧氮化物、硅鋯氧化物和硅鋯氧氮化物構成的組中挑選出來的材料形成。
10.根據(jù)權利要求1到6中任一個的非易失存儲器件，其中所述介質膜包括其中散布半導體顆粒的電荷存儲絕緣膜。
11.根據(jù)權利要求1到6中任一個的非易失存儲器件，其中所述介質膜包括鐵電膜。
12.根據(jù)權利要求1到6中任一個的非易失存儲器件，其中所述介質膜具有層疊結構，其中從所述絕緣膜的一側開始依次層疊金屬膜和鐵電膜。
13.根據(jù)權利要求1到6中任一個的非易失存儲器件，還包括形成的第一層間絕緣膜，其覆蓋所述絕緣膜和所述控制柵極。
14.根據(jù)權利要求13的非易失存儲器件，其中所述第一層間絕緣膜具有拉伸應力。
15.根據(jù)權利要求13的非易失存儲器件，其中所述第一層間絕緣膜由從SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜構成的組中選擇的至少一種膜組成。
16.根據(jù)權利要求13的非易失存儲器件，還包括形成的側壁絕緣膜，其覆蓋所述介質膜和所述控制柵極的側表面，并在所述側壁絕緣膜的底部接觸所述絕緣膜，其中所述側壁絕緣膜包括平行于所述絕緣膜形成的第一絕緣膜；以及平行于所述側表面的第二絕緣膜，以及所述第一絕緣膜具有拉伸應力。
17.根據(jù)權利要求16的非易失存儲器件，其中所述第一層間絕緣膜包含SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一種。
18.根據(jù)權利要求1或6中任一個的非易失存儲器件，還包括在所述半導體襯底中形成的器件隔離部分。
19.根據(jù)權利要求18的非易失存儲器件，其中所述器件隔離部分包括包含氮化硅膜的溝槽。
20.一種非易失存儲器件的制造方法，包括在半導體襯底上形成絕緣膜；在所述半導體襯底的溝道區(qū)上的所述絕緣膜上形成上部結構；以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，從而所述源極區(qū)和所述漏極區(qū)中的每一個接觸所述溝道區(qū)，并且所述源極區(qū)和所述漏極區(qū)彼此遠離，其中所述上部結構包括依次層疊的存儲電荷的介質膜和控制柵極，并且所述形成上部結構包括從所述介質膜的一側開始依次形成導電半導體膜和金屬膜，作為所述控制柵極，從而在形成所述非易失存儲器件之后，在所述溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
21.根據(jù)權利要求20的方法，其中所述金屬膜包括由從鎢、鉭、鉬、氮化鎢、氮化鉭和氮化鉬構成的組中挑選出來的至少一種材料形成的膜。
22.一種非易失存儲器件的制造方法，包括在半導體襯底上形成依次層疊的硅鍺膜和硅膜的層疊結構；在所述層疊結構上形成絕緣膜；形成上部結構，其中在所述半導體襯底的溝道區(qū)上依次層疊介質膜和控制柵極，以覆蓋所述絕緣膜；以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，從而所述源極區(qū)和所述漏極區(qū)中的每一個接觸所述溝道區(qū)，并且所述源極區(qū)和所述漏極區(qū)彼此遠離，其中形成所述層疊結構，從而在形成所述非易失存儲器件之后，在所述溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
23.一種非易失存儲器件的制造方法，包括在半導體襯底上形成絕緣膜；形成上部結構，其中在所述半導體襯底的溝道區(qū)上依次層疊介質膜和控制柵極，以覆蓋所述絕緣膜；在所述半導體襯底中要形成源極區(qū)和漏極區(qū)的至少一部分中形成添加碳的硅鍺膜和添加碳的硅膜中的一個；以及在所述半導體襯底中形成所述源極區(qū)和所述漏極區(qū)，從而所述源極區(qū)和所述漏極區(qū)中的每一個接觸所述溝道區(qū)，并且所述源極區(qū)和所述漏極區(qū)彼此遠離，其中形成所述添加碳的硅鍺膜和所述添加碳的硅膜中的每一個，從而在形成所述非易失存儲器件之后，在所述溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
24.一種非易失存儲器件的制造方法，包括在半導體襯底中形成器件隔離部分；在除所述器件隔離部分以外的所述半導體襯底的一部分上形成絕緣膜；形成上部結構，其中依次層疊電荷存儲膜、第二絕緣膜和控制柵極，以覆蓋在所述半導體襯底的溝道區(qū)上的所述絕緣膜；以及在所述半導體襯底中形成源極區(qū)和漏極區(qū)，從而所述源極區(qū)和所述漏極區(qū)中的每一個接觸所述溝道區(qū)，并且所述源極區(qū)和所述漏極區(qū)彼此遠離，其中所述形成器件隔離部分包括形成包含氮化硅膜的溝槽結構的所述器件隔離部分，從而在形成所述非易失存儲器件之后，在所述溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
25.一種非易失存儲器件的制造方法，包括在半導體襯底上形成絕緣膜；形成上部結構，其中在所述半導體襯底的溝道區(qū)上依次層疊介質膜和控制柵極，以覆蓋所述絕緣膜；在所述半導體襯底中形成源極區(qū)和漏極區(qū)，從而所述源極區(qū)和所述漏極區(qū)中的每一個接觸所述溝道區(qū)，并且所述源極區(qū)和所述漏極區(qū)彼此遠離；以及形成第一絕緣膜，以覆蓋所述絕緣膜和所述上部結構，從而在形成所述非易失存儲器件之后，在所述溝道區(qū)中壓縮應力等于或小于50MPa或者拉伸應力等于或小于50Mpa。
26.根據(jù)權利要求25的方法，其中所述形成第一絕緣膜包括在等于或高于600℃的溫度下通過采用硅烷和二氯甲硅烷作為源氣體的CVD方法形成所述第一絕緣膜。
27.根據(jù)權利要求25的方法，其中所述形成第一絕緣膜包括在等于或高于600℃的溫度下通過采用一甲基硅烷和肼作為源氣體的CVD方法形成所述第一絕緣膜。
28.根據(jù)權利要求25的方法，還包括形成第二絕緣膜，以覆蓋所述絕緣膜和所述上部結構；除去除所述上部結構的側表面以外的所述第二絕緣膜的一部分；以及在所述側表面上形成側壁絕緣膜，其中所述側壁絕緣膜具有拉伸應力。
29.根據(jù)權利要求28的方法，其中所述第一絕緣膜和所述側壁絕緣膜中的至少一個由從SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜構成的組中選擇的至少一種膜組成。
30.根據(jù)權利要求20到29中任一個的方法，其中所述形成上部結構包括形成半導體膜作為電荷存儲膜。
31.根據(jù)權利要求20到29中任一個的方法，其中所述形成上部結構包括形成包含電荷俘獲中心的電荷存儲絕緣膜作為所述介質膜。
32.根據(jù)權利要求31的方法，其中所述形成電荷存儲絕緣膜包括由從氮化硅、氧化鋁、鋁氧氮化物、氧化鉿、鉿氧氮化物、硅鉿氧化物、硅鉿氧氮化物、氧化鋯、氮化鋯、硅鋯氧化物和硅鋯氮化物構成的組中挑選出來的至少一種材料形成所述電荷存儲絕緣膜。
33.根據(jù)權利要求20到29中任一個的方法，其中所述形成上部結構包括形成其中散布半導體顆粒的電荷存儲絕緣膜作為所述介質膜。
34.根據(jù)權利要求20到權利要求29中任一個的方法，其中所述形成上部結構包括形成鐵電膜作為所述介質膜。
35.根據(jù)權利要求20到29中任一個的方法，其中所述形成上部結構包括從所述絕緣膜的一側開始依次形成金屬膜和鐵電膜作為所述介質膜。
36.根據(jù)權利要求20到29中任一個的方法，還包括以與所述上部結構自對準的方式形成器件隔離部分。
全文摘要
一種非易失存儲器件，包括在半導體襯底中形成的源極和漏極區(qū)，以及在半導體襯底中的源極區(qū)和漏極區(qū)之間的溝道區(qū)上形成的絕緣膜。非易失存儲器件還包括在溝道區(qū)上形成的儲存電荷的介質膜，以及在介質膜上形成的控制柵極。在溝道區(qū)中的壓縮應力等于或小于50MPa。
文檔編號H01L27/115GK1667830SQ20051005270
公開日2005年9月14日 申請日期2005年3月9日 優(yōu)先權日2004年3月9日
發(fā)明者兒玉典昭, 田康秀, 金森宏治, 藤枝信次, 鈴木潤一, 戶田昭夫, 西坂禎一郎 申請人:恩益禧電子股份有限公司, 日本電氣株式會社