專利名稱：半導體器件中的節(jié)點接觸結構及其制造方法
技術領域：
本發(fā)明涉及半導體器件，更具體的，涉及半導體器件中的接觸結構。
背景技術：
在半導體存儲器件中，靜態(tài)隨機存取存儲器(SRAM)器件與動態(tài)隨機存取存儲器(DRAM)器件相比具有更低的功耗和更快的工作速度的優(yōu)點。因此，SRAM廣泛的用作計算機和/或其它便攜設備中的高速緩沖存儲器。
SRAM器件的單元可以分為電阻負載SRAM單元或互補金屬氧化物半導體(CMOS)SRAM單元。電阻負載SRAM單元采用高阻值的電阻作為負載器件，而CMOS SRAM單元采用p溝道金屬氧化物半導體(PMOS)晶體管作為負載器件。
CMOS SRAM單元可以分為兩種類型。一種類型的CMOS SRAM單元是薄膜晶體管(TFT)SRAM單元，采用在半導體襯底上疊置的TFT作為負載器件。另一種為體CMOS SRAM單元，采用在半導體襯底上形成的體晶體管作為負載器件。
體CMOS SRAM單元與TFT SRAM單元和電阻負載SRAM單元相比表現(xiàn)出更高的單元穩(wěn)定性。換句話說，體CMOS SRAM單元具有出色的低電壓特性和低待機電流。這是由于構成體CMOS SRAM單元的晶體管通常由單晶體硅襯底形成。相反，TFT SRAM單元通常使用多晶硅層作為本體層形成。但是，體CMOS SRAM單元與TFT SRAM單元相比具有更低的集成密度以及更低的閉鎖抗擾性。因此，為了生產(chǎn)具有高可靠性的高集成的SRAM器件，需要改進在TFT SRAM中采用的負載晶體管的特性。
另外，每個SRAM單元包括一對節(jié)點接觸結構。更具體的，在TFTSRAM單元中，每個節(jié)點接觸結構將負載晶體管的P型漏極區(qū)與驅(qū)動晶體管的N型漏極區(qū)電連接。
在Chen等人的美國專利No.6,022,766中介紹了具有在半導體襯底上疊置的TFT的半導體器件。根據(jù)Chen等人的介紹，改進的場效應晶體管(FET)結構包括含有延伸穿過層的至少一個主層栓柱的第一絕緣層；放在絕緣層上并且與每個栓柱的上部鄰接的未摻雜的帽蓋氧化物層；放在未摻雜的帽蓋氧化物層上的主層薄膜晶體管(TFT)；以及放在TFT上的平面化的氧化物層。多個TFT可以垂直疊置，并且連接到其它層的拴柱和金屬互連層。Chen還公開了在鎢型栓柱表面上的保護界面的帽蓋。FET結構可以作為靜態(tài)隨機存取存儲器(SRAM)單元的元件。
此外，可以通過在具有金屬栓塞的半導體襯底上淀積非晶硅層，并使用熱處理工藝使非晶硅層結晶形成TFT的本體層。本體層是具有較大晶粒的多晶硅層。如此，難以將本體層轉(zhuǎn)化為完美的單晶體硅層。因此，難以形成電特性能夠與體晶體管相比的TFT。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一些實施例，靜態(tài)隨機存取存儲器(SRAM)器件包括在具有源極/漏極區(qū)的半導體襯底上的體MOS晶體管、在體MOS晶體管上的絕緣層以及在體MOS晶體管上的絕緣層上的具有源極/漏極區(qū)的薄膜晶體管。器件還包括多層栓塞，包括延伸穿過絕緣層的至少一部分并直接在體MOS晶體管的源極/漏極區(qū)上的半導體栓塞，以及延伸穿過絕緣層的至少一部分并直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞上的金屬栓塞。
在一些實施例中，半導體栓塞與體MOS晶體管的源極/漏極區(qū)為相同的導電類型。而且，體MOS晶體管的源極/漏極區(qū)和薄膜晶體管的源極/漏極區(qū)為不同的導電類型。特別是，半導體栓塞和體MOS晶體管的源極/漏極區(qū)可以為n型導電類型，而薄膜晶體管的源極區(qū)可以為p型導電類型。
在其它實施例中，金屬栓塞可以直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞的至少一個側壁上。半導體栓塞可以是本征半導體和/或不同于體MOS晶體管的源極/漏極區(qū)的導電類型。特別是，半導體栓塞可以是p型導電類型，而體MOS晶體管可以為n型導電類型。
在一些實施例中，半導體栓塞可以直接在薄膜晶體管的源極/漏極區(qū)上。
在其它實施例中，體MOS晶體管可以是n溝道金屬氧化物半導體(NMOS)晶體管，薄膜MOS晶體管可以是p溝道金屬氧化物半導體(PMOS)晶體管。
在一些實施例中，薄膜晶體管可以是第一薄膜晶體管，器件還包括在與第一薄膜晶體管相鄰的絕緣層上的第二薄膜晶體管。金屬栓塞可以直接在第二薄膜晶體管的柵極上。
在其它實施例中，體MOS晶體管為第一體MOS晶體管，金屬栓塞為第一金屬栓塞。器件還包括在與第一體MOS晶體管相鄰的襯底上的第二體MOS晶體管，和延伸穿過絕緣層的至少一部分的第二金屬栓塞。第二金屬栓塞可以直接在第二薄膜晶體管的柵極電極和第二體MOS晶體管的柵極電極上。第二體MOS晶體管的柵極電極為n型多晶硅圖形，第二薄膜晶體管的柵極電極為p型多晶硅圖形。
在一些實施例中，體MOS晶體管為驅(qū)動晶體管，第一薄膜晶體管為負載晶體管，第二薄膜晶體管為SRAM器件的傳送晶體管。字線連接到第二薄膜晶體管的柵極電極，位線連接到第二薄膜晶體管的源極/漏極區(qū)。
在其它實施例中，在體MOS晶體管上的絕緣層是第一絕緣層。器件還包括在薄膜晶體管上的第二絕緣層，并且金屬栓塞可以延伸穿過第二絕緣層。
在一些實施例中，薄膜晶體管包括具有單晶體硅結構的本體部分。通過固相外延工藝形成薄膜晶體管的本體部分，并且與半導體栓塞具有相同的晶體結構。
在其它實施例中，金屬栓塞為鎢栓塞。金屬栓塞還包括圍繞鎢栓塞的阻擋金屬層。
根據(jù)本發(fā)明的其它實施例，形成半導體器件的方法包括在具有源極/漏極區(qū)的半導體襯底上形成體MOS晶體管，在體MOS晶體管上形成絕緣層以及直接在體MOS晶體管的源極/漏極區(qū)上形成并延伸穿過絕緣層的至少一部分的半導體栓塞。方法還包括在體MOS晶體管上的絕緣層上形成具有源極/漏極區(qū)的薄膜晶體管，以及在薄膜晶體管的源極/漏極區(qū)上形成并延伸穿過絕緣層的至少一部分的金屬栓塞。
在一些實施例中，半導體栓塞與體MOS晶體管的源極/漏極區(qū)為相同的導電類型，并且體MOS晶體管的源極/漏極區(qū)和薄膜晶體管的源極/漏極區(qū)為不同的導電類型。
在其它實施例中，形成金屬栓塞還包括直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞的至少一個側壁上形成金屬栓塞。半導體栓塞可以由本征半導體和/或不同于體MOS晶體管的源極/漏極區(qū)的導電類型的層形成。
在一些實施例中，形成薄膜晶體管還包括直接在半導體栓塞上形成薄膜晶體管的源極/漏極區(qū)。
在其它實施例中，薄膜晶體管為第一薄膜晶體管，體MOS晶體管為第一體MOS晶體管，金屬栓塞為第一金屬栓塞?？梢灾苯釉谂c第一薄膜晶體管相鄰的絕緣層上形成第二薄膜晶體管。第二薄膜晶體管具有直接在第一金屬栓塞上的柵極電極。在與第一體MOS晶體管相鄰的襯底上形成具有柵極電極的第二體MOS晶體管；并且延伸穿過絕緣層的至少一部分形成第二金屬栓塞。可以直接在第二薄膜晶體管的柵極電極和第二體MOS晶體管的柵極電極上形成第二金屬栓塞。
在一些實施例中，形成薄膜晶體管包括在絕緣層上形成導電層圖形，以及在導電層圖形上進行固相外延(SPE)工藝，形成具有單晶體結構的薄膜晶體管本體圖形。可以在大約500℃到大約800℃的溫度下用半導體栓塞作為籽晶層進行固相外延工藝。半導體栓塞和薄膜晶體管本體圖形由單晶體硅形成。
根據(jù)本發(fā)明的其它實施例，在半導體器件中的互連結構包括在半導體襯底的有源區(qū)上的絕緣層，在絕緣層上的導電層圖形，以及多層栓塞。多層栓塞包括直接在有源區(qū)上并延伸穿過絕緣層的至少一部分的半導體栓塞，以及直接在半導體栓塞和導電層圖形上并延伸穿過絕緣層的至少一部分的金屬栓塞。
在一些實施例中，半導體栓塞與有源區(qū)為相同的導電類型，并且有源區(qū)和導電層圖形為不同的導電類型。特別是，半導體栓塞和有源區(qū)可以為n型導電類型，并且導電層圖形的至少一部分為p型導電類型。
在其它實施例中，直接在有源區(qū)和半導體栓塞的至少一個側壁上形成金屬栓塞。半導體栓塞可以是本征半導體和/或不同于有源區(qū)的導電類型。特別是，半導體栓塞可以是p型導電類型，而有源區(qū)可以為n型導電類型。
在一些實施例中，半導體栓塞直接在導電層圖形上。特別是，半導體栓塞直接在導電層圖形的下表面上，金屬栓塞直接在半導體栓塞的側壁和導電層圖形的端部上。
在其它實施例中，金屬栓塞穿過導電層圖形的一部分，半導體栓塞在金屬栓塞和有源區(qū)之間延伸。
在一些實施例中，導電層圖形為第一導電層圖形?；ミB結構還包括在與第一導電層圖形相鄰的絕緣層上并且直接在金屬栓塞上的第二導電層圖形。
在其它實施例中，導電層圖形和半導體栓塞為單晶體硅。
在一些實施例中，金屬栓塞為與n型半導體和p型半導體具有歐姆接觸的金屬層。
本發(fā)明的實施例還涉及半導體器件中的節(jié)點接觸結構。節(jié)點接觸結構包括在半導體襯底的預定區(qū)域形成的隔離層，用來定義有源區(qū)。用下層間絕緣層覆蓋有源區(qū)和隔離層。在下層間絕緣層中提供半導體栓塞，并延伸與有源區(qū)接觸。導電層圖形放在下層間絕緣層上，并且用上層間絕緣層覆蓋導電層圖形和下層間絕緣層。至少導電層圖形和半導體栓塞電連接到穿過上和下層間絕緣層的金屬栓塞。
在一些實施例中，半導體栓塞為單晶體半導體栓塞，導電層圖形為單晶體半導體圖形。
在其它實施例中，半導體栓塞與導電層圖形的下表面接觸，金屬栓塞與半導體栓塞的側壁和導電層圖形的端部接觸。金屬栓塞延伸與有源區(qū)接觸。
在其它實施例中，金屬栓塞穿過導電層圖形的一部分，與導電層圖形接觸，半導體栓塞插在金屬栓塞與有源區(qū)之間。另外，金屬栓塞延伸與半導體栓塞的側壁和有源區(qū)的表面接觸。
根據(jù)本發(fā)明的其它實施例，節(jié)點接觸結構包括在半導體襯底上形成的下柵極電極。用下層間絕緣層覆蓋具有下柵極電極的半導體襯底。在下層間絕緣層上提供上柵極電極。用上層間絕緣層覆蓋上柵極電極和下層間絕緣層。上和下柵極電極與穿過上和下層間絕緣層的金屬栓塞接觸。
在一些實施例中，金屬栓塞穿過上柵極電極的一部分。
本發(fā)明的一些實施例涉及采用節(jié)點接觸結構的半導體器件。半導體器件包括在半導體襯底的預定區(qū)域形成的隔離層，定義有源區(qū)，和在有源區(qū)形成的體金屬氧化物半導體(MOS)晶體管。半導體襯底和體MOS晶體管與位于下層間絕緣層中的半導體栓塞接觸。在下層間絕緣層上提供本體圖形。在本體圖形上提供薄膜MOS晶體管。用上層間絕緣層覆蓋半導體襯底和薄膜MOS晶體管。至少薄膜MOS晶體管的源極/漏極區(qū)和半導體栓塞與穿過上和下層間絕緣層的金屬漏極栓塞接觸。
在一些實施例中，體MOS晶體管包括跨過有源區(qū)的下柵極電極，薄膜MOS晶體管包括跨過本體圖形的上柵極電極。上和下柵極電極通過穿過上和下層間絕緣層的金屬柵極栓塞彼此電連接。
在其它實施例中，半導體栓塞與本體圖形的下表面接觸，金屬漏極栓塞與半導體栓塞的側壁和本體圖形的末端接觸。另外，金屬漏極栓塞延伸與體MOS晶體管的源極/漏極區(qū)接觸。
在其它實施例中，金屬漏極栓塞穿過本體圖形的一部分與本體圖形接觸，半導體栓塞放在金屬漏極栓塞與體MOS晶體管的源極/漏極區(qū)之間。此外，金屬漏極栓塞延伸與體MOS晶體管的源極/漏極區(qū)接觸。
本發(fā)明的一些實施例涉及采用節(jié)點接觸結構的薄膜晶體管(TFT)靜態(tài)隨機存取存儲器(SRAM)單元。TFT SRAM單元包括在半導體襯底形成的隔離層，以定義第一和第二有源區(qū)。提供第一傳送柵極電極和第一驅(qū)動柵極電極跨過第一有源區(qū)。提供第二驅(qū)動柵極電極和第二傳送柵極電極跨過第二有源區(qū)。第一傳送柵極電極與第二驅(qū)動柵極電極相鄰，第一驅(qū)動柵極電極與第二傳送柵極電極相鄰。用下層間絕緣層覆蓋包括傳送柵極電極和驅(qū)動柵極電極的半導體襯底。在第一驅(qū)動柵極電極和第一傳送柵極電極之間的第一有源區(qū)電連接到穿過下層間絕緣層的第一節(jié)點半導體栓塞。同樣，在第二驅(qū)動柵極電極和第二傳送柵極電極之間的第二有源區(qū)電連接到穿過下層間絕緣層的第二節(jié)點半導體栓塞。提供第一本體圖形跨過第一驅(qū)動柵極電極，第一本體圖形延伸與第一節(jié)點半導體栓塞的上表面接觸。提供第二本體圖形跨過第二驅(qū)動柵極電極，第二本體圖形延伸與第二節(jié)點半導體栓塞的上表面接觸。提供第一負載柵極電極跨過第一本體圖形。第一負載柵極電極延伸與第二節(jié)點半導體栓塞上的第二本體圖形重疊或相鄰。提供第二負載柵極電極跨過第二本體圖形。第二負載柵極電極延伸與第一節(jié)點半導體栓塞上的第一本體圖形重疊或相鄰。用上層間絕緣層覆蓋包括負載柵極電極的半導體襯底。第一本體圖形、第二負載柵極電極和第一節(jié)點半導體栓塞電連接到穿過上層間絕緣層、第二負載柵極電極和下層間絕緣層的第一金屬漏極栓塞。第二本體圖形、第一負載柵極電極和第二節(jié)點半導體栓塞電連接到穿過上層間絕緣層、第一負載柵極電極和下層間絕緣層的第二金屬漏極栓塞。
在一些實施例中，第一和第二節(jié)點半導體栓塞以及第一和第二本體圖形為單晶體半導體圖形。
在其它實施例中，第一驅(qū)動柵極電極電連接到穿過上層間絕緣層、第一負載柵極電極和下層間絕緣層的第一金屬柵極栓塞，第二驅(qū)動柵極電極電連接到穿過上層間絕緣層、第二負載柵極電極和下層間絕緣層的第二金屬柵極栓塞。
根據(jù)本發(fā)明的其它實施例，TFT SRAM單元包括在半導體襯底上形成的隔離層，以定義第一和第二有源區(qū)。提供第一傳送柵極電極和第一驅(qū)動柵極電極跨過第一有源區(qū)。提供第二驅(qū)動柵極電極和第二傳送柵極電極跨過第二有源區(qū)。分別與第一傳送柵極電極和第一驅(qū)動柵極電極相鄰設置第二驅(qū)動柵極電極和第二傳送柵極電極。用下層間絕緣層覆蓋包括傳送柵極電極和驅(qū)動柵極電極的半導體襯底。在下層間絕緣層中設置第一節(jié)點半導體栓塞。第一節(jié)點半導體栓塞與第一驅(qū)動柵極電極和第一傳送柵極電極之間的第一有源區(qū)接觸。第二節(jié)點半導體栓塞與第二驅(qū)動柵極電極和第二傳送柵極電極之間的第二有源區(qū)接觸。第一本體圖形跨過第一驅(qū)動柵極電極，延伸到第一節(jié)點半導體栓塞的上部。第二本體圖形跨過第二驅(qū)動柵極電極，延伸到第二節(jié)點半導體栓塞的上部。第一負載柵極電極跨過第一本體圖形，延伸到與第二節(jié)點半導體栓塞上的第二本體圖形重疊或相鄰。同樣，第二負載柵極電極跨過第二本體圖形，延伸到與第一節(jié)點半導體栓塞上的第一本體圖形重疊或相鄰。用上層間絕緣層覆蓋半導體襯底和負載柵極電極。第一節(jié)點半導體栓塞電連接到穿過上層間絕緣層、第二負載柵極電極、第一本體圖形和下層間絕緣層的第一金屬漏極栓塞。第二節(jié)點半導體栓塞電連接到穿過上層間絕緣層、第一負載柵極電極、第二本體圖形和下層間絕緣層的第二金屬漏極栓塞。
在一些實施例中，第一和第二節(jié)點半導體栓塞以及第一和第二本體圖形為單晶體半導體圖形。
在其它實施例中，第一驅(qū)動柵極電極電連接到穿過上層間絕緣層、第一負載柵極電極和下層間絕緣層的第一金屬柵極栓塞，第二驅(qū)動柵極電極電連接到穿過上層間絕緣層、第二負載柵極電極和下層間絕緣層的第二金屬柵極栓塞。
本發(fā)明的一些實施例涉及采用節(jié)點接觸結構的半導體器件的制造方法。該方法包括在半導體襯底的預定區(qū)域形成隔離層，用來定義有源區(qū)。在隔離層和有源區(qū)上形成下層間絕緣層。構圖下層間絕緣層，形成露出有源區(qū)的接觸孔。使用選擇外延生長技術形成填充接觸孔的單晶體半導體栓塞。在下層間絕緣層和半導體栓塞上形成非晶半導體層和/或多晶半導體層。構圖半導體層形成覆蓋半導體栓塞的半導體圖形。用固相外延技術使半導體圖形結晶。
在一些實施例中，半導體襯底為單晶體硅襯底。單晶體半導體栓塞為單晶體硅栓塞，半導體層由非晶硅層或多晶硅層形成。
在其它實施例中，在大約500℃到800℃的溫度下進行固相外延工藝。


圖1示出了互補金屬氧化物半導體(CMOS)靜態(tài)隨機存取存儲器(SRAM)單元的常規(guī)等效電路圖。
圖2示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的有源區(qū)、驅(qū)動柵極電極和傳送柵極電極的平面圖。
圖3示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的第一和第二單晶體本體層以及第一和第二節(jié)點接觸孔的平面圖。
圖4示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的第一和第二負載柵極電極的平面圖。
圖5示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的第一和第二漏極接觸孔、第一和第二柵極接觸孔、第一和第二下地線接觸孔以及第一和第二下位線接觸孔的平面圖。
圖6示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的第一和第二中間地線接觸孔、第一和第二字線接觸孔以及字線的平面圖。
圖7示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的第一和第二上地線接觸孔、第一和第二電源線接觸孔以及第一和第二中間位線接觸孔的平面圖。
圖8示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的電源和地線的平面圖。
圖9示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的第一和第二上位線接觸孔以及第一和第二位線的平面圖。
圖10A、11A、12A、13A、14A、15A、16A和17A分別是沿圖2到9的線I-I’的剖面圖，示出了根據(jù)本發(fā)明的一些實施例的CMOSSRAM單元的制造方法。
圖10B、11B、12B、13B、14B、15B、16B和17B分別是沿圖2到9的線II-II’的剖面圖，示出了根據(jù)本發(fā)明的一些實施例的CMOSSRAM單元的制造方法。
圖13C和13D示出了根據(jù)本發(fā)明的其它實施例的CMOS SRAM單元的漏極節(jié)點接觸結構的剖面圖。
具體實施例方式
下文中參考附圖更完全地介紹本發(fā)明，其中示出了本發(fā)明的示例性實施例。但是，本發(fā)明不應當理解為受這里所述實施例的限制。相反，提供這些實施例從而本公開更加充分和完全，并且向本領域的技術人員完全地傳達本發(fā)明的范圍。在附圖中，為了清晰夸大了層和區(qū)的厚度。相同的數(shù)字表示相同的元件。
應當理解，當提到例如層、區(qū)或襯底等元件在或延伸到另一個元件上(being″on″or extending″onto″)時，它可以直接在或延伸到另一個元件上，或者還存在插入元件。相反，當提到元件直接在或直接延伸到(being″directly on″or extending″directly onto″)另一個元件上時，則不存在插入元件。還應當理解，當提到一個元件連接到(being″connected″or″coupled″to)另一個元件上時，可以直接連接到另一個元件上，或者存在插入元件。相反，當提到一個元件直接連接到(being″directly connected″or″directly coupled″to)另一個元件上時，則不存在插入元件。
還應當理解，雖然在這里使用術語第一、第二等描述各種元件，但是這些元件不應當被這些術語限定。這些術語僅用來將一個元件與另一個元件區(qū)分開。例如，第一元件可以稱為第二元件，同樣，第二元件可以稱為第一元件，而不脫離本發(fā)明的范圍。
此外，這里可以使用例如“下面”或“底部”和“上面”或“頂部”等關系術語描述一個元件與另一個元件的關系，如在圖中所示。應當理解，關系術語是要包含除圖中所示方向之外的器件的不同方向。例如，如果將圖中的器件倒轉(zhuǎn)，則原來說明在另一個器件“下面”的器件將會在另一個器件的“上面”。因此，示范性的術語“下面”根據(jù)圖的特定方向可以包括“下面”和“上面”兩種方向。同樣，如果在一個圖中的器件倒轉(zhuǎn)，則原來說明在另一個器件“之下”的器件將會在另一個器件“之上”。因此，示范性的術語“之下”包括之下和之上兩個方向。
這里所用的術語只是為了介紹特定的實施例，而不是要限定本發(fā)明。如在本發(fā)明和附帶的權利要求書中所用的，單數(shù)形式(“a”、“an”和“the”)也包括復數(shù)形式，除非在上下文中有其它明確的說明。還應當理解，這里所用的術語“和/或”是指并且包括所列出的相關項的一個或多個的任何和所有可能的組合。
這里，參考示意性示出本發(fā)明的理想化實施例(以及中間結構)的剖面圖介紹本發(fā)明的實施例。如此，例如，制造技術和/或公差可以導致圖示形狀的變化。因此，本發(fā)明的實施例不應當理解為限于這里所示的區(qū)域的特定形狀，而應當包括例如由于制造引起的形狀的偏離。例如顯示為矩形的注入?yún)^(qū)一般具有圓形或曲線特征和/或在其邊緣具有注入濃度梯度，而不是從注入到非注入的二元變化。同樣，通過注入形成的埋置區(qū)可以導致在埋置區(qū)與注入發(fā)生所經(jīng)過的表面之間的區(qū)域中的某些注入。因此，在圖中所示的區(qū)域?qū)嶋H上是示意性的，并且它們的形狀不是要顯示出器件區(qū)域的實際形狀，而且不是要限定本發(fā)明的范圍。
除非有其它定義，否則公開本發(fā)明的實施例所用的所有術語(包括技術和科學術語)與本發(fā)明所屬領域中的技術人員通常所理解的意思相同，不必限定為在介紹本發(fā)明時已知的特定的定義。因此，這些術語可以包括在此時間之后產(chǎn)生的等效術語。這里所提到的所有的出版物、專利申請、專利和其它參考的全部作為參考引入。
圖1是常規(guī)互補金屬氧化物半導體(CMOS)靜態(tài)隨機存取存儲器(SRAM)單元，例如薄膜晶體管(TFT)SRAM單元或體CMOS SRAM單元，的等效電路圖。
參考圖1，CMOS SRAM單元包括一對驅(qū)動晶體管TD1和TD2、一對傳送晶體管TT1和TT2以及一對負載晶體管TL1和TL2。一對驅(qū)動晶體管TD1和TD2以及一對傳送晶體管TT1和TT2是n溝道金屬氧化物半導體(NMOS)晶體管，而一對負載晶體管TL1和TL2是p溝道金屬氧化物半導體(PMOS)晶體管。
第一驅(qū)動晶體管TD1和第一傳送晶體管TT1彼此串聯(lián)連接。第一驅(qū)動晶體管TD1的源極區(qū)電連接到地線Vss，第一傳送晶體管TT1的漏極區(qū)電連接到第一位線BL1。同樣，第二驅(qū)動晶體管TD2和第二傳送晶體管TT2彼此串聯(lián)連接。第二驅(qū)動晶體管TD2的源極區(qū)電連接到地線Vss，第二傳送晶體管TT2的漏極區(qū)電連接到第二位線BL2。
第一負載晶體管TL1的源極區(qū)和漏極區(qū)分別電連接到電源線Vcc和第一驅(qū)動晶體管TD1的漏極區(qū)。同樣，第二負載晶體管TL2的源極區(qū)和漏極區(qū)分別電連接到電源線Vcc和第二驅(qū)動晶體管TD2的漏極區(qū)。第一負載晶體管TL1的漏極區(qū)、第一驅(qū)動晶體管TD1的漏極區(qū)和第一傳送晶體管TT1的源極區(qū)對應于第一節(jié)點N1。此外，第二負載晶體管TL2的漏極區(qū)、第二驅(qū)動晶體管TD2的漏極區(qū)和第二傳送晶體管TT2的源極區(qū)對應于第一節(jié)點N2。第一驅(qū)動晶體管TD1的柵極電極和第一負載晶體管TL1的柵極電極電連接到節(jié)點N2，第二驅(qū)動晶體管TD2的柵極電極和第二負載晶體管TL2的柵極電極電連接到節(jié)點N1。第一和第二傳送晶體管TT1和TT2的柵極電極電連接到字線WL。
上述CMOS SRAM單元與電阻負載SRAM單元相比具有較小的待機電流和較大的噪聲容限。如此，CMOS SRAM單元可以廣泛的用在有低功耗要求的高性能SRAM中。此外，SRAM單元包括作為負載電阻的高性能p溝道薄膜晶體管(TFT)，與在體CMOS SRAM單元中用作負載晶體管的p溝道體晶體管相比可以提供改善的電特性。因此，TFT SRAM單元與體CMOS SRAM單元相比在集成密度和所存抗擾性方面具有優(yōu)點。
為了形成高性能p溝道TFT，TFT包括由單晶體半導體層構成的本體圖形。另外，在圖1所示的第一和第二節(jié)點N1和N2形成歐姆接觸。
圖2到9示出了根據(jù)本發(fā)明的一些實施例的TFT SRAM單元的平面圖。圖2到9分別示出了四個單元。在圖2到7中，一對沿y軸彼此相鄰的單元相對于x軸對稱。一對沿y軸彼此相鄰的單元沿x和y軸形成二維單元陣列。同樣，一對沿x軸彼此相鄰的單元相對于y軸對稱。
圖10A、11A、12A、13A、14A、15A、16A和17A是沿圖2到9的線I-I’的剖面圖，示出了根據(jù)本發(fā)明的一些實施例的TFT SRAM單元的制造方法。同樣，圖10B、11B、12B、13B、14B、15B、16B和17B是沿圖2到9的線II-II’的剖面圖，示出了根據(jù)本發(fā)明的一些實施例的TFT SRAM單元的制造方法。
現(xiàn)在參考圖2到9、17A和17B介紹根據(jù)本發(fā)明的一些實施例的TFT SRAM單元的結構。
參考圖2、17A和17B，在半導體襯底1的預定區(qū)域形成隔離層3，用來定義第一和第二有源區(qū)3a和3b。半導體襯底1為單晶體半導體襯底。例如，半導體襯底1為單晶體硅襯底。第一和第二有源區(qū)3a和3b平行于y軸設置。第一和第二有源區(qū)3a和3b的每一個包括傳送晶體管有源區(qū)3t和沿y軸與傳送晶體管有源區(qū)3t相鄰的驅(qū)動晶體管有源區(qū)3d。另外，第一和第二有源區(qū)3a和3b的每一個包括與沿x軸向著相鄰單元的驅(qū)動晶體管有源區(qū)3d的末端相鄰的接地有源區(qū)3g。第一有源區(qū)3a的傳送晶體管有源區(qū)3t與第二有源區(qū)3b的驅(qū)動晶體管有源區(qū)3d相鄰，第一有源區(qū)3a的驅(qū)動晶體管有源區(qū)3d與第二有源區(qū)3b的傳送晶體管有源區(qū)3t相鄰。因此，在一個單元中，第一有源區(qū)3a和第二有源區(qū)3b相對于單元區(qū)的中心點對稱。
形成第一驅(qū)動柵極電極7d’，跨過第一有源區(qū)3a的驅(qū)動晶體管有源區(qū)3d，形成第一傳送柵極電極7t’，跨過第一有源區(qū)3a的傳送晶體管有源區(qū)3t。同樣，形成第二驅(qū)動柵極電極7d”，跨過第二有源區(qū)3b的驅(qū)動晶體管有源區(qū)3d，形成第二傳送柵極電極7t”，跨過第二有源區(qū)3b的傳送晶體管有源區(qū)3t。第二傳送柵極電極7t”沿x軸連接到相鄰單元的另一個第二傳送柵極電極，如圖2所示。同樣，第一傳送柵極電極7t’沿x軸連接到相鄰單元的另一個第一傳送柵極電極。
在第一驅(qū)動柵極電極7d’與第一傳送柵極電極7t’之間的第一有源區(qū)3a的表面上形成第一節(jié)點雜質(zhì)區(qū)13n’。而且，在與第一驅(qū)動柵極電極7d’相鄰并且與第一節(jié)點雜質(zhì)區(qū)13n’相對的第一有源區(qū)3a的表面上形成第一接地雜質(zhì)區(qū)13s’，在與第一傳送柵極電極7t’相鄰并且與第一節(jié)點雜質(zhì)區(qū)13n’相對的第一有源區(qū)3a的表面上形成第一位線雜質(zhì)區(qū)13d’。
同樣，在第二驅(qū)動柵極電極7d”與第二傳送柵極電極7t”之間的第二有源區(qū)3b的表面上形成第二節(jié)點雜質(zhì)區(qū)(未示出)。還在與第二驅(qū)動柵極電極7d”相鄰并且與第二節(jié)點雜質(zhì)區(qū)相對的第二有源區(qū)3b的表面上形成第二接地雜質(zhì)區(qū)(未示出)，在與第二傳送柵極電極7t”相鄰并且與第二節(jié)點雜質(zhì)區(qū)相對的第二有源區(qū)3b的表面上形成第二位線雜質(zhì)區(qū)(未示出)。
在柵極電極7t’、7t”、7d’和7d”以及有源區(qū)3a和3b之間形成柵極絕緣層5。用柵極隔離物11覆蓋柵極電極7t’、7t”、7d’和7d”的側壁。在柵極隔離物11下面的有源區(qū)3a和3b中形成輕摻雜漏極(LDD)區(qū)9。LDD區(qū)9連接到雜質(zhì)區(qū)13s’、13n’和13d’的邊緣。
第一接地雜質(zhì)區(qū)13s’、第一驅(qū)動柵極電極7d’和第一節(jié)點雜質(zhì)區(qū)13n’形成第一驅(qū)動晶體管(圖1的TD1)。第一節(jié)點雜質(zhì)區(qū)13n’、第一傳送柵極電極7t’和第一位線雜質(zhì)區(qū)13d’形成第一傳送晶體管(圖1的TT1)。如此，第一接地雜質(zhì)區(qū)13s’對應于第一驅(qū)動晶體管TD1的源極區(qū)，第一位線雜質(zhì)區(qū)13d’對應于第一傳送晶體管TT1的漏極區(qū)。因此，第一節(jié)點雜質(zhì)區(qū)13n’作為第一驅(qū)動晶體管TD1的漏極區(qū)和第一傳送晶體管TT1的源極區(qū)。
同樣，第二接地雜質(zhì)區(qū)、第二驅(qū)動柵極電極7d”和第二節(jié)點雜質(zhì)區(qū)形成第二驅(qū)動晶體管(圖1的TD2)。第二節(jié)點雜質(zhì)區(qū)、第二傳送柵極電極7t”和第二位線雜質(zhì)區(qū)形成第二傳送晶體管(圖1的TT2)。如此，第二接地雜質(zhì)區(qū)對應于第二驅(qū)動晶體管TD2的源極區(qū)，第二位線雜質(zhì)區(qū)對應于第二傳送晶體管TT2的漏極區(qū)。因此，第二節(jié)點雜質(zhì)區(qū)作為第二驅(qū)動晶體管TD2的漏極區(qū)和第二傳送晶體管TT2的源極區(qū)。驅(qū)動晶體管TD1和TD2以及傳送晶體管TT1和TT2為在半導體襯底1上形成的體金屬氧化物半導體(MOS)晶體管。
在一些實施例中，驅(qū)動晶體管TD1和TD2以及傳送晶體管TT1和TT2為NMOS晶體管。在這種情況下，雜質(zhì)區(qū)13s’、13n’和13d’以及LDD區(qū)9對應于N型雜質(zhì)區(qū)，驅(qū)動柵極電極7d’和7d”以及傳送柵極電極7t’和7t”為N型多晶硅圖形。LDD區(qū)9與雜質(zhì)區(qū)13s’、13n’和13d’相比具有較低的雜質(zhì)濃度。
在具有傳送晶體管TT1和TT2以及驅(qū)動晶體管TD1和TD2的半導體襯底上形成下層間絕緣層17。另外，在晶體管TT1、TT2、TD1和TD2與下層間絕緣層17之間還形成下蝕刻停止層15。下蝕刻停止層15是相對于下層間絕緣層17具有蝕刻選擇性的絕緣層。例如，當下層間絕緣層17為二氧化硅層時，下蝕刻停止層15為氮化硅層或氮氧化硅層。
現(xiàn)在參考圖3、17A和17B，用穿過下層間絕緣層17的第一節(jié)點接觸孔19a露出第一節(jié)點雜質(zhì)區(qū)13n’。同樣，用穿過下層間絕緣層17的第二節(jié)點接觸孔19b露出第二節(jié)點雜質(zhì)區(qū)。用第一節(jié)點半導體栓塞21a填充第一節(jié)點接觸孔19a，用第二節(jié)點半導體栓塞(未示出)填充第二節(jié)點接觸孔19b。因此，第一節(jié)點半導體栓塞21a直接在第一節(jié)點雜質(zhì)區(qū)13n’上，第二節(jié)點半導體栓塞直接在第二節(jié)點雜質(zhì)區(qū)上。第一和第二節(jié)點半導體栓塞為單晶體半導體栓塞。例如，當半導體襯底1為單晶體硅襯底時，節(jié)點半導體栓塞為單晶體硅栓塞。節(jié)點半導體栓塞可以具有與節(jié)點雜質(zhì)區(qū)相同或不同的導電類型。例如，節(jié)點半導體栓塞可以為N型或P型。當驅(qū)動晶體管TD1和TD2以及傳送晶體管TT1和TT2為NMOS晶體管時，最好節(jié)點半導體栓塞為N型?；蛘?，節(jié)點半導體栓塞為本征半導體。
第一和第二本體圖形23a和23b放在下層間絕緣層17上。第一和第二本體圖形23a和23b為單晶體半導體圖形。例如，當節(jié)點半導體栓塞為單晶體硅栓塞時，第一和第二本體圖形23a和23b為單晶體硅圖形。設置第一本體圖形23a跨過第一驅(qū)動柵極電極7d’，并延伸與第一節(jié)點半導體栓塞21a的上表面接觸。同樣，設置第二本體圖形23b跨過第二驅(qū)動柵極電極7d”，并延伸與第二節(jié)點半導體栓塞的上表面接觸。
參考圖4、17A和17B，設置第一負載柵極電極27a跨過第一本體圖形23a，設置第二負載柵極電極27b跨過第二本體圖形23b。柵極絕緣層25插在本體圖形23a和23b與負載柵極電極27a和27b之間。第一負載柵極電極27a延伸到與第二節(jié)點半導體栓塞上的第二本體圖形23b重疊和/或相鄰。第二負載柵極電極27b延伸到與第一節(jié)點半導體栓塞21a上的第一本體圖形23a重疊和/或相鄰。
在與第一負載柵極電極27a相鄰的第一本體圖形23a中形成第一漏極區(qū)33d’，并與第一節(jié)點半導體栓塞21a接觸。如此，第一節(jié)點半導體栓塞21a直接在第一漏極區(qū)33d’上。而且，在與第一負載柵極電極27a相鄰并與第一漏極區(qū)33d’相對的第一本體圖形23a中形成第一源極區(qū)33s’。同樣，在與第二負載柵極電極27b相鄰的第二本體圖形23b中形成第二漏極區(qū)(未示出)，并與第二節(jié)點半導體栓塞接觸，在與第二負載柵極電極27b相鄰并與第二漏極區(qū)相對的第二本體圖形23b中形成第二源極區(qū)(未示出)。第一負載柵極電極27a、第一源極區(qū)33s’和第一漏極區(qū)33d’形成第一負載晶體管(圖1的TL1)。第二負載柵極電極27b、第二源極區(qū)和第二漏極區(qū)形成第二負載晶體管(圖1的TL2)。負載晶體管TL1和TL2為在本體圖形23a和23b上形成的薄膜MOS晶體管。
負載柵極電極27a和27b覆蓋本體圖形23a和23b的上表面及其側壁，如圖17A所示。因此，負載晶體管TL1和TL2可以提供類似于fin型場效應晶體管(FinFET)的優(yōu)點。換句話說，負載晶體管TL1和TL2表現(xiàn)出改善的導通電流驅(qū)動能力。由于該原因，不僅能夠改善與SRAM單元的低電壓操作特性相關的數(shù)據(jù)保持特性，而且能夠減少由于阿爾法粒子引起的軟錯誤率(SER)。
此外，用柵極隔離物31覆蓋負載柵極電極27a和27b。在柵極隔離物31下面的本體圖形23a和23b中提供LDD區(qū)29。LDD區(qū)29連接到源極/漏極區(qū)33s’和33d’的邊緣。
負載晶體管TL1和TL2為PMOS晶體管。如此，源極和漏極區(qū)33s’和33d’以及LDD區(qū)29為P型雜質(zhì)區(qū)，負載柵極電極27a和27b為P型多晶硅圖形。LDD區(qū)29與源極和漏極區(qū)33s’和33d’相比具有較低的雜質(zhì)濃度。
然后，在包括負載晶體管TL1和TL2的半導體襯底上形成上層間絕緣層37。上蝕刻停止層35插在負載晶體管TL1和TL2與上層間絕緣層37之間。上蝕刻停止層35是相對于上層間絕緣層37具有蝕刻選擇性的絕緣層。例如，當上層間絕緣層37為二氧化硅層時，上蝕刻停止層35為氮化硅層或氮氧化硅層。
參考圖5、17A和17B，通過穿過上層間絕緣層37、上蝕刻停止層35、第一負載柵極電極27a、下層間絕緣層17和下蝕刻停止層15的第一柵極接觸孔39a暴露出第一驅(qū)動柵極電極7d’和第一負載柵極電極27a。用第一金屬柵極栓塞(未示出)填充第一柵極接觸孔39a。同樣，通過穿過上層間絕緣層37、上蝕刻停止層35、第一負載柵極電極27a、下層間絕緣層17和下蝕刻停止層15的第二柵極接觸孔39b暴露出第二驅(qū)動柵極電極7d”和第二負載柵極電極27b。用第二金屬柵極栓塞41b填充第二柵極接觸孔39b。用選擇相對于P型半導體和N型半導體提供歐姆接觸的金屬層形成第一和第二金屬柵極栓塞。例如，金屬柵極栓塞為鎢栓塞。如此，金屬柵極栓塞可以防止在驅(qū)動柵極電極7d’和7d”與負載柵極電極27a和27b之間形成PN結。
用穿過上層間絕緣層37、上蝕刻停止層35、第二負載柵極電極27b和下層間絕緣層17的第一漏極接觸孔43n’暴露出第一漏極區(qū)33d’、第一節(jié)點半導體栓塞21a和第二負載柵極電極27b。用第一金屬漏極栓塞45n’填充第一漏極接觸孔43n’。用穿過上層間絕緣層37、上蝕刻停止層35、第一負載柵極電極27a和下層間絕緣層17的第二漏極接觸孔43n”暴露出第二漏極區(qū)、第二節(jié)點半導體栓塞和第一負載柵極電極27a。用第二金屬漏極栓塞(未示出)填充第二漏極接觸孔43n”。結果，第一金屬漏極栓塞45n’電連接到第一漏極區(qū)33d’、第一節(jié)點半導體栓塞21a的側壁和第二負載柵極電極27b，第二金屬漏極栓塞電連接到第二漏極區(qū)、第二節(jié)點半導體栓塞的側壁和第一負載柵極電極27a。換句話說，第一金屬漏極栓塞45n’直接在第一漏極區(qū)33d’、第一節(jié)點半導體栓塞21a的側壁和第二負載柵極電極27b上，第二金屬漏極栓塞直接在第二漏極區(qū)、第二節(jié)點半導體栓塞的側壁和第一負載柵極電極上。用選擇相對于P型半導體和N型半導體提供歐姆接觸的金屬形成金屬漏極栓塞，如上所述相對于金屬柵極栓塞。例如，金屬漏極栓塞為鎢栓塞。
第一金屬漏極栓塞45n’穿過直接與第一節(jié)點雜質(zhì)區(qū)13n’接觸的下蝕刻停止層15，第二金屬漏極栓塞也穿過與第二節(jié)點雜質(zhì)區(qū)接觸的下蝕刻停止層15。換句話說，第一金屬漏極栓塞45n’直接在第一節(jié)點雜質(zhì)區(qū)13n’上，第二金屬漏極栓塞直接在第二節(jié)點雜質(zhì)區(qū)上。特別是，當半導體栓塞具有與節(jié)點雜質(zhì)區(qū)不同的導電類型時，或者當半導體栓塞由本征半導體構成時，第一和第二金屬漏極栓塞分別直接延伸到第一和第二節(jié)點雜質(zhì)區(qū)上。例如，當節(jié)點雜質(zhì)區(qū)為N型雜質(zhì)區(qū)，并且半導體栓塞為P型半導體和/或本征半導體時，第一和第二金屬漏極栓塞分別直接延伸到第一和第二節(jié)點雜質(zhì)區(qū)上。這可以降低由于節(jié)點半導體栓塞與節(jié)點雜質(zhì)區(qū)之間的PN結引起的接觸電阻。如此，第一半導體栓塞21a和第一金屬漏極栓塞45n’形成第一節(jié)點雜質(zhì)區(qū)13n’與第一漏極區(qū)33d’之間的第一多層栓塞。同樣，第二半導體栓塞和第二金屬漏極栓塞形成第二節(jié)點雜質(zhì)區(qū)與第二漏極區(qū)之間的第二多層栓塞。
節(jié)點半導體栓塞、金屬漏極栓塞和金屬柵極栓塞構成包括第一和第二驅(qū)動晶體管TD1和TD2以及第一和第二負載晶體管TL1和TL2的鎖存電路。第一節(jié)點雜質(zhì)區(qū)13n’、第一節(jié)點半導體栓塞21a、第一漏極區(qū)33d’、第一金屬漏極栓塞45n’和第二負載柵極電極27b彼此電連接，從而形成第一漏極節(jié)點接觸結構。同樣，第二節(jié)點雜質(zhì)區(qū)、第二節(jié)點半導體栓塞、第二漏極區(qū)、第二金屬漏極栓塞和第一負載柵極電極27a彼此電連接，從而形成第二漏極節(jié)點接觸結構。
因此，節(jié)點接觸結構包括延伸穿過半導體襯底上的絕緣層并將襯底的有源區(qū)中的節(jié)點雜質(zhì)區(qū)連接到絕緣層上的導電層圖形中的源極/漏極區(qū)的多層栓塞。更具體的，多層栓塞包括直接在有源區(qū)上并延伸穿過至少一部分絕緣層的半導體栓塞，和直接在半導體栓塞和導電層圖形上并延伸穿過至少一部分絕緣層的金屬栓塞。
用第一和第二下地線接觸孔43s’和43s”分別暴露出第一接地雜質(zhì)區(qū)13s’和第二接地雜質(zhì)區(qū)。用第一下地線接觸栓塞45s’填充第一下地線接觸孔43s’，用第二下地線接觸栓塞(未示出)填充第二下地線接觸孔43s”。此外，用第一和第二下位線接觸孔43b’和43b”分別暴露出第一位線雜質(zhì)區(qū)13d’和第二位線雜質(zhì)區(qū)。用第一下位線接觸栓塞45b’填充第一下位線接觸孔43b’，用第二下位線接觸栓塞(未示出)填充第二下位線接觸孔43b”。
下地線接觸栓塞和下位線接觸栓塞也是鎢栓塞，類似于金屬柵極栓塞和金屬漏極栓塞?；蛘?，金屬柵極栓塞、下地線接觸栓塞、下位線接觸栓塞和金屬漏極栓塞的每一個包括鎢栓塞以及圍繞鎢栓塞的側壁和下表面的阻擋金屬層圖形。
然后用第一絕緣層47覆蓋包括金屬漏極栓塞和金屬柵極栓塞的半導體襯底。
參考圖6、17A和17B，用穿過第一絕緣層47的第一中間地線接觸孔49s’暴露出第一下地線接觸栓塞45s’。用穿過第一絕緣層47的第二中間地線接觸孔49s”暴露出第二下地線接觸栓塞。用第一中間地線接觸栓塞51s’填充第一中間地線接觸孔49s’，用第二中間地線接觸栓塞(未示出)填充第二中間地線接觸孔49s”。而且，用穿過第一絕緣層47、上層間絕緣層37、上蝕刻停止層35、下層間絕緣層17和下蝕刻停止層15的第一和第二字線接觸孔49w’和49w”分別暴露出第一和第二傳送柵極電極7t’和7t”。用第一字線接觸栓塞51w’填充第一字線接觸孔49w’，用第二字線接觸栓塞(未示出)填充第二字線接觸孔49w”。
然后，用第二絕緣層53覆蓋包括字線接觸栓塞和中間地線接觸栓塞半導體襯底的表面。在第二絕緣層53中設置字線55w。設置字線55w跨過第一和第二有源區(qū)3a和3b。字線55w接觸第一和第二字線接觸栓塞的上表面。用第三絕緣層57覆蓋字線55w和第二絕緣層53。
參考圖7、17A和17B，用穿過第三絕緣層57和第二絕緣層53的第一和第二上地線接觸孔59s’和59s”分別暴露出第一中間地線接觸栓塞51s’和第二中間地線接觸栓塞。用第一上地線接觸栓塞61s’填充第一上地線接觸孔59s’，用第二上地線接觸栓塞(未示出)填充第二上地線接觸孔59s”。而且，用穿過第一到第三絕緣層47、53和57的第一和第二中間位線接觸孔59b’和59b”分別暴露出第一下位線接觸栓塞45b’和第二下位線接觸栓塞。用第一中間位線接觸栓塞61b’填充第一中間位線接觸孔59b’，用第二中間位線接觸栓塞(未示出)填充第二中間位線接觸孔59b”。
用穿過上層間絕緣層37、上蝕刻停止層35以及第一到第三絕緣層47、53和57的第一電源線接觸孔59c’暴露出第一負載晶體管TL1的第一源極區(qū)33s’。同樣，用穿過上層間絕緣層37、上蝕刻停止層35以及第一到第三絕緣層47、53和57的第二電源線接觸孔59c”暴露出第二負載晶體管TL2的第二源極區(qū)。分別用第一和第二電源線接觸栓塞(未示出)填充第一和第二電源線接觸孔59c’和59c”。
然后用第四絕緣層63覆蓋包括電源線接觸栓塞的半導體襯底的表面。
圖8示出了根據(jù)本發(fā)明的一些實施例的CMOS SRAM單元的電源和地線的平面圖。在圖8中，在圖7中所示的一些元件，例如，本體圖形23a和23b、下位線接觸孔43b’和43b”、下地線接觸孔43s’和43s”、中間地線接觸孔49s’和49s”以及字線55w，沒有示出，以避免復雜化。
參考圖8、17A和17B，在第四絕緣層63中設置電源線65c和地線65s。如圖8所示，SRAM單元形成具有分別平行于x軸和y軸的行和列的二維陣列。在陣列的偶數(shù)行中的SRAM單元上設置電源線65c，在陣列的奇數(shù)行中的SRAM單元上設置地線65s。結果，設置電源線65c和地線65s跨過第一和第二有源區(qū)3a和3b，并且交替和重復的排列。電源線65c電連接到第一和第二電源線接觸栓塞，地線65s電連接到第一和第二地線接觸栓塞。
然后用第五絕緣層67覆蓋地線65s、電源線65c和第四絕緣層63。
參考圖9、17A和17B，用穿過第四和第五絕緣層63和67的第一上位線接觸孔69b’暴露出第一中間位線接觸栓塞61b’，用穿過第四和第五絕緣層63和67的第二上位線接觸孔69b”暴露出第二中間位線接觸栓塞。用第一上位線接觸栓塞71b’填充第一上位線接觸孔69b’，用第二上位線接觸栓塞(未示出)填充第二上位線接觸孔69b”。
在第五絕緣層67上設置第一和第二平行位線73b’和73b”。設置第一和第二平行位線73b’和73b”跨過電源線65c和地線65s。第一位線73b’電連接到第一上位線接觸栓塞71b’，第二位線73b”電連接到第二上位線接觸栓塞。
可以修改參考圖5、17A和17B介紹的第一和第二漏極節(jié)點接觸結構，包括除在這里介紹的結構之外的各種不同結構。
圖13C和13D示出了根據(jù)本發(fā)明的其它實施例的SRAM單元的第一漏極節(jié)點接觸結構的剖面圖。
現(xiàn)在參考圖13C，設置第一金屬漏極栓塞45na’穿過上層間絕緣層37、上蝕刻停止層35、第二負載柵極電極27b、第一漏極區(qū)33d’和下層間絕緣層17。由此，第一金屬漏極栓塞45na’電連接到第一漏極區(qū)33d’和第二負載柵極電極27b。第一金屬漏極栓塞45na’具有高于第一節(jié)點雜質(zhì)區(qū)13n’的上表面的下表面。第一節(jié)點半導體栓塞21a’插在第一金屬漏極栓塞45na’與第一節(jié)點雜質(zhì)區(qū)13n’之間。如此，第一金屬漏極栓塞45na’通過第一節(jié)點半導體栓塞21a’電連接到第一節(jié)點雜質(zhì)區(qū)13n’。換句話說，第一金屬漏極栓塞45na’直接在第一漏極區(qū)33d’和半導體栓塞21a’上。在這種情況下，第一節(jié)點半導體栓塞21a’與第一節(jié)點雜質(zhì)區(qū)13n’具有相同的導電類型。
在第二節(jié)點雜質(zhì)區(qū)上形成的第二漏極節(jié)點接觸結構具有與圖13C所示的第一漏極節(jié)點接觸結構相同的構成。
現(xiàn)在參考圖13D，設置第一金屬漏極栓塞45nb’穿過上層間絕緣層37、上蝕刻停止層35、第二負載柵極電極27b、第一漏極區(qū)33d’和下層間絕緣層17。第一節(jié)點半導體栓塞21a’插在第一金屬漏極栓塞45nb’與第一節(jié)點雜質(zhì)區(qū)13n’之間。另外，一部分第一金屬漏極栓塞45nb’延伸直接與第一節(jié)點雜質(zhì)區(qū)13n’接觸。換句話說，第一金屬漏極栓塞45nb’直接在第一節(jié)點雜質(zhì)區(qū)13n’和至少半導體栓塞21a’的側壁上。因此，即使第一節(jié)點半導體栓塞21a’與第一節(jié)點雜質(zhì)區(qū)13n’的導電類型不同或為本征半導體，也可以降低第一漏極區(qū)33d’、第二負載柵極電極27b和第一節(jié)點雜質(zhì)區(qū)13n’之間的接觸電阻。
在第二節(jié)點雜質(zhì)區(qū)上形成的第二漏極節(jié)點接觸結構具有與圖13D所示的第一漏極節(jié)點接觸結構相同的構成。
現(xiàn)在參考圖2到9、10A到17A、10B到17B、13C和13C介紹根據(jù)本發(fā)明的一些實施例的SRAM單元的制造方法。圖10A到17A分別是沿圖2到9的線I-I’的剖面圖。圖10B到17B分別是沿圖2到9的線II-II’的剖面圖。此外，圖13C和13D示出了根據(jù)本發(fā)明的其它實施例的CMOS SRAM單元的漏極節(jié)點接觸結構的制造方法的剖面圖。
參考圖2、10A和10B，在例如單晶體硅襯底的半導體襯底1的預定區(qū)域上形成隔離層3，用來定義平行于y軸的第一和第二有源區(qū)3a和3b。定義第一和第二有源區(qū)3a和3b的每一個包括傳送晶體管有源區(qū)3t和寬度大于傳送晶體管有源區(qū)3t的驅(qū)動晶體管有源區(qū)3d。另外，定義第一和第二有源區(qū)3a和3b的每一個包括與沿x軸向著相鄰單元區(qū)的驅(qū)動晶體管有源區(qū)3d的末端相鄰的接地有源區(qū)3g。定義第一有源區(qū)3a的驅(qū)動和傳送晶體管有源區(qū)3d和3t分別與第二有源區(qū)3b的傳送和驅(qū)動晶體管有源區(qū)3t和3d相鄰。
在有源區(qū)3a和3b上形成柵極絕緣層5。在包括柵極絕緣層5的半導體襯底的上表面上形成例如N型多晶硅層的柵極導電層。構圖柵極導電層形成跨過第一有源區(qū)3a的第一驅(qū)動柵極電極7d’和第一傳送柵極電極7t’，以及跨過第二有源區(qū)3b的第二驅(qū)動柵極電極7d”和第二傳送柵極電極7t”。形成第一傳送柵極電極7t’和第一驅(qū)動柵極電極7d’分別跨過第一有源區(qū)3a的傳送和驅(qū)動晶體管有源區(qū)3t和3d，形成第二傳送柵極電極7t”和第二驅(qū)動柵極電極7d”分別跨過第二有源區(qū)3b的傳送和驅(qū)動晶體管有源區(qū)3t和3d。
用傳送柵極電極7t’和7t”以及驅(qū)動柵極電極7d’和7d”作為離子注入掩模，在有源區(qū)3a和3b中注入第一導電類型的雜質(zhì)離子，從而形成輕摻雜漏極(LDD)區(qū)9。第一導電類型的雜質(zhì)離子為N型雜質(zhì)離子。在傳送柵極電極7t’和7t”以及驅(qū)動柵極電極7d’和7d”的側壁上形成柵極隔離物11。用柵極電極7t’、7t”、7d’和7d”以及柵極隔離物11作為離子注入掩模，在有源區(qū)3a和3b中注入第一導電類型的雜質(zhì)離子。結果，在第一驅(qū)動柵極電極7d’與第一傳送柵極電極7t’之間的第一有源區(qū)3a中形成第一節(jié)點雜質(zhì)區(qū)13n’。而且，在與第一傳送柵極電極7t’相鄰并且與第一節(jié)點雜質(zhì)區(qū)13n’相對的第一有源區(qū)3a中形成第一位線雜質(zhì)區(qū)13d’，在與第一驅(qū)動柵極電極7d’相鄰并且與第一節(jié)點雜質(zhì)區(qū)13n’相對的第一有源區(qū)3a中形成第一接地雜質(zhì)區(qū)13s’。另外，在第二驅(qū)動柵極電極7d”與第二傳送柵極電極7t”之間的第二有源區(qū)3b中形成第二節(jié)點雜質(zhì)區(qū)(未示出)。同樣，還在與第二傳送柵極電極7t”相鄰并且與第二節(jié)點雜質(zhì)區(qū)相對的第二有源區(qū)3b中形成第二位線雜質(zhì)區(qū)(未示出)，在與第二驅(qū)動柵極電極7d”相鄰并且與第二節(jié)點雜質(zhì)區(qū)相對的第二有源區(qū)3b中形成第二接地雜質(zhì)區(qū)(未示出)。LDD區(qū)9保持在柵極隔離物11下面。所形成的雜質(zhì)區(qū)13s’、13n’和13d’具有高于LDD區(qū)9的雜質(zhì)濃度。因此，雜質(zhì)區(qū)形成在有源區(qū)3a和3b中具有輕摻雜漏極(LDD)結構的源極/漏極區(qū)。如此，在襯底表面上的雜質(zhì)區(qū)13s’、13n’和13d’之間形成第一和第二驅(qū)動晶體管。第一和第二驅(qū)動晶體管為N溝道體MOS晶體管。
然后，在包括雜質(zhì)區(qū)13s’、13n’和13d’的半導體襯底上形成下層間絕緣層17。在形成下層間絕緣層17之前在襯底上保形形成下蝕刻停止層15。下蝕刻停止層15由相對于下層間絕緣層17具有蝕刻選擇性的絕緣層形成。
現(xiàn)在參考圖3、11A和11B，構圖下層間絕緣層17和下蝕刻停止層15，形成分別露出第一和第二節(jié)點雜質(zhì)區(qū)的第一和第二節(jié)點接觸孔19a和19b。在第一和第二節(jié)點接觸孔19a和19b中分別形成第一節(jié)點半導體栓塞21a和第二節(jié)點半導體栓塞(未示出)。因此，第一節(jié)點半導體栓塞21a直接在第一源極/漏極區(qū)上，第二節(jié)點半導體栓塞直接在第二源極/漏極區(qū)上。可以用選擇外延生長(SEG)技術形成節(jié)點半導體栓塞。特別是，可以使生長的節(jié)點半導體栓塞與暴露的節(jié)點雜質(zhì)區(qū)具有相同的晶相。例如，當半導體襯底1為單晶體硅襯底，并且用硅源氣體進行SEG技術時，可以形成具有單晶體硅結構的節(jié)點半導體栓塞。可以用P型或N型雜質(zhì)摻雜節(jié)點半導體栓塞。或者，節(jié)點半導體栓塞可以用本征半導體形成。
在包括節(jié)點半導體栓塞的半導體襯底上形成半導體本體層?？梢杂梅蔷Ч鑼踊蚨嗑Ч鑼有纬砂雽w本體層。構圖半導體本體層，在下層間絕緣層17上形成第一和第二本體圖形23a和23b。形成第一本體圖形23a跨過第一驅(qū)動柵極電極7d’，并與第一節(jié)點半導體栓塞21a接觸，形成第二本體圖形23b跨過第二驅(qū)動柵極電極7d”，并與第二節(jié)點半導體栓塞接觸。
然后，使第一和第二本體圖形23a和23b結晶化，形成單晶體結構。使用本領域中公知的固相外延(SPE)技術進行本體圖形23a和23b的結晶化。在大約500℃到大約800℃的溫度下進行SPE技術。
在SPE工藝期間，節(jié)點半導體栓塞作為籽晶層(seed layer)。換句話說，本體圖形23a和23b轉(zhuǎn)換為與節(jié)點半導體栓塞相同的晶體結構。例如，當節(jié)點半導體栓塞為單晶體硅栓塞，并且本體圖形23a和23b為非晶硅圖形或多晶硅圖形時，在SPE工藝期間，本體圖形23a和23b轉(zhuǎn)換為單晶體硅圖形。
在構圖半導體本體層之前結晶化本體圖形23a和23b。但是，當在構圖半導體本體層之前進行結晶化時，將在后續(xù)工藝中形成的負載晶體管的溝道區(qū)中形成晶粒邊界。如此，可能降低負載晶體管的電特性，并且由于晶粒邊界，負載晶體管將表現(xiàn)出不一致的電特性。因此，在構圖半導體本體層之后進行結晶化。
現(xiàn)在參考圖4、12A和12B，在結晶的本體圖形表面上形成柵極絕緣層25。然后在柵極絕緣層25上形成柵極導電層。柵極導電層由多晶硅層形成。構圖柵極導電層，形成分別跨過第一和第二本體圖形23a和23b的第一和第二本負載柵極電極27a和27b。形成第一負載柵極電極27a，從而第一負載柵極電極27a的一端與第二節(jié)點半導體栓塞上的第二本體圖形23b重疊和/或相鄰。同樣，形成第二負載柵極電極27b，從而第二負載柵極電極27b的一端到與第一節(jié)點半導體栓塞21a上的第一本體圖形23a重疊和/或相鄰。
用負載柵極電極27a和27b作為離子注入掩模，在本體圖形23a和23b中注入不同于第一導電類型的第二導電類型的雜質(zhì)離子，從而形成第二導電類型的LDD區(qū)29。然后在負載柵極電極27a和27b的側壁上形成柵極隔離物31。然后，負載柵極電極27a和27b以及柵極隔離物31作為離子注入掩模，在本體圖形23a和23b中注入第二導電類型的雜質(zhì)離子。結果，在與第一負載柵極電極27a相鄰并與第一節(jié)點半導體栓塞21a接觸的第一本體圖形23a中形成第一漏極區(qū)33d’，在與第二負載柵極電極27b相鄰并與第二節(jié)點半導體栓塞接觸的第二本體圖形23b中形成第二漏極區(qū)(未示出)。此外，在與第一負載柵極電極27a相鄰并與第一漏極區(qū)33d’相對的第一本體圖形23a中形成第一源極區(qū)33s’，在與第二負載柵極電極27b相鄰并與第二漏極區(qū)相對的第二本體圖形23b中形成第二源極區(qū)(未示出)。如此，在第一和第二本體圖形23a和23b中分別形成第一和第二負載晶體管TL1和TL2。當?shù)诙щ婎愋蜑镻型時，負載晶體管TL1和TL2為P溝道TFT，負載柵極電極27a和27b為P型多晶硅圖形。
在包括負載晶體管TL1和TL2的半導體襯底上形成上層間絕緣層37。在形成上層間絕緣層37之前還保形形成上蝕刻停止層35。上蝕刻停止層35由相對于上層間絕緣層37具有蝕刻選擇性的絕緣層形成。例如，當上層間絕緣層37為二氧化硅層時，上蝕刻停止層35為氮化硅層或氮氧化硅層。
參考圖5、13A和13B，依次構圖上層間絕緣層37、上蝕刻停止層35、負載柵極電極27a和27b、下層間絕緣層17以及下蝕刻停止層15，形成分別暴露出第一和第二驅(qū)動柵極電極7d’和7d”的第一和第二柵極接觸孔39a和39b。在第一柵極接觸孔39a中形成第一金屬柵極栓塞(未示出)。在第二柵極接觸孔39b中形成第二金屬柵極栓塞41b。
構圖上層間絕緣層37、上蝕刻停止層35、負載柵極電極27a和27b、下層間絕緣層17以及下蝕刻停止層15，形成第一和第二漏極接觸孔43n’和43n”。形成第一漏極接觸孔43n’，暴露出第一漏極區(qū)33d’、第一節(jié)點半導體栓塞21a的側壁、第二負載柵極電極27b和第一節(jié)點雜質(zhì)區(qū)13n’。形成第二漏極接觸孔43n”，暴露出第二漏極區(qū)、第二節(jié)點半導體栓塞的側壁、第一負載柵極電極27a和第二節(jié)點雜質(zhì)區(qū)。在形成漏極接觸孔43n’和43n”期間，可以形成第一和第二下位線接觸孔43b’和43b”(分被暴露出第一和第二位線雜質(zhì)區(qū))以及第一和第二下地線接觸孔43s’和43s”(分被暴露出第一和第二接地雜質(zhì)區(qū))。
在第一漏極接觸孔43n’中形成第一金屬漏極栓塞45n’，在第二漏極接觸孔43n”中形成第二金屬漏極栓塞(未示出)。因此，第一金屬漏極栓塞45n’直接在第一漏極區(qū)33d’、第一節(jié)點半導體栓塞21a的側壁和第二負載柵極電極27b上，第二金屬漏極栓塞直接在第二漏極區(qū)、第二節(jié)點半導體栓塞的側壁和第一負載柵極電極上。此外，在第一下地線接觸孔43s’中形成第一下地線接觸栓塞45s’，在第二下地線接觸孔43s”中形成第二下地線接觸栓塞(未示出)。另外，在第一下位線接觸孔43b’中形成第一下位線接觸栓塞45b’，在第二下位線接觸孔43b”中形成第二下位線接觸栓塞(未示出)。
第一和第二漏極接觸孔43n’和43n”、第一和第二下地線接觸孔43s’和43s”以及第一和第二下位線接觸孔43b’和43b”可以與第一和第二柵極接觸孔39a和39b同時形成。在這種情況下，金屬漏極栓塞、下位線接觸栓塞和下地線接觸栓塞也可以與金屬柵極栓塞同時形成?？梢杂眠x擇的金屬層形成金屬漏極栓塞、下位線接觸栓塞、下地線接觸栓塞和金屬柵極栓塞，相對于P型和N型半導體提供歐姆接觸。更具體的，栓塞由依次疊置的阻擋金屬層，例如氮化鈦層，和金屬層，例如鎢層，以及平面化的金屬層和阻擋金屬層形成。結果，每個栓塞包括鎢栓塞和圍繞鎢栓塞的阻擋金屬層圖形?；蛘?，栓塞由單金屬層，例如鎢層，形成。
然后，在包括金屬漏極栓塞、下位線接觸栓塞、下地線接觸栓塞和金屬柵極栓塞的半導體襯底上形成第一絕緣層47。
如此，半導體栓塞和金屬漏極栓塞在驅(qū)動晶體管的源極/漏極區(qū)與負載晶體管的源極/漏極區(qū)之間分別形成多層栓塞。在一些實施例中，金屬漏極栓塞用不同于參考圖13B介紹的結構形成。圖13C和13D示出了根據(jù)本發(fā)明的其它實施例的SRAM單元形成金屬漏極栓塞的方法的剖面圖。
參考圖13C，蝕刻上層間絕緣層37、上蝕刻停止層35、第二負載柵極電極27b、第一漏極區(qū)33d和第一節(jié)點半導體栓塞21a，形成第一漏極接觸孔43na’?？梢圆槐┞冻龅谝还?jié)點雜質(zhì)區(qū)13n’形成第一漏極接觸孔43na’。由此，在形成第一漏極接觸孔43na’之后，第一凹陷的節(jié)點半導體栓塞21a’留在第一節(jié)點雜質(zhì)區(qū)13n’上。然后，使用金屬層，例如鎢層，在第一漏極接觸孔43na’中形成第一金屬漏極栓塞45na’。如此，第一金屬漏極栓塞45na’直接形成在第一節(jié)點半導體栓塞21a’和第一漏極區(qū)33d上。在形成第一金屬漏極栓塞45na’期間，在第二節(jié)點雜質(zhì)區(qū)上形成與第一金屬漏極栓塞45na’具有相同結構的第二金屬漏極栓塞(未示出)。
當節(jié)點半導體栓塞具有與節(jié)點雜質(zhì)區(qū)相同的導電類型時，可以形成圖13C所示的第一金屬漏極栓塞45na’。
現(xiàn)在參考圖13D，在形成圖13C中介紹的第一漏極接觸孔43na’之后，還蝕刻下層間絕緣層17和下蝕刻停止層15。結果，形成第一漏極接觸孔43nb’，暴露出第一節(jié)點雜質(zhì)區(qū)13n’以及第一凹陷的節(jié)點半導體栓塞21a’。使用金屬層，例如鎢層，在第一漏極接觸孔43nb’中形成第一金屬漏極栓塞45nb’。如此，直接在第一節(jié)點雜質(zhì)區(qū)13n’和第一半導體栓塞21a’的至少一個側壁上形成第一金屬漏極栓塞45nb’。因此，即使用與第一節(jié)點雜質(zhì)區(qū)13n’不同導電類型的半導體材料或本征半導體形成第一節(jié)點半導體栓塞21a’，也可以降低第一漏極區(qū)33d’、第二負載柵極電極27b和第一節(jié)點雜質(zhì)區(qū)13n’之間的接觸電阻。在形成第一金屬漏極栓塞45nb’期間，在第二節(jié)點雜質(zhì)區(qū)上形成與第一金屬漏極栓塞45nb’具有相同結構的第二金屬漏極栓塞(未示出)。
參考圖6、14A和14B，構圖第一絕緣層47、上層間絕緣層37、上蝕刻停止層35、下層間絕緣層17和下蝕刻停止層15，形成分別暴露出第一和第二傳送柵極電極7t’和7t”的第一和第二字線接觸孔49w’和49w”。在形成字線接觸孔49w’和49w”期間，形成第一和第二中間地線接觸孔49s’和49s”，分別暴露出第一下地線接觸栓塞45s’和第二中間地線接觸栓塞。在第一和第二字線接觸孔49w’和49w”中分別形成第一字線接觸栓塞51w’和第二字線接觸栓塞(未示出)，在第一和第二中間地線接觸孔49s’和49s”中分別形成第一中間地線接觸栓塞51s’和第二中間地線接觸栓塞(未示出)。
然后，在包括字線接觸栓塞和中間地線接觸栓塞的半導體襯底表面形成第二絕緣層53。然后，使用鑲嵌工藝在第二絕緣層53中形成平行于x軸的字線55w。形成字線55w接觸字線接觸栓塞。在包括字線55w的半導體襯底上形成第三絕緣層57。
參考圖7、15A和15B，構圖第一到第三絕緣層47、53和57、上層間絕緣層37和上蝕刻停止層35形成分別暴露出第一源極區(qū)33s’和第二源極區(qū)(未示出)的第一和第二電源線接觸孔59c’和59c”。在形成電源線接觸孔59c’和59c”期間，形成第一和第二上地線接觸孔59s’和59s”，分別暴露出第一和第二中間地線接觸栓塞，形成第一和第二中間位線接觸孔59b’和59b”，分別暴露出第一和第二下位線接觸栓塞。在第一和第二電源線接觸孔59c’和59c”中分別形成第一和第二電源線接觸栓塞(未示出)，在第一和第二上地線接觸孔59s’和59s”中分別形成第一上地線接觸栓塞61s’和第二上地線接觸栓塞(未示出)。在形成電源線接觸栓塞和上地線接觸栓塞期間，在第一和第二中間位線接觸孔59b’和59b”中分別形成第一中間位線接觸栓塞61b’和第二中間位線接觸栓塞(未示出)。
參考圖8、16A和16B，在包括電源線接觸栓塞的半導體襯底上形成第四絕緣層63。使用鑲嵌工藝在第四絕緣層63中形成地線65s和電源線65c。形成地線65s和電源線65c跨過有源區(qū)3a和3b。形成地線65s接觸第一和第二上地線接觸栓塞，形成電源線65c接觸第一和第二電源線接觸栓塞。
參考圖9、17A和17B，在包括電源和地線65c和65s的半導體襯底上形成第五絕緣層67。構圖第五絕緣層67，形成分別暴露出第一和第二中間位線接觸栓塞的第一和第二上位線接觸孔69b’和69b”。在第一和第二上位線接觸孔69b’和69b”中分別形成第一上位線接觸栓塞71b’和第二上位線接觸栓塞(未示出)。在包括上位線接觸栓塞的半導體襯底上形成導電層，例如，金屬層。構圖導電層，形成彼此平行的第一和第二位線73b’和73b”。形成第一位線73b’覆蓋第一上位線接觸栓塞71b’，形成第二位線73b”，覆蓋第二上位線接觸栓塞。
因此，靜態(tài)隨機存取存儲器(SRAM)器件包括在具有源極/漏極區(qū)的半導體襯底上的體MOS晶體管、在體MOS晶體管上的絕緣層以及在體MOS晶體管上的絕緣層上的具有源極/漏極區(qū)的薄膜晶體管。多層栓塞將體MOS晶體管的源極/漏極區(qū)連接到薄膜晶體管的源極/漏極區(qū)。多層栓塞包括延伸穿過絕緣層的至少一部分并直接在體MOS晶體管的源極/漏極區(qū)上的半導體栓塞，以及延伸穿過絕緣層的至少一部分并直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞上的金屬栓塞。
如上所述，根據(jù)本發(fā)明的實施例，形成具有單晶體本體圖形的薄膜MOS晶體管，并且在節(jié)點雜質(zhì)區(qū)上形成提供歐姆接觸的漏極節(jié)點接觸結構。因此，如果在SRAM單元中使用漏極節(jié)點接觸結構和薄膜MOS晶體管，則能夠形成電特性與體CMOS SRAM單元相當?shù)倪m于高度集成的SRAM器件的緊湊的單元。
雖然參考本發(fā)明的實施例詳細示出和介紹了本發(fā)明，但是，本領域的普通技術人員應當理解，不脫離由附帶的權利要求書及其等價物定義的本發(fā)明的精神和范圍可以進行形式和細節(jié)上的各種變化。
權利要求
1.一種靜態(tài)隨機存取存儲器(SRAM)器件，包括在具有源極/漏極區(qū)的半導體襯底上的體MOS晶體管；在體MOS晶體管上的絕緣層；在體MOS晶體管上的絕緣層上的具有源極/漏極區(qū)的薄膜晶體管；以及多層栓塞，包括延伸穿過絕緣層的至少一部分并直接在體MOS晶體管的源極/漏極區(qū)上的半導體栓塞，以及延伸穿過絕緣層的至少一部分并直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞上的金屬栓塞。
2.根據(jù)權利要求1的器件，其中半導體栓塞與體MOS晶體管的源極/漏極區(qū)為相同的導電類型，其中體MOS晶體管的源極/漏極區(qū)與薄膜晶體管的源極/漏極區(qū)為不同的導電類型。
3.根據(jù)權利要求2的器件，其中半導體栓塞和體MOS晶體管的源極/漏極區(qū)為n型導電類型，其中薄膜晶體管的源極區(qū)為p型導電類型。
4.根據(jù)權利要求1的器件，其中金屬栓塞直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞的至少一個側壁上。
5.根據(jù)權利要求4的器件，其中半導體栓塞包括本征半導體和/或不同于體MOS晶體管的源極/漏極區(qū)的導電類型。
6.根據(jù)權利要求5的器件，其中半導體栓塞包括p型導電類型，并且其中體MOS晶體管包括n型導電類型。
7.根據(jù)權利要求4的器件，其中半導體栓塞直接在薄膜晶體管的源極/漏極區(qū)上。
8.根據(jù)權利要求1的器件，其中體MOS晶體管是n溝道金屬氧化物半導體(NMOS)晶體管，薄膜MOS晶體管是p溝道金屬氧化物半導體(PMOS)晶體管。
9.根據(jù)權利要求1的器件，其中薄膜晶體管是第一薄膜晶體管，還包括在與第一薄膜晶體管相鄰的絕緣層上的第二薄膜晶體管，其中金屬栓塞直接在第二薄膜晶體管的柵極電極上。
10.根據(jù)權利要求9的器件，其中體MOS晶體管為第一體MOS晶體管，其中金屬栓塞為第一金屬栓塞，還包括在與第一體MOS晶體管相鄰的襯底上的第二體MOS晶體管；以及延伸穿過絕緣層的至少一部分并直接在第二薄膜晶體管的柵極電極和第二體MOS晶體管的柵極電極上的第二金屬栓塞。
11.根據(jù)權利要求10的器件，其中第二體MOS晶體管的柵極電極為n型多晶硅圖形，其中第二薄膜晶體管的柵極電極為p型多晶硅圖形。
12.根據(jù)權利要求9的器件，其中體MOS晶體管為驅(qū)動晶體管，第一薄膜晶體管為負載晶體管，其中第二薄膜晶體管為SRAM器件的傳送晶體管。
13.根據(jù)權利要求12的器件，其中字線連接到第二薄膜晶體管的柵極電極。
14.根據(jù)權利要求12的器件，其中位線連接到第二薄膜晶體管的源極/漏極區(qū)。
15.根據(jù)權利要求1的器件，其中在體MOS晶體管上的絕緣層是第一絕緣層，還包括在薄膜晶體管上的第二絕緣層，其中金屬栓塞可以延伸穿過第二絕緣層。
16.根據(jù)權利要求1的器件，其中薄膜晶體管包括具有單晶體硅結構的本體部分。
17.根據(jù)權利要求9的器件，其中通過固相外延工藝形成薄膜晶體管的本體部分，并且與半導體栓塞具有相同的晶體結構。
18.根據(jù)權利要求1的器件，其中金屬栓塞包括鎢栓塞。
19.根據(jù)權利要求1的器件，其中金屬栓塞包括鎢栓塞和圍繞鎢栓塞的阻擋金屬層。
20.一種形成半導體器件的方法，包括在具有源極/漏極區(qū)的半導體襯底上形成體MOS晶體管；在體MOS晶體管上形成絕緣層；直接在體MOS晶體管的源極/漏極區(qū)上形成并延伸穿過絕緣層的至少一部分的半導體栓塞；在體MOS晶體管上的絕緣層上形成具有源極/漏極區(qū)的薄膜晶體管；以及直接在半導體栓塞和薄膜晶體管的源極/漏極區(qū)上形成并延伸穿過絕緣層的至少一部分的金屬栓塞。
21.根據(jù)權利要求20的方法，其中形成的半導體栓塞與體MOS晶體管的源極/漏極區(qū)具有相同的導電類型，并且其中形成的體MOS晶體管的源極/漏極區(qū)和薄膜晶體管的源極/漏極區(qū)具有不同的導電類型。
22.根據(jù)權利要求20的方法，其中形成金屬栓塞還包括直接在體MOS晶體管的源極/漏極區(qū)和半導體栓塞的至少一個側壁上形成金屬栓塞。
23.根據(jù)權利要求22的方法，其中半導體栓塞由本征半導體和/或具有不同于體MOS晶體管的源極/漏極區(qū)的導電類型的層形成。
24.根據(jù)權利要求22的方法，其中形成薄膜晶體管還包括直接在半導體栓塞上形成薄膜晶體管的源極/漏極區(qū)。
25.根據(jù)權利要求20的方法，其中薄膜晶體管為第一薄膜晶體管，其中體MOS晶體管為第一體MOS晶體管，其中金屬栓塞為第一金屬栓塞，并且還包括在與第一薄膜晶體管相鄰的絕緣層上形成第二薄膜晶體管，第二薄膜晶體管具有直接在第一金屬栓塞上的柵極電極；在與第一體MOS晶體管相鄰的襯底上形成具有柵極電極的第二體MOS晶體管；以及形成延伸穿過絕緣層的至少一部分并直接在第二薄膜晶體管的柵極電極和第二體MOS晶體管的柵極電極上的第二金屬栓塞。
26.根據(jù)權利要求20的方法，其中形成薄膜晶體管包括在絕緣層上形成導電層圖形，以及在導電層圖形上進行固相外延(SPE)工藝，形成具有單晶體結構的薄膜晶體管本體圖形。
27.根據(jù)權利要求26的方法，其中在大約500到大約800的溫度下用半導體栓塞作為籽晶層進行固相外延工藝。
28.根據(jù)權利要求26的方法，其中半導體栓塞和薄膜晶體管本體圖形由單晶體硅形成。
29.一種在半導體器件中的互連結構，包括在半導體襯底的有源區(qū)上的絕緣層；在絕緣層上的導電層圖形；以及多層栓塞，包括直接在有源區(qū)上并延伸穿過絕緣層的至少一部分的半導體栓塞，和直接在半導體栓塞和導電層圖形上并延伸穿過絕緣層的至少一部分的金屬栓塞。
30.根據(jù)權利要求29的互連結構，其中半導體栓塞與有源區(qū)包括相同的導電類型，并且其中有源區(qū)和導電層圖形包括不同的導電類型。
31.根據(jù)權利要求30的互連結構，其中半導體栓塞和有源區(qū)包括n型導電類型，并且其中導電層圖形的至少一部分包括p型導電類型。
32.根據(jù)權利要求29的互連結構，其中金屬栓塞直接在有源區(qū)和半導體栓塞的至少一個側壁上。
33.根據(jù)權利要求32的互連結構，其中半導體栓塞包括本征半導體和/或不同于有源區(qū)的導電類型。
34.根據(jù)權利要求33的互連結構，其中半導體栓塞包括p型導電類型，其中有源區(qū)包括n型導電類型。
35.根據(jù)權利要求32的互連結構，其中半導體栓塞直接在導電層圖形上。
36.根據(jù)權利要求35的互連結構，其中半導體栓塞直接在導電層圖形的下表面上，其中金屬栓塞直接在半導體栓塞的側壁和導電層圖形的末端上。
37.根據(jù)權利要求29的互連結構，其中金屬栓塞穿過導電層圖形的一部分，半導體栓塞在金屬栓塞和有源區(qū)之間延伸。
38.根據(jù)權利要求29的互連結構，其中導電層圖形為第一導電層圖形，還包括在與第一導電層圖形相鄰的絕緣層上并且直接在金屬栓塞上的第二導電層圖形。
39.根據(jù)權利要求29的互連結構，其中導電層圖形和半導體栓塞包括單晶體硅。
40.根據(jù)權利要求29的互連結構，其中金屬栓塞為與n型半導體和p型半導體具有歐姆接觸的金屬層。
41.一種節(jié)點接觸結構，包括在半導體襯底上形成的下柵極電極；覆蓋具有下柵極電極的半導體襯底的下層間絕緣層；在下層間絕緣層上形成的上柵極電極；覆蓋上柵極電極和下層間絕緣層的上層間絕緣層；以及穿過上和下層間絕緣層與上和下柵極電極接觸的金屬栓塞。
42.根據(jù)權利要求41的節(jié)點接觸結構，其中金屬栓塞穿過上柵極電極的一部分。
43.根據(jù)權利要求41的節(jié)點接觸結構，其中下柵極電極具有與上柵極電極不同的導電類型。
44.根據(jù)權利要求43的節(jié)點接觸結構，其中下柵極電極為N型多晶硅圖形，上柵極電極為P型多晶硅圖形。
45.一種半導體器件的制造方法，包括在半導體襯底的預定區(qū)域形成隔離層，定義有源區(qū)；形成覆蓋隔離層和有源區(qū)上的下層間絕緣層；構圖下層間絕緣層，形成露出有源區(qū)的接觸孔；使用選擇外延生長技術形成填充接觸孔的單晶體半導體栓塞；在下層間絕緣層和半導體栓塞上形成非晶半導體層或多晶半導體層；構圖半導體層，形成覆蓋半導體栓塞的半導體圖形；以及用固相外延技術使半導體圖形結晶，轉(zhuǎn)換為具有單晶體結構的本體圖形。
46.根據(jù)權利要求45的方法，其中半導體襯底為單晶體硅襯底。
47.根據(jù)權利要求46的方法，其中單晶體半導體栓塞為單晶體硅栓塞。
48.根據(jù)權利要求47的方法，其中半導體層由非晶硅層或多晶硅層形成。
49.根據(jù)權利要求45的方法，其中在大約500℃到800℃的溫度下進行固相外延工藝。
50.根據(jù)權利要求45的方法，還包括在單晶體本體圖形上形成薄膜金屬氧化物半導體(MOS)晶體管。
全文摘要
靜態(tài)隨機存取存儲器(SRAM)器件包括在具有源極/漏極區(qū)的半導體襯底上的體MOS晶體管、在體MOS晶體管上的絕緣層以及在體MOS晶體管上的絕緣層上的具有源極/漏極區(qū)的薄膜晶體管。器件還包括在體MOS晶體管與薄膜晶體管之間的多層栓塞。多層栓塞包括直接在體MOS晶體管的源極/漏極區(qū)上并延伸穿過絕緣層的至少一部分的半導體栓塞，和直接在薄膜晶體管的源極/漏極區(qū)和半導體栓塞上并延伸穿過絕緣層的至少一部分的金屬栓塞。還公開了相關方法。
文檔編號H01L27/01GK1641882SQ20051000395
公開日2005年7月20日 申請日期2005年1月12日 優(yōu)先權日2004年1月12日
發(fā)明者張在焄, 鄭舜文, 郭根昊, 黃炳晙 申請人:三星電子株式會社