專利名稱：具有層疊的節(jié)點(diǎn)接觸結(jié)構(gòu)的半導(dǎo)體集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，更具體涉及用于半導(dǎo)體集成電路的接觸結(jié)構(gòu)。
背景技術(shù)：
如所屬領(lǐng)域的技術(shù)人員所公知，與動態(tài)隨機(jī)存取存儲器(DRAM)集成電路相比靜態(tài)隨機(jī)存取存儲器(SRAM)集成電路可以表現(xiàn)出較低的功耗和較高操作速度。因此，在計(jì)算機(jī)和便攜式消費(fèi)者電子設(shè)備中SRAM電路廣泛地用于執(zhí)行高速緩存存儲。
SRAM集成電路的單位晶格可以實(shí)現(xiàn)，例如作為高負(fù)載電阻器SRAM單元或作為互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)SRAM單元。一般，高負(fù)載電阻器SRAM單元使用高阻抗電阻器作為負(fù)載器件，CMOSSRAM單元使用p溝道或“P型”金屬氧化物半導(dǎo)體(PMOS)晶體管作為負(fù)載器件。
至少兩種類型的CMOS SRAM單位晶格是已知技術(shù)。第一種類型是薄膜晶體管(TFT)SRAM單元，其中薄膜晶體管層疊在半導(dǎo)體襯底上，作為負(fù)載器件。CMOS SRAM單位晶格的第二種類型是體CMOSSRAM單元，使用在半導(dǎo)體襯底形成的體晶體管作為負(fù)載器件。
與TFT SRAM單元和高負(fù)載電阻器SRAM單元相比，體CMOSSRAM單元可以表現(xiàn)出高單元穩(wěn)定性(即，良好的低壓性能和低維持電流)。因?yàn)樵趩尉Ч枰r底形成體CMOS SRAM單元中的體晶體管，因此可以實(shí)現(xiàn)該高度的單元穩(wěn)定性，而TFT SRAM單元的薄膜晶體管一般使用多晶硅層形成。但是，與TFT SRAM單元相比體CMOS SRAM單元可以表現(xiàn)出低集成度和/或弱閉鎖抗擾性。
一般，每個(gè)SRAM單位晶格包括一對節(jié)點(diǎn)接觸結(jié)構(gòu)。在TFT SRAM單元中，每個(gè)節(jié)點(diǎn)接觸結(jié)構(gòu)將負(fù)載晶體管的P型漏區(qū)電連接到驅(qū)動晶體管的N型漏區(qū)。典型地，在負(fù)載晶體管的P型漏區(qū)和驅(qū)動晶體管的N型漏區(qū)之間提供歐姆接觸。
在Chen等人的，名稱為“Semiconductor Structure Incorporating ThinFilm Transistors and Methods for Its Manufacture”的美國專利號6,022,766中公開了一種半導(dǎo)體器件，包括在半導(dǎo)體襯底上層疊的TFT。具體，Chen等公開了一種半導(dǎo)體器件，其中在單晶硅襯底形成常規(guī)體晶體管，然后在體晶體管上層疊薄膜晶體管。在Chen等的專利中，通過在半導(dǎo)體襯底和金屬栓塞上淀積非晶硅層形成TFT的本體層。然后通過熱處理工序晶化該非晶硅層。該熱處理工序使非晶硅層轉(zhuǎn)變?yōu)榫哂写缶Я５亩嗑w或“多晶硅”層。形成有多晶硅本體層的這些TFT的電性能可能不如在單晶硅襯底處形成的體晶體管的電性能。

發(fā)明內(nèi)容
按照本發(fā)明的實(shí)施例，提供一種集成電路，包括在半導(dǎo)體襯底處形成具有第一和第二雜質(zhì)區(qū)的第一晶體管。第一晶體管上的第一層間絕緣層，以及在與第一晶體管相對的第一層間絕緣層上具有第一和第二雜質(zhì)區(qū)的第二晶體管。在與第一層間絕緣層相對的第二晶體管上的第二層間絕緣層，以及在與第二晶體管相對的第二層間絕緣層上具有第一和第二雜質(zhì)區(qū)的第三晶體管。最后，與第二層間絕緣層相對的第三晶體管上的第三層間絕緣層。該集成電路還包括貫穿第一、第二和第三層間絕緣層以使第一晶體管的第一雜質(zhì)區(qū)、第二晶體管的第一雜質(zhì)區(qū)以及第三晶體管的第一雜質(zhì)區(qū)彼此電連接的節(jié)點(diǎn)栓塞。
在本發(fā)明的某些實(shí)施例中，第二晶體管可以重疊第一晶體管，以及第三晶體管可以重疊第二晶體管。第一晶體管可以是體晶體管，而第二和第三晶體管是薄膜晶體管。第二和第三晶體管可以是單晶薄膜晶體管。在具體實(shí)施例中，該集成電路還可以包括第二晶體管的第一雜質(zhì)區(qū)和第一晶體管的第一雜質(zhì)區(qū)之間的下節(jié)點(diǎn)半導(dǎo)體栓塞，以及第三晶體管的第一雜質(zhì)區(qū)和第二晶體管的第一雜質(zhì)區(qū)之間的上節(jié)點(diǎn)半導(dǎo)體栓塞。在這些實(shí)施例中，節(jié)點(diǎn)栓塞也可以電連接到下和上節(jié)點(diǎn)半導(dǎo)體栓塞。下和上節(jié)點(diǎn)半導(dǎo)體栓塞可以是單晶半導(dǎo)體栓塞。節(jié)點(diǎn)栓塞可以是金屬栓塞，例如鎢栓塞或具有環(huán)繞的金屬阻擋層的鎢栓塞。
按照本發(fā)明的再一實(shí)施例，提供一種靜態(tài)隨機(jī)存取存儲器(SRAM)，包括至少部分地形成在半導(dǎo)體襯底中的第一和第二體晶體管。在第一和第二體晶體管上提供的第一層間絕緣層，以及在第一層間絕緣層上提供的第一和第二下薄膜晶體管。在第一和第二下薄膜晶體管上提供的第二層間絕緣層，以及在第二層間絕緣層上提供的第一和第二上薄膜晶體管。在第一和第二上薄膜晶體管上提供的第三層間絕緣層。提供第一節(jié)點(diǎn)栓塞，該第一節(jié)點(diǎn)栓塞貫穿第一、第二和第三層間絕緣層以使第一體晶體管的第一雜質(zhì)區(qū)、第一下薄膜晶體管的第一雜質(zhì)區(qū)以及第一上薄膜晶體管的第一雜質(zhì)區(qū)彼此電連接。最后，提供第二節(jié)點(diǎn)栓塞，該第二節(jié)點(diǎn)栓塞貫穿第一、第二和第三層間絕緣層以使第二體晶體管的第一雜質(zhì)區(qū)、第二下薄膜晶體管的第一雜質(zhì)區(qū)和第二上薄膜晶體管的第一雜質(zhì)區(qū)彼此電連接。
在本發(fā)明的某些實(shí)施例中，第一下薄膜晶體管可以重疊第一體晶體管，以及第二下薄膜晶體管可以重疊第二體晶體管。同樣，第一上薄膜晶體管可以重疊第一下薄膜晶體管，以及第二上薄膜晶體管可以重疊第二下薄膜晶體管。第一和第二下薄膜晶體管以及第一和第二上薄膜晶體管每個(gè)可以是單晶薄膜晶體管。
在本發(fā)明的實(shí)施例中，該SRAM單元也可以包括第一下節(jié)點(diǎn)半導(dǎo)體栓塞和第一上節(jié)點(diǎn)半導(dǎo)體栓塞，第一下節(jié)點(diǎn)半導(dǎo)體栓塞在第一下薄膜晶體管的第一雜質(zhì)區(qū)和第一體晶體管的第一雜質(zhì)區(qū)之間，第一上節(jié)點(diǎn)半導(dǎo)體栓塞在第一上薄膜晶體管的第一雜質(zhì)區(qū)和第一下薄膜晶體管的第一雜質(zhì)區(qū)之間。該SRAM單元還可以包括第二下節(jié)點(diǎn)半導(dǎo)體栓塞和第二上節(jié)點(diǎn)半導(dǎo)體栓塞，第二下節(jié)點(diǎn)半導(dǎo)體栓塞在第二下薄膜晶體管的第一雜質(zhì)區(qū)和第二體晶體管的第一雜質(zhì)區(qū)之間，第二上節(jié)點(diǎn)半導(dǎo)體栓塞在第二上薄膜晶體管的第一雜質(zhì)區(qū)和第二下薄膜晶體管的第一雜質(zhì)區(qū)之間。在這些實(shí)施例中，第一節(jié)點(diǎn)栓塞可以電連接到第一下節(jié)點(diǎn)半導(dǎo)體栓塞和第一上節(jié)點(diǎn)半導(dǎo)體栓塞，以及第二節(jié)點(diǎn)栓塞可以電連接到第二下節(jié)點(diǎn)半導(dǎo)體栓塞和第二上節(jié)點(diǎn)半導(dǎo)體栓塞。第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞以及第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞每個(gè)可以是單晶半導(dǎo)體栓塞。第一和第二節(jié)點(diǎn)栓塞可以是金屬栓塞，例如鎢栓塞或具有環(huán)繞的金屬阻擋層的鎢栓塞。
第一下節(jié)點(diǎn)半導(dǎo)體栓塞可以具有與第一體晶體管的第一雜質(zhì)區(qū)相同的導(dǎo)電類型，以及第二下節(jié)點(diǎn)半導(dǎo)體栓塞可以具有與第二體晶體管的第一雜質(zhì)區(qū)相同的導(dǎo)電類型。在其他實(shí)施例中，第一下節(jié)點(diǎn)半導(dǎo)體栓塞可以具有不同于第一體晶體管的第一雜質(zhì)區(qū)的導(dǎo)電類型，以及第二下節(jié)點(diǎn)半導(dǎo)體栓塞可以具有不同于第二體晶體管的第一雜質(zhì)區(qū)的導(dǎo)電類型。在這些實(shí)施例中，第一節(jié)點(diǎn)栓塞可以與第一體晶體管的第一雜質(zhì)區(qū)直接接觸，以及第二節(jié)點(diǎn)栓塞可以與第二體晶體管的第一雜質(zhì)區(qū)直接接觸。
在SRAM單元的某些實(shí)施例中，第一和第二體晶體管分別可以是第一和第二N溝道驅(qū)動晶體管，其中第一和第二體晶體管的第一雜質(zhì)區(qū)是各個(gè)漏區(qū)。第一N溝道驅(qū)動器的柵電極可以電連接到第二節(jié)點(diǎn)栓塞，以及第二N溝道驅(qū)動器的柵電極可以電連接到第一節(jié)點(diǎn)栓塞。第一和第二下薄膜晶體管分別可以是第一和第二P溝道負(fù)載晶體管，以及第一和第二上薄膜晶體管分別可以是第一和第二N溝道傳輸晶體管。第一和第二下薄膜晶體管的第一雜質(zhì)區(qū)每個(gè)可以是漏區(qū)，以及第一和第二上薄膜晶體管的第一雜質(zhì)區(qū)每個(gè)可以是源區(qū)。第一P溝道負(fù)載晶體管的柵電極可以電連接到第二節(jié)點(diǎn)栓塞，以及第二P溝道負(fù)載晶體管的柵電極可以電連接到第一節(jié)點(diǎn)栓塞。第一和第二N溝道傳輸晶體管的柵電極可以相互電連接，以用作字線。
在上述實(shí)施例中，該SRAM單元也可以包括電連接到第一和第二N溝道驅(qū)動晶體管的源區(qū)的接地線以及電連接到第一和第二P溝道負(fù)載晶體管的源區(qū)的電源線。該SRAM單元還可以包括電連接到第一N溝道傳輸晶體管的漏區(qū)的第一位線以及電連接到第二N溝道傳輸晶體管的漏區(qū)的第二位線。當(dāng)從垂直于半導(dǎo)體襯底的主平面的軸觀察時(shí)，第一位線可以基本上垂直于第一N溝道驅(qū)動晶體管的柵電極、第一P溝道負(fù)載晶體管的柵電極以及第一N溝道傳輸晶體管的柵電極，以及當(dāng)從垂直于半導(dǎo)體襯底的主平面的軸觀察時(shí)，第二位線可以基本上垂直于第二N溝道驅(qū)動晶體管的柵電極、第二P溝道負(fù)載晶體管的柵電極以及第二N溝道傳輸晶體管的柵電極。
在本發(fā)明的其他實(shí)施例中，第一和第二下薄膜晶體管分別可以是第一和第二N溝道傳輸晶體管，以及第一和第二上薄膜晶體管分別可以是第一和第二P溝道負(fù)載晶體管。
本發(fā)明的再一實(shí)施例中，提供一種靜態(tài)隨機(jī)存取存儲器(SRAM)單元，包括在半導(dǎo)體襯底中定義第一和第二有源區(qū)的隔離層。分別在第一和第二有源區(qū)中至少部分地提供的第一和第二體晶體管。在第一和第二體晶體管上提供的第一層間絕緣層，以及在第一層間絕緣層上提供的第一和第二單晶體下本體圖形。在第一和第二下本體圖形處提供第一和第二下薄膜晶體管，以及在第一和第二下薄膜晶體管上提供的第二層間絕緣層。在第二層間絕緣層上提供的第一和第二單晶上本體圖形，以及在第一和第二單晶上本體圖形處分別提供的第一和第二上薄膜晶體管。在第一和第二上薄膜晶體管上提供的第三層間絕緣層。提供第一節(jié)點(diǎn)栓塞，該第一節(jié)點(diǎn)栓塞貫穿第一、第二和第三層間絕緣層以使第一體晶體管的第一雜質(zhì)區(qū)、第一下薄膜晶體管的第一雜質(zhì)區(qū)以及第一上薄膜晶體管的第一雜質(zhì)區(qū)彼此電連接，以及提供第二節(jié)點(diǎn)栓塞，該第二節(jié)點(diǎn)栓塞貫穿第一、第二和第三層間絕緣層以使第二體晶體管的第一雜質(zhì)區(qū)、第二下薄膜晶體管的第一雜質(zhì)區(qū)和第二上薄膜晶體管的第一雜質(zhì)區(qū)彼此電連接。
在這些SRAM單元的某些實(shí)施例中，第一和第二體晶體管可以是各個(gè)第一和第二N溝道驅(qū)動晶體管。每個(gè)第一和第二體晶體管的第一雜質(zhì)區(qū)可以是漏區(qū)。第一N溝道驅(qū)動晶體管的柵電極可以電連接到第二節(jié)點(diǎn)栓塞，以及第二N溝道驅(qū)動晶體管的柵電極可以電連接到第一節(jié)點(diǎn)栓塞。第一和第二下薄膜晶體管可以是各個(gè)第一和第二N溝道傳輸晶體管，以及第一和第二上薄膜晶體管可以是各個(gè)第一和第二N溝道傳輸晶體管。第一和第二下薄膜晶體管的第一雜質(zhì)區(qū)可以是漏區(qū)，以及第一和第二上薄膜晶體管的第一雜質(zhì)區(qū)可以是源區(qū)。
該SRAM單元還可以包括在垂直于第一有源區(qū)的方向從第一有源區(qū)的第一端延伸的第一接地有源區(qū)以及在垂直于第二有源區(qū)的方向從第二有源區(qū)的第一端延伸的第二接地有源區(qū)。
第一負(fù)載晶體管的柵電極可以重疊第一驅(qū)動晶體管的柵電極，以及第二負(fù)載晶體管的柵電極可以重疊第二驅(qū)動晶體管的柵電極。第一負(fù)載晶體管的柵電極可以電連接到第二節(jié)點(diǎn)栓塞，以及其中第二負(fù)載晶體管的柵電極可以電連接到第一節(jié)點(diǎn)栓塞。第一下本體圖形可以包括重疊部分第一接地有源區(qū)的延伸部分，以及其中第二下本體圖形可以包括重疊部分第二接地有源區(qū)的延伸部分。
依據(jù)本發(fā)明的再一實(shí)施例，提供一種制造靜態(tài)隨機(jī)存取存儲器(SRAM)單元的方法。在這些方法中，可以在半導(dǎo)體襯底處形成第一和第二體晶體管。每個(gè)體晶體管可以包括隔開的第一和第二雜質(zhì)區(qū)和第一和第二雜質(zhì)區(qū)之間的溝道區(qū)上的柵電極。然后可以在具有第一和第二體晶體管的半導(dǎo)體襯底上形成第一層間絕緣層，以及可以形成穿透第一層間絕緣層以分別與第一體晶體管的第一雜質(zhì)區(qū)和第二體晶體管的第一雜質(zhì)區(qū)電接觸的第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞。然后可以在第一層間絕緣層上形成第一和第二下薄膜晶體管。這些晶體管的每個(gè)可以包括隔開的第一和第二雜質(zhì)區(qū)和第一和第二雜質(zhì)區(qū)之間的溝道區(qū)上的柵電極。第一下薄膜晶體管的第一雜質(zhì)區(qū)可以與第一下節(jié)點(diǎn)半導(dǎo)體栓塞電接觸，以及第二下薄膜晶體管的第一雜質(zhì)區(qū)可以與第二下節(jié)點(diǎn)半導(dǎo)體栓塞電接觸。第一下薄膜晶體管可以被形成為重疊第一體晶體管，以及第二下薄膜晶體管被可以形成為重疊第二體晶體管。
接下來，可以在具有第一和第二下薄膜晶體管的半導(dǎo)體襯底上形成第二層間絕緣層，以及第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞可以被形成為穿透第二層間絕緣層以分別與第一下薄膜晶體管的第一雜質(zhì)區(qū)和第二下薄膜晶體管的第一雜質(zhì)區(qū)電接觸。然后，可以在第二層間絕緣層上形成第一和第二上薄膜晶體管。這些晶體管的每個(gè)可以包括隔開的第一和第二雜質(zhì)區(qū)和第一和第二雜質(zhì)區(qū)之間的溝道區(qū)上的柵電極。第一上薄膜晶體管的第一雜質(zhì)區(qū)可以與第一上節(jié)點(diǎn)半導(dǎo)體栓塞電接觸，以及第二上薄膜晶體管可以與第二上節(jié)點(diǎn)半導(dǎo)體栓塞電接觸。第一上薄膜晶體管可以重疊第一下薄膜晶體管，以及第二上薄膜晶體管可以重疊第二下薄膜晶體管。
然后可以在具有第一和第二上薄膜晶體管的半導(dǎo)體襯底上形成第三層間絕緣層，以及可以形成穿透至少第一、第二和第三層間絕緣層的第一和第二節(jié)點(diǎn)栓塞。第一節(jié)點(diǎn)栓塞可以使第一體晶體管的第一雜質(zhì)區(qū)、第一下薄膜晶體管的第一雜質(zhì)區(qū)和第一上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接，以及第二節(jié)點(diǎn)栓塞可以使第二體晶體管的第一雜質(zhì)區(qū)、第二下薄膜晶體管的第一雜質(zhì)區(qū)以及第二上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接。
在這些方法的特定實(shí)施例中，可以通過構(gòu)圖第一層間絕緣層，以形成分別露出第一體晶體管的第一雜質(zhì)區(qū)和第二體晶體管的第一雜質(zhì)區(qū)的第一和第二下節(jié)點(diǎn)接觸孔，從而形成第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞。然后可以使用選擇性外延生長技術(shù)在各個(gè)第一和第二下節(jié)點(diǎn)接觸孔中形成第一和第二下單晶半導(dǎo)體栓塞?？梢砸灶愃朴谌缟纤鲂纬傻谝缓偷诙鹿?jié)點(diǎn)半導(dǎo)體栓塞的方法形成第一和第二上節(jié)點(diǎn)半導(dǎo)體插塞。
可以通過在層間絕緣層上形成第一下本體圖形和與第一下單晶栓塞直接接觸形成第一下薄膜晶體管。然后在第一下本體圖形處形成第一下薄膜晶體管。同樣，可以通過在層間絕緣層上形成第二下本體圖形和與第二下單晶栓塞直接接觸形成第二下薄膜晶體管。然后可以在第二下本體圖形處形成第二下薄膜晶體管?？梢允褂酶鱾€(gè)第一和第二下單晶栓塞作為籽晶圖形來形成第一和第二下本體圖形。
第一和第二下本體圖形可以是形成的非晶和/或多晶層，然后可以使用固相外延技術(shù)晶化該非晶和/或多晶層?？梢允褂孟嗨频募夹g(shù)形成第一和第二上薄膜晶體管。
還提供了形成對應(yīng)于如上所述的本發(fā)明的特定實(shí)施例的集成電路和SRAM單元的附加方法。


包括的附圖提供本發(fā)明的進(jìn)一步理解并被引入和構(gòu)成本申請的一部分，圖示本發(fā)明的某些實(shí)施例。在附圖中圖1是CMOS SRAM單元的實(shí)施例的等效電路圖。
圖2圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的有源區(qū)和驅(qū)動?xùn)烹姌O的平面圖。
圖3圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞和第一和第二下單晶本體層的平面圖。
圖4圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的第一和第二負(fù)載柵電極和第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞的平面圖。
圖5圖示了根據(jù)本發(fā)明的實(shí)施例CMOS SRAM單元的第一和第二上單晶本體層和字線的平面圖。
圖6圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的第一和第二節(jié)點(diǎn)栓塞的平面圖。
圖7圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的第一和第二電源線接觸栓塞和第一和第二接地線接觸栓塞的平面圖。
圖8圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的電源線和接地線的平面圖。
圖9圖示了根據(jù)本發(fā)明的實(shí)施例的CMOS SRAM單元的第一和第二位線接觸栓塞以及第一和第二位線的平面圖。
圖10A-17A分別是沿圖2-9的線I-I的剖面圖，以說明根據(jù)本發(fā)明的實(shí)施例制造CMOS SRAM單元的方法。
圖10B-17B分別是沿圖2-9的線II-II的剖面圖，以說明根據(jù)本發(fā)明的實(shí)施例制造CMOS SRAM單元的方法。
圖14C圖示了根據(jù)本發(fā)明的另一實(shí)施例的CMOS SRAM單元的第一節(jié)點(diǎn)接觸結(jié)構(gòu)的剖面圖。
具體實(shí)施例方式
下面將參考附圖更完全地描述本發(fā)明的實(shí)施例，在附圖中示出了本發(fā)明的實(shí)施例。但是，本發(fā)明可以以多種不同的方式體現(xiàn)，不應(yīng)該認(rèn)為局限于在此闡述的實(shí)施例。相反，提供這些實(shí)施例以便本公開是徹底的和完全的，并將本發(fā)明的范圍完全傳遞給所述領(lǐng)域的技術(shù)人員。在整篇中，相同的標(biāo)記指相同的元件。
應(yīng)當(dāng)理解盡管在此可以使用術(shù)語第一和第二等描述各個(gè)元件，但是這些元件不應(yīng)該受這些術(shù)語限制。使用這些術(shù)語僅僅使一個(gè)元件與另一元件相區(qū)別。例如，在不脫離本發(fā)明的范圍的條件下，下面論述的第一元件可以稱為第二元件，同樣，第二元件可以稱為第一元件。如在此使用的術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)列項(xiàng)的任一和所有組合。
應(yīng)當(dāng)理解當(dāng)一個(gè)元件例如層、區(qū)或襯底稱為在另一元件“上”或在另一個(gè)元件“上”延伸時(shí)，它可以直接在另一元件上或直接在元件上延伸或也可以存在插入元件。相反，當(dāng)一個(gè)元件稱為直接在另一個(gè)元件“上”或直接在另一個(gè)元件“上”延伸時(shí)，不存在插入元件。應(yīng)當(dāng)理解當(dāng)一個(gè)元件稱為“連接”或“耦接”到另一個(gè)元件時(shí)，它可以直接連接或耦接到另一個(gè)元件或可以存在插入元件。相反，當(dāng)一個(gè)元件稱為“直接連接”或“直接耦合”到另一個(gè)元件時(shí)，不存在插入元件。用來描述元件之間關(guān)系的其他單詞應(yīng)該用同樣的方式解釋(即，“在…之間”與“直接在…之間”，“相鄰”與“直接相鄰”等)。
在此可以使用相對術(shù)語如“在…下面”或“在…之上”或“上”或“下”或“水平”或“垂直”描述圖中所示的一個(gè)元件、層或區(qū)域與另一元件、層或區(qū)域的關(guān)系。應(yīng)當(dāng)理解這些術(shù)語意圖是包括除圖中描繪的取向之外的器件的不同取向。
還應(yīng)當(dāng)理解如在此使用的術(shù)語“行”和“列”指相互可以垂直的兩個(gè)非平行方向。但是，術(shù)語行和列不指具體的水平或垂直方向。
在此參考剖面圖描述了本發(fā)明的實(shí)施例，該剖面圖是本發(fā)明的理想化實(shí)施例(和中間結(jié)構(gòu))的示意圖。為了清楚可以放大附圖中層和區(qū)域的厚度。此外，應(yīng)當(dāng)預(yù)想到由于例如制造技術(shù)和/或容差圖例的形狀變化。因此，本發(fā)明的實(shí)施例不應(yīng)該認(rèn)為限于在此所示的區(qū)域的特定形狀而是包括例如由制造所得的形狀偏差。例如，圖示為矩形的注入?yún)^(qū)一般地將具有圓潤的或彎曲的特點(diǎn)和/或在其邊緣具有注入濃度的梯度而不是從注入?yún)^(qū)至非注入?yún)^(qū)的二元變化。同樣，通過注入形成的掩埋區(qū)可以引起掩埋區(qū)和通過其進(jìn)行注入的表面之間區(qū)域中發(fā)生某些注入。因此，圖中所示的區(qū)域本質(zhì)上是示意性的且它們的形狀不打算圖示器件區(qū)域的實(shí)際形狀以及不打算限制本發(fā)明的范圍。
在此使用的專業(yè)詞匯是僅僅用于描述具體實(shí)施例而不是限制本發(fā)明。如在此使用，單數(shù)形式“a”，“an”和“the”同樣打算包括復(fù)數(shù)形式，除非上下文另外清楚地表明。還應(yīng)當(dāng)理解，當(dāng)在此使用術(shù)語“comprise”“comprising”、“includes”和/或“including”時(shí)，說明陳述的部件、整數(shù)、步驟、操作、元件、和/或零件的存在，但是不排除存在或增加一個(gè)或多個(gè)其他部件、整數(shù)、步驟、操作、元件、零件和/或其組。
除非另外限定，在此使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有相同的意思如屬于本發(fā)明的技術(shù)領(lǐng)域的普通技術(shù)人員通常理解。還應(yīng)當(dāng)理解術(shù)語如在通常使用的詞典中定義的那些術(shù)語應(yīng)該解釋為具有符合相關(guān)技術(shù)的環(huán)境中的意思且不被解釋理想化或過度地形式感知，除非在此清楚地限定。
圖1是CMOS SRAM單元的示例性等效電路圖。如圖1所示，CMOSSRAM單元包括一對驅(qū)動晶體管TD1和TD2，一對傳輸晶體管TT1和TT2以及一對負(fù)載晶體管TL1和TL2。在圖1中，驅(qū)動晶體管TD1和TD2以及傳輸晶體管TT1和TT2是NMOS晶體管，而負(fù)載晶體管TL1和TL2是PMOS晶體管。
第一傳輸晶體管TT1和第一驅(qū)動晶體管TD1串聯(lián)連接。第一驅(qū)動晶體管TD1的源區(qū)電連接到接地線Vss，以及第一傳輸晶體管TT1的漏區(qū)電連接到第一位線BL1。類似地，第二驅(qū)動晶體管TD2和第二傳輸晶體管TT2串聯(lián)連接，以及第二驅(qū)動晶體管TD2的源區(qū)電連接到接地線Vss，而第二傳輸晶體管TT2的漏區(qū)電連接到第二位線BL2。
也如圖1所示，第一負(fù)載晶體管TL1的源區(qū)電連接到電源線Vcc，以及第一負(fù)載晶體管的漏區(qū)電連接到第一驅(qū)動晶體管TD1的漏區(qū)。類似地，第二負(fù)載晶體管TL2的源區(qū)電連接到電源線Vcc，以及第二負(fù)載晶體管TL2的漏區(qū)電連接到第二驅(qū)動晶體管TD2的漏區(qū)。第一負(fù)載晶體管TL1的源區(qū)、第一驅(qū)動晶體管TD1的漏區(qū)以及第一傳輸晶體管TT1的源區(qū)對應(yīng)于第一節(jié)點(diǎn)N1。第二負(fù)載晶體管TL2的漏區(qū)、第二驅(qū)動晶體管TD2的漏區(qū)以及第二傳輸晶體管TT2的源區(qū)對應(yīng)于第二節(jié)點(diǎn)N2。第一驅(qū)動晶體管TD1的柵電極和第一負(fù)載晶體管TL1的柵電極電連接到第二節(jié)點(diǎn)N2，以及第二驅(qū)動晶體管TD2的柵電極和第二負(fù)載晶體管TL2的柵電極電連接到第一節(jié)點(diǎn)N1。再如圖1所示，第一和第二傳輸晶體管TT1和TT2的柵電極電連接到字線WL。
與高負(fù)載電阻器SRAM單元相比較上述CMOS SRAM單元可以顯示出大的噪聲容限和小的維持電流。由此，在需要較小電源電壓的高性能SRAM應(yīng)用中常常使用CMOS SRAM集成電路。在這種應(yīng)用中，如果TFT SRAM單元包括具有增強(qiáng)電性能的高性能P溝道TFT，該TFT對應(yīng)于用作體CMOS SRAM單元的負(fù)載晶體管的P溝道體晶體管，那么與體CMOS SRAM單元相比較TFT SRAM單元在集成度和閉鎖抗擾性方面具有優(yōu)勢。
為了提高P溝道TFT的性能，可以在單晶半導(dǎo)體本體圖形處形成TFT。此外，可以在圖1所示的第一和第二節(jié)點(diǎn)N1和N2處形成歐姆接觸。
而且，當(dāng)圖1所示的傳輸晶體管TT1和TT2層疊在半導(dǎo)體襯底上時(shí)，與常規(guī)TFT SRAM單元的面積相比每個(gè)SRAM單元的面積可以被顯著地減小。
圖2-9圖示了根據(jù)本發(fā)明的實(shí)施例緊湊TFT SRAM單元的結(jié)構(gòu)平面圖。圖2-9的每一個(gè)示出了4個(gè)單元晶格。在圖2-7中，沿y軸彼此接近的一對單位晶格相對于x軸對稱，以及沿x軸彼此接近的一對單位晶格相對于y軸對稱。
圖10A-17A分別是沿圖2-9的線I-I的剖面圖，以說明根據(jù)本發(fā)明的實(shí)施例制造TFT SRAM單元的方法。圖10B-17B分別是沿圖2-9的線II-II的剖面圖，以進(jìn)一步說明根據(jù)本發(fā)明的實(shí)施例制造TFT SRAM單元的方法。
首先，將參考圖2-9，17A和17B描述根據(jù)本發(fā)明的實(shí)施例的TFTSRAM單元的結(jié)構(gòu)。
參考圖2，17A和17B，在半導(dǎo)體襯底1的預(yù)定區(qū)域提供隔離層3，以在每個(gè)單位晶格中定義第一和第二有源區(qū)3a和3b。半導(dǎo)體襯底1可以是單晶半導(dǎo)體襯底，如單晶硅襯底。如圖2最好觀看，第一和第二有源區(qū)3a和3b可以被布置為平行于y軸。第一有源區(qū)3a的一端也可以平行于x軸延伸，以提供第一接地有源區(qū)3s′，以及第二有源區(qū)3b的一端同樣可以平行于x軸延伸，以提供第二接地有源區(qū)3s″。因此，第一和第二接地有源區(qū)3s′和3s″可以相互平行地布置。
提供分別跨越第一和第二有源區(qū)3a和3b的第一和第二驅(qū)動?xùn)艌D形10a和10b。第一驅(qū)動?xùn)艌D形10a可以平行于第二驅(qū)動?xùn)艌D形10b布置。如圖17a所示，第一驅(qū)動?xùn)艌D形10a可以包括順序地層疊的第一驅(qū)動?xùn)烹姌O7a和第一帽蓋絕緣層圖形9a。如圖17b所示，第二驅(qū)動?xùn)艌D形10a可以包括順序地層疊的第二驅(qū)動?xùn)烹姌O7b和第二帽蓋絕緣層圖形9b。在驅(qū)動?xùn)艌D形10a和10b以及各個(gè)有源區(qū)3a和3b之間可以插入柵絕緣層5。
如圖17a所示，在第一有源區(qū)3a的表面提供第一漏區(qū)13d′。第一漏區(qū)13d′可以接近第一驅(qū)動?xùn)艌D形10a且位于與第一接地有源區(qū)3s′相對?？梢栽诘谝唤拥赜性磪^(qū)3s′的表面以及在第一有源區(qū)3a的表面提供第一源區(qū)13s′。第一源區(qū)13s′可以接近第一驅(qū)動?xùn)艌D形10a且位于與第一漏區(qū)13d′相對。
類似地，如圖17b所示，在第二有源區(qū)的表面提供第二漏區(qū)13d″。第二漏區(qū)13d″可以鄰近第二驅(qū)動?xùn)艌D形10b且位于與第二接地有源區(qū)3s″相對。在第二接地有源區(qū)3s″的表面和第二有源區(qū)3b的表面可以提供第二源區(qū)13s″。第二源區(qū)13s″可以鄰近第二驅(qū)動?xùn)艌D形10b且位于與第二接地漏區(qū)13d″相對。
第一和第二源區(qū)13s′和13s″以及第一和第二漏區(qū)13d′和13d″可以是輕摻雜的漏(LDD)型雜質(zhì)區(qū)。此外，可以在第一和第二驅(qū)動?xùn)艌D形10a和10b的側(cè)壁上提供驅(qū)動?xùn)鸥羝?1。
第一驅(qū)動?xùn)艌D形10a可以延伸，以鄰近于第二漏區(qū)13d″。類似地，第二驅(qū)動?xùn)艌D形10b可以延伸，以鄰近于第一漏區(qū)13d′。
第一驅(qū)動?xùn)艌D形10a、第一漏區(qū)13d′和第一源區(qū)13s′構(gòu)成第一體晶體管，例如圖1中的第一驅(qū)動晶體管TD1。同樣，第二驅(qū)動?xùn)艌D形10b、第二漏區(qū)13d″和第二源區(qū)13s″構(gòu)成第二體晶體管，例如圖1的第二驅(qū)動晶體管TD2。因此，在本發(fā)明的實(shí)施例中，第一和第二驅(qū)動晶體管TD1和TD2可以是形成在半導(dǎo)體襯底處的N型體晶體管。如圖2所示，由第一和第二驅(qū)動晶體管TD1和TD2占據(jù)的面積可以包括SRAM單元面積的主要部分。由此，按照本發(fā)明的實(shí)施例，可以提供與由常規(guī)SRAM單元占據(jù)的面積相比顯著地減小單元面積的SRAM單元，常規(guī)SRAM單元具有四個(gè)或六個(gè)體MOS晶體管。
如圖17A和17B所示，在半導(dǎo)體襯底上和第一和第二驅(qū)動晶體管TD1和TD2上提供第一層間絕緣層17。第一層間絕緣層17可以具有平整的頂表面。此外，可以在第一層間絕緣層17和半導(dǎo)體襯底之間以及在第一層間絕緣層和驅(qū)動晶體管TD1和TD2之間插入第一刻蝕停止層15。第一刻蝕停止層15例如可以包括相對于第一層間絕緣層17具有刻蝕選擇率的絕緣層。例如，如果第一層間絕緣層17是氧化硅層，那么第一刻蝕停止層15可以是氮化硅層或氮氧化硅層。
如圖3，17A和17B所示，第一漏區(qū)13d′可以電連接到第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a。同樣，第二漏區(qū)13d″可以電連接到第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b。第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a，19b每個(gè)穿透第一層間絕緣層17和第一刻蝕停止層15。當(dāng)半導(dǎo)體襯底1是單晶硅襯底時(shí)，第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b可以是單晶硅栓塞。
也如圖3，17A和17B所示，在第一層間絕緣層17上可以提供第一和第二下體圖形21a，21b。第一下體圖形21a可以覆蓋第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a。第一下體圖形21a可以與第一有源區(qū)3a重疊，以及可以延伸，也重疊部分第一接地有源區(qū)3s′。類似地，第二下體圖形21b可以覆蓋第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b。第二下體圖形21b可以與第二有源區(qū)3b重疊，以及可以延伸，重疊部分第二接地有源區(qū)3s″。第一和第二下體圖形21a和21b可以包括例如單晶硅圖形。
參考圖4，17A和17B，可以在第一下體圖形21a上和跨越第一下體圖形21a形成第一負(fù)載柵圖形26a，以及可以在第二下體圖形21b上和跨越第二下體圖形21b形成第二負(fù)載柵圖形26b。第一負(fù)載柵圖形26a可以包括順序地層疊的第一負(fù)載柵電極23a和第一帽蓋絕緣層圖形25a。第二負(fù)載柵圖形26b可以包括順序地層疊的第二負(fù)載柵電極23b和第二帽蓋絕緣層圖形25b。第一和第二負(fù)載柵圖形26a和26b可以通過柵絕緣層(圖17A和17B中示出了，但是未編號)與下體圖形21a和21b絕緣。第一負(fù)載柵圖形26a可以重疊第一驅(qū)動?xùn)艌D形10a，以及第二負(fù)載柵圖形26b可以重疊第二驅(qū)動?xùn)艌D形10b。
在鄰近第一負(fù)載柵圖形26a的部分第一下體圖形21a中提供第一雜質(zhì)區(qū)29d′。包括第一雜質(zhì)區(qū)29d′的部分第一下體圖形21a可以包括與第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a接觸的第一雜質(zhì)區(qū)29d′。在接近第一負(fù)載柵圖形26a且與第一雜質(zhì)區(qū)29d相對的第一下體圖形21a的其它部分提供第二雜質(zhì)區(qū)29s′。第一負(fù)載柵圖形26a和第一和第二雜質(zhì)區(qū)29d′和29s′可以一起構(gòu)成第一下TFT，例如圖1的第一負(fù)載晶體管TL1。第一和第二雜質(zhì)區(qū)29d′和29s′分別可以用作第一下TFT的漏區(qū)和源區(qū)。
類似地，在接近第二負(fù)載柵圖形26b的部分第二下體圖形21b中提供第一雜質(zhì)區(qū)29d″。包括第一雜質(zhì)區(qū)29d″的部分第二下體圖形21b可以包括與第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b接觸的部分第二下體圖形21b。在鄰近第二負(fù)載柵圖形26b且與第二雜質(zhì)區(qū)29d相對的第二下體圖形21b的其它部分中提供第二雜質(zhì)區(qū)29s″。第二負(fù)載柵圖形26b和第一和第二雜質(zhì)區(qū)29d″和29s″可以一起構(gòu)成第二下TFT，例如圖1的第二負(fù)載晶體管TL2。第一和第二雜質(zhì)區(qū)29d″和29s″分別可以用作第二下TFT的漏區(qū)和源區(qū)。
第一和第二負(fù)載晶體管TL1和TL2可以對應(yīng)于P型晶體管。源區(qū)和漏區(qū)29s′，29s″，29d′以及29d″可以是LDD型雜質(zhì)區(qū)。在第一和第二負(fù)載柵圖形26a和26b的側(cè)壁上可以提供負(fù)載柵隔片27。
在具有第一和第二負(fù)載晶體管TL1和TL2的半導(dǎo)體襯底上可以形成第二層間絕緣層33。第二層間絕緣層33可以具有平整的頂表面。此外，在第二層間絕緣層33和具有負(fù)載晶體管TL1和TL2的半導(dǎo)體襯底之間可以插入第二刻蝕停止層31。第二刻蝕停止層31例如可以包括相對于第二層間絕緣層33具有刻蝕選擇率的絕緣層。例如，當(dāng)?shù)诙娱g絕緣層33是氧化硅層，那么第二刻蝕停止層31可以是氮化硅層或氮氧化硅層。
如圖17A所示，第一漏區(qū)29d′可以電連接到第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a。如圖17B所示，第二漏區(qū)29d″可以電連接到第二上節(jié)點(diǎn)半導(dǎo)體栓塞35b。第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a，35b每個(gè)可以穿透第二層間絕緣層33和第二刻蝕停止層31。第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和35b可以是單晶硅栓塞。
參考圖5，17A和17B，在第二層間絕緣層33上可以提供第一和第二上體圖形37a和37b。第一和第二上體圖形37a和37b分別可以在第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和35b上。第一和第二上體圖形37a和37b也可以分別重疊第一和第二下體圖形21a和21b。第一和第二上體圖形37a和37b可以包括例如單晶半導(dǎo)體圖形，如單晶硅圖形。
形成跨越第一和第二上本體圖形37a和37b的字線圖形42。字線圖形42可以重疊第一和第二負(fù)載柵圖形26a和26b。在本發(fā)明的實(shí)施例中，字線圖形42可以包括順序地層疊的字線39和帽蓋絕緣層圖形41。字線39可以通過柵絕緣層(在圖17A和17B中示出了，但是未編號)與第一和第二上本體圖形37a和37b絕緣。
如圖17A所示，在鄰近字線圖形42且接觸第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a的部分第一上體圖形37a中提供第一雜質(zhì)區(qū)45s′。在鄰近字線圖形42且與第一雜質(zhì)區(qū)45s′相對的部分第一上本體圖形37a中提供第二雜質(zhì)區(qū)45d′。字線圖形42、第一雜質(zhì)區(qū)45s′以及第二雜質(zhì)區(qū)45d′可以一起構(gòu)成第一上TFT，例如圖1的第一傳輸晶體管TT1。第一和第二雜質(zhì)區(qū)45s′和45d′分別可以用作第一上TFT的源區(qū)和漏區(qū)。
如圖17B所示，在鄰近字線圖形42且接觸第二上節(jié)點(diǎn)半導(dǎo)體栓塞35b的部分第二上本體圖形37b中提供第一雜質(zhì)區(qū)45s″。在鄰近字線圖形42且與第一雜質(zhì)區(qū)45s″相對的部分第二上本體圖形37b中設(shè)置第二雜質(zhì)區(qū)45d″。字線圖形42、第一雜質(zhì)區(qū)45s″以及第二雜質(zhì)區(qū)45d″可以一起構(gòu)成第二上TFT，例如圖1的第二傳輸晶體管TT2。第一和第二雜質(zhì)區(qū)45s″和45d″分別可以用作第二上TFT的源區(qū)和漏區(qū)。
第一和第二傳輸晶體管TT1和TT2對應(yīng)于N型晶體管。第一和第二傳輸晶體管TT1和TT2的源區(qū)和漏區(qū)45s′，45s″，45d′和45d″可以是LDD型雜質(zhì)區(qū)。在字線圖形42的側(cè)壁上可以提供柵隔片43。第一上本體圖形37a上的字線39對應(yīng)于第一傳輸晶體管TT1的柵電極，第二上本體圖形37b上的字線39對應(yīng)于第二傳輸晶體管TT2的柵電極。
如圖17A和17B所示，在包括第一和第二傳輸晶體管TT1和TT2的半導(dǎo)體襯底上提供第三層間絕緣層49。第三層間絕緣層49可以具有平整的頂表面。此外，在第三層間絕緣層49和具有傳輸晶體管TT1和TT2的半導(dǎo)體襯底之間可以提供第三刻蝕停止層47。第三刻蝕停止層47可以包括例如相對于第三層間絕緣層49具有刻蝕選擇率的絕緣層。例如，當(dāng)?shù)谌龑娱g絕緣層49是氧化硅層，那么第三刻蝕停止層47可以是氮化硅層或氮氧化硅層。
參考圖6，17A和17B，當(dāng)?shù)谝缓偷诙鹿?jié)點(diǎn)半導(dǎo)體栓塞19a和19b具有與驅(qū)動晶體管TD1和TD2的第一和第二漏區(qū)13d′和13d″相同的導(dǎo)電類型時(shí)，第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a、第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a、第一負(fù)載晶體管TL1的第一漏區(qū)29d′、第一傳輸晶體管TT1的第一源區(qū)45s′、第二驅(qū)動?xùn)烹姌O7b以及第二負(fù)載柵電極23b通過穿透第一至第三刻蝕停止層15，31和47以及第一至第三層間絕緣層17，33和49的第一節(jié)點(diǎn)栓塞51a相互電連接。同樣，第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b、第二上節(jié)點(diǎn)半導(dǎo)體栓塞35b、第二負(fù)載晶體管TL2的第二漏區(qū)29d″、第二傳輸晶體管TT2的第二源區(qū)45s″、第一驅(qū)動?xùn)烹姌O7a以及第一負(fù)載柵電極23a通過穿透第一至第三刻蝕停止層15，31和47以及第一至第三層間絕緣層17，33和49的第二節(jié)點(diǎn)栓塞51b相互電連接。
第一和第二節(jié)點(diǎn)栓塞51a和51b可以是相對于P型和N型半導(dǎo)體層形成歐姆接觸的導(dǎo)電層。例如，每個(gè)第一和第二節(jié)點(diǎn)栓塞51a和51b可以包括鎢栓塞。在本發(fā)明的其他實(shí)施例中，第一和第二節(jié)點(diǎn)栓塞51a和51b可以包括鎢栓塞和圍繞鎢栓塞的阻擋金屬層。
在本發(fā)明的其他實(shí)施例中，第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b可以具有與第一和第二漏區(qū)13d′和13d″不同的導(dǎo)電類型，或可以由本征半導(dǎo)體材料形成。第一和第二節(jié)點(diǎn)栓塞51a和51b可以延伸，以致第一和第二節(jié)點(diǎn)栓塞51a和51b分別電連接到第一和第二漏區(qū)13d′和13d″。
第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a、第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a、第一驅(qū)動晶體管TD1的第一漏區(qū)13d′、第一負(fù)載晶體管TL1的第一漏區(qū)29d′、第一傳輸晶體管TT1的第一源區(qū)45s、第二驅(qū)動?xùn)烹姌O7b、第二負(fù)載柵電極23b以及第一節(jié)點(diǎn)栓塞51a構(gòu)成第一節(jié)點(diǎn)接觸結(jié)構(gòu)。同樣，第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b、第二上節(jié)點(diǎn)半導(dǎo)體栓塞35b、第二驅(qū)動晶體管TD2的第二漏區(qū)13d″、第二負(fù)載晶體管TL2的第二漏區(qū)29d″、第二傳輸晶體管TT2的第二源區(qū)45s″、第一驅(qū)動?xùn)烹姌O7a、第一負(fù)載柵電極23a以及第二節(jié)點(diǎn)栓塞51b構(gòu)成第二節(jié)點(diǎn)接觸結(jié)構(gòu)。
如圖17A和17B所示，可以在具有第一和第二節(jié)點(diǎn)栓塞51和5Ib的半導(dǎo)體襯底上設(shè)置第四層間絕緣層53。
如圖7，17A和17B所示，第一下本體圖形21a的延伸部分(即，第一負(fù)載晶體管TL1的源區(qū)29s″)電連接到穿透第二刻蝕停止層31、第二層間絕緣層33、第三刻蝕停止層47、第三層間絕緣層49以及第四層間絕緣層53的第一電源線接觸栓塞55c′。類似地，第二下本體圖形21b的延伸部分(即，第二負(fù)載晶體管TL2的源區(qū)29s″)電連接到穿透第二刻蝕停止層31、第二層間絕緣層33、第三刻蝕停止層47、第三層間絕緣層49以及第四層間絕緣層53的第二電源線接觸栓塞55c″。
此外，第一接地有源區(qū)3s′，即，第一驅(qū)動晶體管TD1的源區(qū)13s′電連接到穿透第一至第四層間絕緣層17，3，49和53以及第一至第三刻蝕停止層15，31和47的第一接地線接觸栓塞55s′。類似地，第二接地有源區(qū)3s″，即，第二驅(qū)動晶體管TD2的源區(qū)13s″電連接到穿透第一至第四層間絕緣層17，3，49和53以及第一至第三刻蝕停止層15，31和47的第二接地線接觸栓塞55s″。
電源線接觸栓塞55c′和55c″以及接地線接觸栓塞55s′和55s″例如可以是金屬栓塞，如鎢栓塞。而且，每個(gè)電源線接觸栓塞55c′和55c″以及接地線接觸栓塞55s′和55s″可以包括鎢栓塞和圍繞鎢栓塞的阻擋金屬層。在具有電源線接觸栓塞55c′和55c″以及接地線接觸栓塞55s′和55s″的半導(dǎo)體襯底上提供第五層間絕緣層57。
圖8圖示了根據(jù)本發(fā)明的實(shí)施例用于CMOS SRAM單元的電源線59c和接地線59s的平面圖。在圖8中，為了減小繪圖的復(fù)雜性，不包括圖7中示出的接地有源區(qū)3s′和3s″、下本體圖形21a和21b以及節(jié)點(diǎn)栓塞51a和51b。
如圖8，17A和17B所示，在第五層間絕緣層57中布置接地線59s和電源線59c。當(dāng)根據(jù)本發(fā)明的實(shí)施例的SRAM單位晶格沿分別平行于x軸和y軸的行和列二維排列時(shí)，接地線59s和電源線59c可以分別布置在奇數(shù)行和偶數(shù)行。換句話說，接地線59s被布置為與奇數(shù)的字線圖形42重疊，以及電源線59c被布置為與偶數(shù)的字線圖形42重疊。在其他實(shí)施例中，接地線59s和電源線59c分別可以布置在偶數(shù)行和奇數(shù)行中。電源線59c布置為覆蓋電源線接觸栓塞55c′和55c″，以及接地線59s被布置為覆蓋接地線接觸栓塞55s′和55s″。結(jié)果，接地線59s和電源線59c可以被布置與字線圖形42基本上平行。電源線59c、接地線59s以及第五層間絕緣層57覆有第六層間絕緣層61。
參考圖9，17A和17B，第一傳輸晶體管TT1的漏區(qū)45d′可以電連接到穿透第三至第六層間絕緣層49，53，57和61以及第三刻蝕停止層47的第一位線接觸栓塞63b′。類似地，第二傳輸晶體管TT2的漏區(qū)45d″可以電連接到穿透第三至第六層間絕緣層49，53，57和61以及第三刻蝕停止層47的第二位線接觸栓塞63b″。
在第六層間絕緣層61上可以提供第一和第二平行位線65b′和65b″。第一位線65b′被布置為與第一位線接觸栓塞63b′接觸，以及第二位線65b″被布置為與第二位線接觸栓塞63b″接觸。第一和第二位線65b′，65″被布置為跨越電源線59c和接地線59s。
在本發(fā)明的其他實(shí)施例中，可以以許多不同的形式修改參考圖6，17A和17B描述的第一和第二節(jié)點(diǎn)接觸結(jié)構(gòu)。例如，圖14C圖示了根據(jù)本發(fā)明的再一實(shí)施例的CMOS SRAM單元的第一節(jié)點(diǎn)接觸結(jié)構(gòu)的剖面圖。
如圖14C所示，提供穿透第一傳輸晶體管TT1的第一源區(qū)45s′、第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a、第一負(fù)載晶體管TL1的第一漏區(qū)29d′、第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a、第一至第三層間絕緣層17，33和49以及至少第二和第三刻蝕停止層31和47的第一節(jié)點(diǎn)栓塞51a′。在這些實(shí)施例中，在第一節(jié)點(diǎn)栓塞51a和第一驅(qū)動晶體管TD1的第一漏區(qū)13d′之間可以提供第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞19a′。在這些實(shí)施例，第一傳輸晶體管TT1的第一源區(qū)45s′、第一負(fù)載晶體管TL1的第一漏區(qū)29d′、第二負(fù)載柵電極23b以及第二驅(qū)動?xùn)烹姌O7b電連接到第一節(jié)點(diǎn)栓塞51a′，以及第一節(jié)點(diǎn)栓塞51a′通過第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞19a′電連接到第一驅(qū)動晶體管TD1的第一漏區(qū)13d′。第一節(jié)點(diǎn)栓塞51a′可以包括，例如相對于N型和P型半導(dǎo)體材料具有歐姆接觸的導(dǎo)體。舉例來說，第一節(jié)點(diǎn)栓塞51a′可以包括金屬栓塞，如鎢栓塞或具有圍繞鎢栓塞的阻擋金屬層的鎢栓塞。
在本發(fā)明的實(shí)施例中，其中，第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞19a′具有不同于第一驅(qū)動晶體管TD1的第一漏區(qū)13d′的導(dǎo)電類型的導(dǎo)電類型，第一節(jié)點(diǎn)栓塞51a′可以延伸，以與第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞19a′的側(cè)壁和第一漏區(qū)13d′的表面接觸(如圖14C所示)。
應(yīng)當(dāng)理解在第二驅(qū)動晶體管TD2的第二漏區(qū)13d″上形成的第二節(jié)點(diǎn)接觸結(jié)構(gòu)可以具有與參考圖14C如上所述的第一節(jié)點(diǎn)接觸結(jié)構(gòu)相同的形狀。
根據(jù)本發(fā)明的上述實(shí)施例可以對SRAM單元進(jìn)行許多附加的改進(jìn)。例如，第一和第二下TFT可以分別對應(yīng)于圖1中所示的第一和第二傳輸晶體管TT1和TT2，以及第一和第二上TFT可以分別對應(yīng)于圖1中所示的第一和第二負(fù)載晶體管TL1和TL2。在此情況下，對于技術(shù)人員來說，根據(jù)在此的公開內(nèi)容，改變字線圖形42、電源線59c和位線65b′以及65b″以反映該修改的結(jié)構(gòu)是顯而易見。
現(xiàn)在，將參考圖2-9，10A-17A和10B-17B描述根據(jù)本發(fā)明的某些實(shí)施例制造SRAM單元的方法。圖10A-17A分別是沿圖2-9的線I-I的剖面圖，以及圖10B-17B分別是沿圖2的線II-II的剖面圖。如上所述，圖14C圖示了根據(jù)本發(fā)明的再一實(shí)施例的形成節(jié)點(diǎn)接觸結(jié)構(gòu)的方法的剖面圖。
如圖2，10A和10B所示，在半導(dǎo)體襯底1如單晶硅襯底的預(yù)定區(qū)形成隔離層3，以定義第一和第二平行有源區(qū)3a和3b。半導(dǎo)體襯底1可以例如包括P型硅襯底。第一和第二有源區(qū)3a和3b可以形成為平行于y軸。此外，隔離層3可以形成為提供沿x軸從第一有源區(qū)3a的一端延伸的第一接地有源區(qū)3s′和沿x軸從第二有源區(qū)3b的一端延伸的第二接地有源區(qū)3s″。因此，可以相互面對的形成第一和第二接地有源區(qū)3s′和3s″。
在有源區(qū)3a，3b，3s′和3s″上形成柵絕緣層5。在具有柵絕緣層5的半導(dǎo)體襯底上順序地形成柵導(dǎo)電層和柵帽蓋絕緣層。柵帽蓋絕緣層可以由例如氧化硅或氮化硅形成。然后柵帽蓋絕緣層和柵導(dǎo)電層可以被構(gòu)圖，以形成跨越第一有源區(qū)3a的第一驅(qū)動?xùn)艌D形10a和跨越第二有源區(qū)3b的第二驅(qū)動?xùn)艌D形10b。結(jié)果，第一驅(qū)動?xùn)艌D形10a形成為具有順序地層疊的第一驅(qū)動?xùn)烹姌O7a和第一帽蓋絕緣層圖形9a，以及第二驅(qū)動?xùn)艌D形10b形成為具有順序地層疊的第二驅(qū)動?xùn)烹姌O7b和第二帽蓋絕緣層圖形9b。在本發(fā)明的某些實(shí)施例中可以省略柵帽蓋絕緣層。第一和第二驅(qū)動?xùn)艌D形10a和10b分別可以形成為鄰近第二和第一有源區(qū)3b和3a。
可以使用例如驅(qū)動?xùn)艌D形10a和10b作為離子注入掩模將雜質(zhì)離子注入有源區(qū)3a，3b，3s′和3s″中，以在第二有源區(qū)3b中形成隔開的第二源區(qū)13s″和第二漏區(qū)13d″。第一和第二漏區(qū)13d′和13d″以及第一和第二源區(qū)13s′和13s″可以是N型雜質(zhì)區(qū)?？梢栽诘谝或?qū)動?xùn)艌D形10a下面的溝道區(qū)的各個(gè)側(cè)邊形成第一源區(qū)13s′和第一漏區(qū)13d′。類似地，可以在第二驅(qū)動?xùn)艌D形10b下面的溝道區(qū)的各個(gè)側(cè)邊形成第二源區(qū)13s″和第二漏區(qū)13d″。如圖10A所示，在第一接地有源區(qū)3s′中也可以形成第一源區(qū)13s′，以及如圖10B所示，在第二接地有源區(qū)3s″中也可以形成第二源區(qū)13s″。當(dāng)，例如第一和第二漏區(qū)13d′和13d″以及第一和第二源區(qū)13s′和13s″形成為具有LDD結(jié)構(gòu)時(shí)，可以在第一和第二驅(qū)動?xùn)艌D形10a和10b的側(cè)壁上形成驅(qū)動?xùn)鸥羝?1。驅(qū)動?xùn)鸥羝?1可以由例如氮化硅層或氧化硅層形成。
第一驅(qū)動?xùn)艌D形10a、第一漏區(qū)13d′和第一漏區(qū)13d′可以構(gòu)成第一體晶體管，例如圖1中的第一N溝道驅(qū)動晶體管TD1。同樣，第二驅(qū)動?xùn)艌D形10b、第二漏區(qū)13d″和第二漏區(qū)13d″構(gòu)成第二體晶體管，例如圖1的第二N溝道驅(qū)動晶體管TD2。
在具有第一和第二體晶體管(例如，圖1的驅(qū)動晶體管TD1和TD2)的半導(dǎo)體襯底上可以形成第一層間絕緣層17。也可以在第一層間絕緣層17形成之前形成第一刻蝕停止層15。第一刻蝕停止層15例如可以由相對于第一層間絕緣層17具有刻蝕選擇率的絕緣層形成。例如，當(dāng)?shù)谝粚娱g絕緣層17由氧化硅層形成時(shí)，第一刻蝕停止層15可以由氮氧化硅層或氮化硅層形成?？梢允褂美缁瘜W(xué)機(jī)械拋光技術(shù)平整第一層間絕緣層17。當(dāng)使用這種化學(xué)機(jī)械拋光技術(shù)時(shí)，驅(qū)動?xùn)艌D形10a和10b上的第一刻蝕停止層可以用作停止層。使用這些或其他技術(shù)，第一層間絕緣層17可以形成為具有較均勻的厚度。
參考圖3，11A和11B，第一層間絕緣層17和第一刻蝕停止層15可以被構(gòu)圖，以形成分別露出第一和第二漏區(qū)13d′和13d″的第一和第二下節(jié)點(diǎn)接觸孔17a和17b。在第一和第二下節(jié)點(diǎn)接觸孔17a和17b中可以使用例如選擇性外延生長技術(shù)分別形成第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b。當(dāng)半導(dǎo)體襯底1是單晶硅襯底時(shí)，第一和第二下節(jié)點(diǎn)半導(dǎo)體結(jié)構(gòu)19a和19b可以形成為具有單晶硅結(jié)構(gòu)。
然后可以在具有第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b的半導(dǎo)體襯底的頂表面上形成下本體層。舉例來說，如果下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b是單晶硅栓塞，那么下本體層可以形成為非晶硅層或多晶硅層。如圖11A和11B所示，然后可以構(gòu)圖下本體層，以形成第一和第二下本體圖形21a和21b。第一下本體圖形21a可以重疊第一有源區(qū)3a以及可以覆蓋第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a。第二下體圖形21b可以重疊第二有源區(qū)3b以及可以覆蓋第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b。第一下本體圖形21a可以包括重疊部分第一接地有源區(qū)3s的延伸部分，以及第二下本體圖形21b可以包括重疊部分第二接地有源區(qū)3s″的延伸部分。
可以使用例如固相外延(SPE)技術(shù)晶化第一和第二下本體圖形21a和21b，固相外延(SPE)技術(shù)是公知技術(shù)。例如，SPE技術(shù)可以包括在約500℃至800℃的溫度下退火，以晶化下本體圖形21a和21b。
當(dāng)SPE工序用來晶化下本體圖形21a和21b時(shí)，在SPE工序過程中，下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b可以用作籽晶層。結(jié)果，如果下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b是單晶硅栓塞，那么下本體圖形21a和21b可以通過SPE工藝轉(zhuǎn)變?yōu)榫哂袉尉ЫY(jié)構(gòu)。
下本體圖形21a和21b的晶化可以在構(gòu)圖下本體層之前或之后進(jìn)行。但是，如果下本體圖形21a和21b的晶化是在構(gòu)圖下本體層之前進(jìn)行，那么在下本體層的區(qū)域中可能形成晶粒邊界(即，位于距第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞相同距離的區(qū)域)。如果形成這種晶粒邊界，那么可能位于在后續(xù)工序中形成的負(fù)載晶體管的溝道區(qū)中。如果這些發(fā)生，那么可能降低負(fù)載晶體管的電性能和/或形成的負(fù)載晶體管可能顯示出不均勻的電性能。
參考圖4，12a和12b，在第一和第二下本體圖形21a和21b的表面上可以形成柵絕緣層。然后可以形成分別跨越第一和第二下本體圖形21a和21b的第一和第二絕緣負(fù)載柵圖形26a和26b。如圖12A和12B所示，也可以形成第一和第二絕緣負(fù)載柵圖形26a和26b，以分別重疊第一和第二驅(qū)動?xùn)艌D形10a和10b?？梢允褂糜脕硇纬傻谝缓偷诙?qū)動?xùn)艌D形10a和10b的相同方法(如上所述)制造第一和第二絕緣負(fù)載柵圖形26a和26b。由此，第一負(fù)載柵圖形26a可以包括順序地層疊的第一負(fù)載柵電極23a和第一帽蓋絕緣層圖形25a，以及第二負(fù)載柵圖形26b可以包括順序地層疊的第二負(fù)載柵電極23b和第二帽蓋絕緣層圖形25b。
也可以使用例如負(fù)載柵圖形26a和26b作為離子注入掩模將雜質(zhì)離子注入下本體圖形21a和21b中。結(jié)果，在第一下本體區(qū)21a的隔開部分中形成第一源區(qū)29s″和第一漏區(qū)29d′，以及在第二下本體區(qū)21b的隔開部分中形成第二源區(qū)29s″和第二漏區(qū)29d″。在第一負(fù)載柵圖形26a下面的溝道區(qū)的相對側(cè)上可以形成第一源區(qū)29s′和第一漏區(qū)29d′，以及在第二負(fù)載柵圖形26b下面的溝道區(qū)的相對側(cè)上可以形成第二源區(qū)29s″和第二漏區(qū)29d″。也可以在第一下本體圖形21a和第二下本體圖形21b的各個(gè)延伸部分中形成第一和第二源區(qū)29s′和29s″。在第一下節(jié)點(diǎn)半導(dǎo)體栓塞1 9a上的第一下本體圖形21a中形成第一漏區(qū)29d′，以及在第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b上的第二下本體圖形21b中形成第二漏區(qū)29d″。第一和第二漏區(qū)29d1和29d″以及第一和第二源區(qū)29s′和29s″可以是P型雜質(zhì)區(qū)。
當(dāng)，例如第一和第二漏區(qū)29d′和29d″以及第一和第二源區(qū)29s′和29s″形成為具有LDD結(jié)構(gòu)時(shí)，在第一和第二負(fù)載柵圖形26a和26b的側(cè)壁上可以形成負(fù)載柵隔片27。負(fù)載柵隔片27可以由例如氮化硅層或氧化硅層形成。
第一負(fù)載柵圖形26a、第一源區(qū)29s′和第一漏區(qū)29d′一起構(gòu)成第一下薄膜晶體管，例如圖1中的第一P溝道負(fù)載驅(qū)動晶體管TL1。類似地，第二負(fù)載柵圖形26b、第二源區(qū)29s″以及第二漏區(qū)29d″一起構(gòu)成第二下TFT，例如圖1的第二P溝道負(fù)載晶體管TL2。
在具有第一和第二負(fù)載晶體管TL1和TL2的半導(dǎo)體襯底的頂表面上可以形成第二層間絕緣層33。第二刻蝕停止層31可以在第二層間絕緣層33形成之前選擇性地形成。第二刻蝕停止層31和第二層間絕緣層33可以使用與用來形成第一刻蝕停止層15和第一層間絕緣層17的方法(如上所述)相同的方法來制造。
第二層間絕緣層33和第二刻蝕停止層31可以被構(gòu)圖，以形成分別露出第一和第二漏區(qū)29d′和29d″的第一和第二上節(jié)點(diǎn)接觸孔33a和33b。然后可以使用例如選擇性外延生長工藝在第一和第二上節(jié)點(diǎn)接觸孔33a和33b中分別形成第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和35b。當(dāng)?shù)谝缓偷诙卤倔w圖形21a和21b是單晶硅圖形時(shí)，第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和35b可以形成為具有單晶硅結(jié)構(gòu)。
參考圖5，13A和13B，在具有第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和35b的半導(dǎo)體襯底上可以形成第一和第二上本體圖形37a和37b?？梢允褂门c用來形成第一和第二下本體圖形21a和21b的方法(如上所述)相同的方法來形成第一和第二上本體圖形37a和37b。因此，第一和第二上本體圖形37a和37b可以形成為分別與第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和3 5b接觸，以及可以使用SPE技術(shù)晶化。此外，第一和第二上本體圖形37a和37b可以形成為分別重疊第一和第二下本體圖形21a和21b。但是，如圖13A和13B所示，第一和第二上本體圖形37a和37b可以這樣形成它們不重疊第一和第二下本體圖形21a和21b的延伸部分。
可以形成跨越第一和第二上本體圖形37a和37b的絕緣傳輸柵圖形42。絕緣傳輸柵圖形42可以包括字線圖形42。字線圖形42可以包括順序地層疊的字線39和帽蓋絕緣層圖形41?？梢允褂美缱志€圖形42作為離子注入掩模將雜質(zhì)離子注入上本體圖形37a和37b。結(jié)果，在第一上本體圖形37a的隔開部分中形成第一源區(qū)45s′和第一漏區(qū)45d，以及在第二上本體圖形37b的隔開部分中形成第二源區(qū)45s″和第二漏區(qū)45d″。第一源區(qū)45s′和第一漏區(qū)45d′可以與字線圖形42自對準(zhǔn)。第二源區(qū)45s″和第二漏區(qū)45d″也可以與字線圖形自對準(zhǔn)。當(dāng)，例如第一和第二漏區(qū)45d′和45d″以及第一和第二源區(qū)45s′和45s″具有LDD型結(jié)構(gòu)時(shí)，可以在字線圖形42的側(cè)壁上形成字線隔片43。第一和第二漏區(qū)45d′和45d″以及第一和第二源區(qū)45s′和45s″可以是N型雜質(zhì)區(qū)。
在第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a上的第一上本體圖形37a中可以形成第一源區(qū)45s′，以及在第二上節(jié)點(diǎn)半導(dǎo)體栓塞35b上的第二上本體圖形37b中可以形成第二源區(qū)45s″。字線圖形42、第一源區(qū)45s′和第一漏區(qū)45d′一起構(gòu)成第一上薄膜晶體管，例如圖1中的第一N溝道傳輸驅(qū)動晶體管TT1。同樣，第二字線圖形42、第二漏區(qū)45d″和第二漏區(qū)45d″一起構(gòu)成第二上TFT，例如圖1的第二N溝道傳輸晶體管TT2。
在具有第一和第三傳輸晶體管TT1和TT2的半導(dǎo)體襯底的頂表面可以上形成第三層間絕緣層49。第三刻蝕停止層47可以在第三層間絕緣層49形成之前形成。可以使用例如與用來形成第一刻蝕停止層1 5和第一層間絕緣層17的方法(如上所述)相同的方法來形成第三刻蝕停止層47和第三層間絕緣層49。
參考圖6，14A和14B，第一至第三刻蝕停止層15，31和47以及第一至第三層間絕緣層17，33和49可以被構(gòu)圖，以形成第一節(jié)點(diǎn)接觸孔49a和第二節(jié)點(diǎn)接觸孔49b。第一節(jié)點(diǎn)接觸孔49a可以形成為露出第一傳輸晶體管TT1的第一源區(qū)45s′、第一上節(jié)點(diǎn)半導(dǎo)體栓塞35a、第一負(fù)載晶體管TL1的第一漏區(qū)29d′、第一下節(jié)點(diǎn)半導(dǎo)體栓塞19a、第二負(fù)載柵電極23b以及第二驅(qū)動?xùn)烹姌O7b。第二節(jié)點(diǎn)接觸孔49b可以形成為露出第二傳輸晶體管TT2的第二源區(qū)45s″、第二上節(jié)點(diǎn)半導(dǎo)體栓塞35b、第二負(fù)載晶體管TL2的第二漏區(qū)29d″、第二下節(jié)點(diǎn)半導(dǎo)體栓塞19b、第一負(fù)載柵電極23a以及第一驅(qū)動?xùn)烹姌O7a。當(dāng)，例如，第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b具有與第一和第二漏區(qū)13d′和13d″不同的導(dǎo)電類型或由本征半導(dǎo)體形成時(shí)，第一和第二節(jié)點(diǎn)接觸孔49a和49b也可以形成為分別露出第一和第二漏區(qū)13d′和13d″。
在具有第一和第二節(jié)點(diǎn)接觸孔49a和49b的半導(dǎo)體襯底上形成導(dǎo)電層。然后可以平整導(dǎo)電層，以露出第三層間絕緣層49。結(jié)果，在第一和第二節(jié)點(diǎn)接觸孔49a和49b中分別形成第一和第二節(jié)點(diǎn)栓塞51a和51b。第一和第二節(jié)點(diǎn)栓塞51a和51b可以由相對于P型和N型半導(dǎo)體材料形成歐姆接觸的導(dǎo)電層形成。例如，導(dǎo)電層可以由金屬層如鎢層形成，或可以通過順序地層疊阻擋金屬層如氮化鈦層和金屬層如鎢層來形成。在此情況下，每個(gè)第一和第二節(jié)點(diǎn)栓塞51a和51b可以形成為具有鎢栓塞和圍繞鎢栓塞的阻擋金屬層圖形。
結(jié)果，由第一驅(qū)動晶體管TD1和第一負(fù)載晶體管TL1構(gòu)成的第一反相器通過節(jié)點(diǎn)栓塞51a和51b與由第二驅(qū)動晶體管TD2和第二負(fù)載晶體管TL2構(gòu)成的第二反相器交叉耦合。
在具有節(jié)點(diǎn)栓塞51a和51b的半導(dǎo)體襯底的頂表面上可以形成第四層間絕緣層53。
另外，第一和第二節(jié)點(diǎn)51a和51b可以形成為具有不同于第一和第二節(jié)點(diǎn)栓塞51a和51b的其它結(jié)構(gòu)。
圖14C圖示了根據(jù)本發(fā)明的再一實(shí)施例形成SRAM單元的第一節(jié)點(diǎn)栓塞的方法的截面圖。
參考圖14C，第一至第三層間絕緣層17，33和49、第一至第三刻蝕停止層15，31和47、傳輸晶體管TT1的和TT2的第一和第二源區(qū)45s′和45s″、負(fù)載晶體管TL1和TL2的第一和第二漏區(qū)29d′和29d″、第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞35a和35b以及第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b可以被刻蝕，以形成第一節(jié)點(diǎn)接觸孔49a′和第二節(jié)點(diǎn)接觸孔(未示出)。在此情況下，第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b可以凹陷，以致第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞19a′和第二凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞(未示出)分別殘留在第一和第二漏區(qū)13d′和13d″上。
當(dāng)，例如，第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞19a和19b具有與第一和第二漏區(qū)13d′和13d″不同的導(dǎo)電類型或由本征半導(dǎo)體形成時(shí)，第一和第二節(jié)點(diǎn)接觸孔可以形成為分別露出鄰近第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞19a′的第一漏區(qū)13d′和鄰近第二凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞的第二漏區(qū)13d″。
在第一和第二節(jié)點(diǎn)接觸孔49a和49b中分別形成第一節(jié)點(diǎn)栓塞51a′和第二節(jié)點(diǎn)栓塞(未示出)。可以使用與參考圖14A和14B所述的相同方法來形成第一節(jié)點(diǎn)栓塞51a′和第二節(jié)點(diǎn)栓塞。
參考圖7，15A和15B，第一至第三刻蝕停止層15，31和47以及第一至第四層間絕緣層17，33，49和53可以被構(gòu)圖，以形成第一和第二接地線接觸孔53s′和53s″。第一接地線接觸孔53s′可以形成為露出第一接地有源區(qū)3s′中的第一源區(qū)13s′，以及第二接地線接觸孔53s″可以形成為露出第二接地有源區(qū)3s″中的第二源區(qū)13s″。在第一和第二接地線接觸孔53s′和53s″的形成過程中，可以形成第一和第二電源線接觸孔53c′和53c″，以分別露出第一下本體圖形21a的延伸部分(即，第一負(fù)載晶體管的源區(qū)29s′)和第二下本體圖形21b的延伸部分(即，第二負(fù)載晶體管的源區(qū)29s″)。
在第一和第二接地線接觸孔53s′和53s″中分別形成第一和第二接地線接觸栓塞55s′和55s″。在接地線接觸栓塞55s′和55s″的形成過程中，在第一和第二電源線接觸孔53c′和53c″中可以形成第一和第二電源線接觸栓塞55c′和55c″。接地線接觸栓塞55s′和55s″以及第一和第二電源線接觸栓塞55c′和55c可以由例如與P型和N型半導(dǎo)體材料都形成歐姆接觸的導(dǎo)電層形成。例如，可以使用與參考圖14A和14B用于形成節(jié)點(diǎn)栓塞51a和51b的如上所述方法相同的方法來形成接地線接觸栓塞55s′和55s″以及第一和第二電源線接觸栓塞55c′和55c″。
然后在具有接地線接觸栓塞55s′和55s″和電源線接觸栓塞55c′和55c″的半導(dǎo)體襯底的頂表面上可以形成第五層間絕緣層57。
如圖8，16A和16B所示，可以使用例如金屬鑲嵌技術(shù)在第五層間絕緣層57中形成接地線59s和電源線59c。結(jié)果，接地線59s和電源線59c可以形成為基本上平行于字線圖形42。地線59s可以形成在奇數(shù)行(平行于x軸)中布置的單位晶格上，以及電源線59c可以形成在偶數(shù)行中布置的單位晶格上。在本發(fā)明的再一實(shí)施例中，接地線59s可以形成在偶數(shù)行中布置的單位晶格上，以及電源線59c可以形成在奇數(shù)行中布置的單位晶格上。接地線59s可以覆蓋第一和第二接地線接觸栓塞55s′和55s″，以及電源線59c可以覆蓋第一和第二電源線接觸栓塞55c′和55c″。然后在具有接地線59s和電源線59c的半導(dǎo)體襯底的頂表面上可以形成第六層間絕緣層61。
參考圖9，17A和17B，第三至第六層間絕緣層49，53，57和61以及第三刻蝕停止層47可以被刻蝕，以形成第一和第二位線接觸孔61b′和61b″。第一位線接觸孔61b′可以露出第一傳輸晶體管TT1的第一漏區(qū)45d′，以及第二位線接觸孔61b″可以露出第二傳輸晶體管TT2的第二漏區(qū)45d″。在第一和第二位線接觸孔61b′和61b″中分別可以形成第一和第二位線接觸栓塞63b′和63b″。在第六層間絕緣層61上可以形成第一和第二平行位線65b′和65b″。第一和第二位線65b′和65b″可以跨越接地線59s和電源線59c。第一位線65b′可以覆蓋第一位線接觸栓塞63b′，以及第二位線65b″可以覆蓋第二位線接觸栓塞63b″。
在此，提到了在半導(dǎo)體襯底“處”或在半導(dǎo)體襯底“處形成”(或其他區(qū)域)的晶體管(或其他元件)。這些術(shù)語用來指在半導(dǎo)體襯底(或其他區(qū)域)上和/或其中提供的晶體管(或其他元件)。因此，例如，在本發(fā)明的某些實(shí)施例中，可以在半導(dǎo)體襯底中提供部分晶體管(例如，源區(qū)、漏區(qū)和/或溝道區(qū))，而在半導(dǎo)體襯底上提供其他部分(例如，柵極)。在其他實(shí)施例中，晶體管可以全部地形成在襯底(如可以是具有絕緣體晶體管上的半導(dǎo)體的情況)上。在每一種情況，該晶體管將是在半導(dǎo)體襯底處或形成在半導(dǎo)體襯底處。
在此，也提到了“重疊”第二晶體管的第一晶體管。如果現(xiàn)有的軸垂直于其上形成晶體管的半導(dǎo)體襯底，那么“重疊”第二晶體管的第一晶體管穿過晶體管的任意部分(例如，柵極、源極和/或漏極)。在本發(fā)明的某些實(shí)施例中，各種晶體管可以完全重疊一個(gè)或多個(gè)附加的晶體管，以致現(xiàn)有軸垂直于其上形成晶體管的半導(dǎo)體襯底，穿過第一晶體管的控制端(例如，柵極)和第二晶體管的任意部分。在此，以此方式配置的第二晶體管稱為第一晶體管的“重疊柵”。
在此，還提到各個(gè)晶體管的第一和/或第二“雜質(zhì)區(qū)”。通過術(shù)語“雜質(zhì)區(qū)”，它意指包括有意地?fù)诫s或添加雜質(zhì)的晶體管的區(qū)域，例如包括注入雜質(zhì)離子的半導(dǎo)體區(qū)域。但是形成的晶體管的源區(qū)和漏區(qū)每個(gè)將包括“雜質(zhì)區(qū)”。
在此描述和要求的本發(fā)明的各個(gè)實(shí)施例包括“刻蝕停止”層。例如可以提供這些刻蝕停止層，以便于在刻蝕停止層上提供的第一層間絕緣層的刻蝕。應(yīng)當(dāng)理解刻蝕停止層可以執(zhí)行作為在將被刻蝕的第一層間絕緣層下面提供的第二層間絕緣層。
此外，本發(fā)明的各個(gè)實(shí)施例包括第一、第二和第三層間絕緣層。應(yīng)當(dāng)理解第一、第二或第三層間絕緣層的每個(gè)可以包括單個(gè)層或可以包括一起形成第一、第二或第三層間絕緣層的多個(gè)層。例如，在圖17A和17B所描繪的本發(fā)明的實(shí)施例中，層15、層或?qū)?5和17的組合可以考慮為包括第一層間絕緣層。
在此，也提到了“單晶”層。“單晶”意指通常具有單晶(即，在其結(jié)構(gòu)中具有長距離)結(jié)構(gòu)的材料?！皢尉А睂优c多晶層相反，多晶層是具有小晶體聚集結(jié)構(gòu)(有點(diǎn)類似于蜂窩狀結(jié)構(gòu))的材料，以及非晶體材料是其結(jié)構(gòu)無論如何也無(遠(yuǎn)距離)序的材料(或多晶和非晶體材料的組合)。在此還提到了“單晶晶體管”。該術(shù)語指具有在單晶半導(dǎo)體層或區(qū)域中形成的溝道的晶體管。
在此也提到了“體”晶體管和“薄膜”晶體管。技術(shù)人員應(yīng)當(dāng)理解“體”晶體管指包括在半導(dǎo)體襯底中形成的源區(qū)/漏區(qū)的晶體管，而“薄膜”晶體管指在襯底上的器件層形成的晶體管。
在此也提到了“節(jié)點(diǎn)栓塞”的各種型式。在此，術(shù)語“節(jié)點(diǎn)栓塞”指在器件中電互連兩個(gè)或更多電子元件(例如，晶體管、電容器等)的導(dǎo)電栓塞。
如上所述，根據(jù)本發(fā)明的實(shí)施例，在一對體晶體管上可以順序地層疊一對下TFT和一對上TFT。在本發(fā)明的某些實(shí)施例中，上述晶體管可以構(gòu)成具有一對節(jié)點(diǎn)接觸結(jié)構(gòu)的鎖存電路，以提供例如SRAM單元。TFT和上TFT可以形成在可以提供優(yōu)良電性能的單晶圖形中。
在附圖和說明書中，已公開了本發(fā)明的典型實(shí)施例，盡管使用了具體的術(shù)語，但它們是用于一般性和描述性的，并非限制，在下面的權(quán)利要求中闡述了本發(fā)明的范圍。
權(quán)利要求
1.一種集成電路，包括在半導(dǎo)體襯底處形成的、具有第一和第二雜質(zhì)區(qū)的第一晶體管；第一晶體管上的第一層間絕緣層；在與第一晶體管相對的第一層間絕緣層上、具有第一和第二雜質(zhì)區(qū)的第二晶體管；在與第一層間絕緣層相對的第二晶體管上的第二層間絕緣層；在與第二晶體管相對的第二層間絕緣層上、具有第一和第二雜質(zhì)區(qū)的第三晶體管；在與第二層間絕緣層相對的第三晶體管上的第三層間絕緣層；以及穿透第一、第二和第三層間絕緣層使第一晶體管的第一雜質(zhì)區(qū)、第二晶體管的第一雜質(zhì)區(qū)以及第三晶體管的第一雜質(zhì)區(qū)相互電連接的節(jié)點(diǎn)栓塞。
2.根據(jù)權(quán)利要求1所述的集成電路，其中第二晶體管重疊第一晶體管，以及其中第三晶體管重疊第二晶體管。
3.根據(jù)權(quán)利要求1所述的集成電路，其中第一晶體管包括體晶體管，以及其中第二和第三晶體管包括薄膜晶體管。
4.根據(jù)權(quán)利要求3所述的集成電路，其中第二和第三晶體管每個(gè)包括單晶薄膜晶體管。
5.根據(jù)權(quán)利要求1所述的集成電路，還包括第二晶體管的第一雜質(zhì)區(qū)和第一晶體管的第一雜質(zhì)區(qū)之間的下節(jié)點(diǎn)半導(dǎo)體栓塞；以及第三晶體管的第一雜質(zhì)區(qū)和第二晶體管的第一雜質(zhì)區(qū)之間的上節(jié)點(diǎn)半導(dǎo)體栓塞，其中節(jié)點(diǎn)栓塞也電連接到下和上節(jié)點(diǎn)半導(dǎo)體插塞。
6.根據(jù)權(quán)利要求5所述的集成電路，其中下和上節(jié)點(diǎn)半導(dǎo)體栓塞每個(gè)包括單晶半導(dǎo)體栓塞，以及節(jié)點(diǎn)栓塞包括金屬栓塞。
7.根據(jù)權(quán)利要求6所述的集成電路，其中節(jié)點(diǎn)栓塞相對于P型半導(dǎo)體和N型半導(dǎo)體材料形成歐姆接觸。
8.根據(jù)權(quán)利要求7所述的集成電路，其中金屬栓塞包括鎢栓塞。
9.根據(jù)權(quán)利要求8所述的集成電路，其中金屬栓塞還包括圍繞鎢栓塞的阻擋金屬層。
10.根據(jù)權(quán)利要求5所述的集成電路，其中下節(jié)點(diǎn)半導(dǎo)體栓塞和第一晶體管的第一雜質(zhì)區(qū)具有相同的導(dǎo)電類型。
11.根據(jù)權(quán)利要求5所述的集成電路，其中下節(jié)點(diǎn)半導(dǎo)體栓塞和第一晶體管的第一雜質(zhì)區(qū)具有不同的導(dǎo)電類型，以及其中節(jié)點(diǎn)栓塞與第一晶體管的第一雜質(zhì)區(qū)直接接觸。
12.一種靜態(tài)隨機(jī)存取存儲器(SRAM)單元，包括至少部分地形成在半導(dǎo)體襯底中、具有第一雜質(zhì)區(qū)的第一體晶體管；至少部分地形成在半導(dǎo)體襯底中、具有第一雜質(zhì)區(qū)的第二體晶體管；第一和第二體晶體管上的第一層間絕緣層；在第一層間絕緣層上、具有第一雜質(zhì)區(qū)的第一下薄膜晶體管；在第一層間絕緣層上、具有第一雜質(zhì)區(qū)的第二下薄膜晶體管；第一和第二下薄膜晶體管上的第二層間絕緣層；在第二層間絕緣層上、具有第一雜質(zhì)區(qū)的第一上薄膜晶體管；在第二層間絕緣層上、具有第一雜質(zhì)區(qū)的第二上薄膜晶體管；第一和第二上薄膜晶體管上的第三層間絕緣層；穿透第一、第二和第三層間絕緣層以使第一體晶體管的第一雜質(zhì)區(qū)、第一下薄膜晶體管的第一雜質(zhì)區(qū)和第一上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接的第一節(jié)點(diǎn)栓塞；以及穿透第一、第二和層第三間絕緣層，以使第二體晶體管的第一雜質(zhì)區(qū)、第二下薄膜晶體管的第一雜質(zhì)區(qū)以及第二上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接的第二節(jié)點(diǎn)栓塞。
13.根據(jù)權(quán)利要求12所述的SRAM單元，其中第一下薄膜晶體管重疊第一體晶體管，以及其中第二下薄膜晶體管重疊第二體晶體管，以及其中第一上薄膜晶體管重疊第一下薄膜晶體管，其中第二上薄膜晶體管重疊第二下薄膜晶體管。
14.根據(jù)權(quán)利要求12所述的SRAM單元，其中第一和第二下薄膜晶體管以及第一和第二上薄膜晶體管每個(gè)包括單晶薄膜晶體管。
15.根據(jù)權(quán)利要求12所述的SRAM單元，還包括第一下薄膜晶體管的第一雜質(zhì)區(qū)和第一體晶體管的第一雜質(zhì)區(qū)之間的第一下節(jié)點(diǎn)半導(dǎo)體栓塞；第一上薄膜晶體管的第一雜質(zhì)區(qū)和第一下薄膜晶體管的第一雜質(zhì)區(qū)之間的第一上節(jié)點(diǎn)半導(dǎo)體栓塞；第二下薄膜晶體管的第一雜質(zhì)區(qū)和第二體晶體管的第一雜質(zhì)區(qū)之間的第二下節(jié)點(diǎn)半導(dǎo)體栓塞；以及第二上薄膜晶體管的第一雜質(zhì)區(qū)和第二下薄膜晶體管的第一雜質(zhì)區(qū)之間的第二上節(jié)點(diǎn)半導(dǎo)體栓塞，其中第一節(jié)點(diǎn)栓塞電連接到第一下節(jié)點(diǎn)半導(dǎo)體栓塞和第一上節(jié)點(diǎn)半導(dǎo)體栓塞，以及其中第二節(jié)點(diǎn)栓塞電連接到第二下節(jié)點(diǎn)半導(dǎo)體栓塞和第二上節(jié)點(diǎn)半導(dǎo)體栓塞。
16.根據(jù)權(quán)利要求15所述的SRAM單元，其中第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞以及第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞每個(gè)包括單晶半導(dǎo)體栓塞，以及其中第一和第二節(jié)點(diǎn)栓塞每個(gè)包括金屬栓塞。
17.根據(jù)權(quán)利要求16所述的SRAM單元，其中第一和第二節(jié)點(diǎn)栓塞每個(gè)相對于P型半導(dǎo)體和N型半導(dǎo)體材料形成歐姆接觸。
18.根據(jù)權(quán)利要求16所述的SRAM單元，其中第一和第二節(jié)點(diǎn)栓塞每個(gè)包括鎢栓塞。
19.根據(jù)權(quán)利要求18所述的SRAM單元，其中第一和第二節(jié)點(diǎn)栓塞的每一個(gè)還包括圍繞鎢栓塞的阻擋金屬層。
20.根據(jù)權(quán)利要求15所述的SRAM單元，其中第一下節(jié)點(diǎn)半導(dǎo)體栓塞具有與第一體晶體管的第一雜質(zhì)區(qū)相同的導(dǎo)電類型，以及第二下節(jié)點(diǎn)半導(dǎo)體栓塞具有與第二體晶體管的第一雜質(zhì)區(qū)相同的導(dǎo)電類型。
21.根據(jù)權(quán)利要求15所述的SRAM單元，其中第一下節(jié)點(diǎn)半導(dǎo)體栓塞具有與第一體晶體管的第一雜質(zhì)區(qū)不同的導(dǎo)電類型，以及其中第二下節(jié)點(diǎn)半導(dǎo)體栓塞具有與第二體晶體管的第一雜質(zhì)區(qū)不同的導(dǎo)電類型，以及其中第一節(jié)點(diǎn)栓塞與第一體晶體管的第一雜質(zhì)區(qū)直接接觸，以及其中第二節(jié)點(diǎn)栓塞與第二體晶體管的第一雜質(zhì)區(qū)直接接觸。
22.根據(jù)權(quán)利要求12所述的SRAM單元，其中第一和第二體晶體管分別包括第一和第二N溝道驅(qū)動晶體管，以及其中第一體晶體管的第一雜質(zhì)區(qū)包括第一體晶體管的漏區(qū)，以及其中第二體晶體管的第一雜質(zhì)區(qū)包括第二體晶體管的漏區(qū)。
23.根據(jù)權(quán)利要求22所述的SRAM單元，其中第一N溝道驅(qū)動晶體管具有電連接到第二節(jié)點(diǎn)栓塞的柵電極，以及其中第二N溝道驅(qū)動晶體管具有電連接到第一節(jié)點(diǎn)栓塞的柵電極。
24.根據(jù)權(quán)利要求23所述的SRAM單元，其中第一和第二下薄膜晶體管分別包括第一和第二P溝道負(fù)載晶體管，以及其中第一和第二上薄膜晶體管分別包括第一和第二N溝道傳輸晶體管，以及其中第一下薄膜晶體管的第一雜質(zhì)區(qū)包括第一下薄膜晶體管的漏區(qū)，以及其中第二下薄膜晶體管的第一雜質(zhì)區(qū)包括第二下薄膜晶體管的漏區(qū)，以及其中第一上薄膜晶體管的第一雜質(zhì)區(qū)包括第一上薄膜晶體管的源區(qū)，以及其中第二上薄膜晶體管的第一雜質(zhì)區(qū)包括第二上薄膜晶體管的源區(qū)。
25.根據(jù)權(quán)利要求24所述的SRAM單元，其中第一P溝道負(fù)載晶體管具有電連接到第二節(jié)點(diǎn)栓塞的柵電極，以及第二P溝道負(fù)載晶體管具有電連接到第一節(jié)點(diǎn)栓塞的柵電極。
26.根據(jù)權(quán)利要求24所述的SRAM單元，其中第一和第二N溝道傳輸晶體管具有相互電連接的柵電極，以用作字線。
27.根據(jù)權(quán)利要求24所述的SRAM單元，還包括電連接到第一和第二N溝道驅(qū)動晶體管的源區(qū)的接地線；以及電連接到第一和第二P溝道負(fù)載晶體管的源區(qū)的電源線；其中接地線和電源線基本上平行于第一N溝道驅(qū)動晶體管的柵電極和平行于第二N溝道驅(qū)動晶體管的柵電極。
28.根據(jù)權(quán)利要求25所述的SRAM單元，還包括電連接到第一N溝道傳輸晶體管的漏區(qū)的第一位線；以及電連接到第二N溝道傳輸晶體管的漏區(qū)的第二位線；其中第一和第二位線跨越電源線和接地線。
29.根據(jù)權(quán)利要求28所述的SRAM單元，其中當(dāng)從垂直于半導(dǎo)體襯底的主平面的軸觀察時(shí)，第一位線基本上垂直于第一N溝道驅(qū)動晶體管的柵電極、第一P溝道負(fù)載晶體管的柵電極以及第一N溝道傳輸晶體管的柵電極，以及當(dāng)從垂直于半導(dǎo)體襯底的主平面的軸觀察時(shí)，第二位線基本上垂直于第二N溝道驅(qū)動晶體管的柵電極、第二P溝道負(fù)載晶體管的柵電極以及第二N溝道傳輸晶體管的柵電極。
30.根據(jù)權(quán)利要求23所述的SRAM單元，其中第一和第二下薄膜晶體管分別包括第一和第二N溝道傳輸晶體管，以及其中第一和第二上薄膜晶體管分別包括第一和第二P溝道負(fù)載晶體管，以及其中第一下薄膜晶體管的第一雜質(zhì)區(qū)包括第一下薄膜晶體管的源區(qū)，以及其中第二下薄膜晶體管的第一雜質(zhì)區(qū)包括第二下薄膜晶體管的源區(qū)，以及其中第一上薄膜晶體管的第一雜質(zhì)區(qū)包括第一上薄膜晶體管的漏區(qū)，以及其中第二上薄膜晶體管的第一雜質(zhì)區(qū)包括第二上薄膜晶體管的漏區(qū)。
31.根據(jù)權(quán)利要求30所述的SRAM單元，其中第一P溝道負(fù)載驅(qū)動晶體管具有電連接到第二節(jié)點(diǎn)栓塞的柵電極，以及其中第二P溝道負(fù)載驅(qū)動晶體管具有電連接到第一節(jié)點(diǎn)栓塞的柵電極。
32.一種靜態(tài)隨機(jī)存取存儲器(SRAM)單元，包括在半導(dǎo)體襯底中限定第一和第二有源區(qū)的隔離層；分別至少部分地在第一和第二有源區(qū)中的第一體晶體管和第二體晶體管；第一和第二體晶體管上的第一層間絕緣層；第一層間絕緣層上的第一單晶下本體圖形和第二單晶下本體圖形；分別在第一和第二下本體圖形處的第一下薄膜晶體管和第二下薄膜晶體管；第一和第二下薄膜晶體管上的第二層間絕緣層；第二層間絕緣層上的第一單晶上本體圖形和第二單晶上本體圖形；分別在第一和第二上本體圖形處的第一上薄膜晶體管和第二上薄膜晶體管；第一和第二上薄膜晶體管上的第三層間絕緣層；穿透第一、第二和第三層間絕緣層以使第一體晶體管的第一雜質(zhì)區(qū)、第一下薄膜晶體管的第一雜質(zhì)區(qū)和第一上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接的第一節(jié)點(diǎn)栓塞；以及穿透第一、第二和第三層間絕緣層，以使第二體晶體管的第一雜質(zhì)區(qū)、第二下薄膜晶體管的第一雜質(zhì)區(qū)以及第二上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接的第二節(jié)點(diǎn)栓塞。
33.根據(jù)權(quán)利要求32所述的SRAM單元，其中第一和第二體晶體管分別包括第一和第二N溝道驅(qū)動晶體管，以及其中第一體晶體管的第一雜質(zhì)區(qū)包括第一體晶體管的漏區(qū)，以及其中第二體晶體管的第一雜質(zhì)區(qū)包括第二體晶體管的漏區(qū)。
34.根據(jù)權(quán)利要求33所述的SRAM單元，其中第一N溝道驅(qū)動晶體管具有電連接到第二節(jié)點(diǎn)栓塞的柵電極，以及其中第二N溝道驅(qū)動晶體管具有電連接到第一節(jié)點(diǎn)栓塞的柵電極。
35.根據(jù)權(quán)利要求33所述的SRAM單元，還包括在垂直于第一有源區(qū)的方向從第一有源區(qū)的第一端延伸的第一接地有源區(qū)；以及在垂直于第二有源區(qū)的方向從第二有源區(qū)的第一端延伸的第二接地有源區(qū)。
36.根據(jù)權(quán)利要求35所述的SRAM單元，其中第一和第二下薄膜晶體管分別是第一和第二P溝道負(fù)載晶體管，以及其中第一和第二上薄膜晶體管分別是第一和第二N溝道傳輸晶體管，以及其中第一下薄膜晶體管的第一雜質(zhì)區(qū)包括第一下薄膜晶體管的漏區(qū)，以及其中第二下薄膜晶體管包括第二下薄膜晶體管的漏區(qū)，以及其中第一上薄膜晶體管的第一雜質(zhì)區(qū)包括第一上薄膜晶體管的源區(qū)，以及其中第二上薄膜晶體管的第一雜質(zhì)區(qū)包括第二上薄膜晶體管的源區(qū)。
37.根據(jù)權(quán)利要求36所述的SRAM單元，其中第一下本體圖形重疊第一有源區(qū)，以及其中第二下本體圖形重疊第二有源區(qū)，以及其中第一上本體圖形重疊第一下本體圖形，以及其中第二上本體圖形重疊第二下本體圖形。
38.根據(jù)權(quán)利要求37所述的SRAM單元，其中第一負(fù)載晶體管的柵電極重疊第一驅(qū)動晶體管的柵電極，以及其中第二負(fù)載晶體管的柵電極重疊第二驅(qū)動晶體管的柵電極，以及其中第一負(fù)載晶體管的柵電極電連接到第二節(jié)點(diǎn)栓塞，以及其中第二負(fù)載晶體管的柵電極電連接到第一節(jié)點(diǎn)栓塞。
39.根據(jù)權(quán)利要求37所述的SRAM單元，其中第一下圖形還包括重疊部分第一接地有源區(qū)的延伸部分，以及其中第二下本體圖形還包括重疊部分第二接地有源區(qū)的延伸部分。
40.根據(jù)權(quán)利要求36所述的SRAM單元，其中第一傳輸晶體管的柵電極電連接到第二傳輸晶體管的柵電極，以用作字線。
41.根據(jù)權(quán)利要求35所述的SRAM單元，還包括電連接到第一和第二接地有源區(qū)的接地線；其中接地線跨越第一和第二有源區(qū)。
42.根據(jù)權(quán)利要求39所述的SRAM單元，還包括電連接到第一和第二下本體圖形的延伸部分的電源線，其中電源線跨越第一和第二有源區(qū)。
43.根據(jù)權(quán)利要求36所述的SRAM單元，還包括第一位線和平行于第一位線的第二位線，其中第一位線電連接到第一傳輸晶體管的漏區(qū)；其中第二位線電連接到第二傳輸晶體管的漏區(qū)；以及其中第一和第二位線跨越第一和第二接地有源區(qū)。
44.根據(jù)權(quán)利要求43所述的SRAM單元，其中當(dāng)從垂直于半導(dǎo)體襯底的主平面的軸觀察時(shí)，第一位線基本上垂直于第一N溝道驅(qū)動晶體管的柵電極、第一P溝道負(fù)載晶體管的柵電極以及第一N溝道傳輸晶體管的柵電極，以及其中當(dāng)從垂直于半導(dǎo)體襯底的主平面的軸觀察時(shí)，第二位線基本上垂直于第二N溝道驅(qū)動晶體管的柵電極、第二P溝道負(fù)載晶體管的柵電極以及第二N溝道傳輸晶體管的柵電極。
45.一種制造靜態(tài)隨機(jī)存取存儲器(SRAM)單元的方法，包括在半導(dǎo)體襯底處形成第一和第二體晶體管，每個(gè)體晶體管包括隔開的第一和第二雜質(zhì)區(qū)和第一和第二雜質(zhì)區(qū)之間的溝道區(qū)上的柵電極；在具有第一和第二體晶體管的半導(dǎo)體襯底上形成第一層間絕緣層；形成穿透第一層間絕緣層以與第一體晶體管的第一雜質(zhì)區(qū)電接觸的第一下節(jié)點(diǎn)半導(dǎo)體栓塞；形成穿透第一層間絕緣層以與第二體晶體管的第一雜質(zhì)區(qū)電接觸的第二下節(jié)點(diǎn)半導(dǎo)體栓塞；在第一層間絕緣層上形成第一下薄膜晶體管和第二下薄膜晶體管，第一和第二下薄膜晶體管的每個(gè)包括隔開的第一和第二雜質(zhì)區(qū)和第一和第二雜質(zhì)區(qū)之間的溝道區(qū)上的柵電極，其中第一下薄膜晶體管的第一雜質(zhì)區(qū)與第一下節(jié)點(diǎn)半導(dǎo)體栓塞電接觸，以及其中第二下薄膜晶體管的第一雜質(zhì)區(qū)與第二下節(jié)點(diǎn)半導(dǎo)體栓塞電接觸；在具有第一和第二下薄膜晶體管的半導(dǎo)體襯底上形成第二層間絕緣層；形成穿透第二層間絕緣層以與第一下薄膜晶體管的第一雜質(zhì)區(qū)電接觸的第一上節(jié)點(diǎn)半導(dǎo)體栓塞；形成穿透第二層間絕緣層以與第二下薄膜晶體管的第一雜質(zhì)區(qū)電接觸的第二上節(jié)點(diǎn)半導(dǎo)體栓塞；在第二層間絕緣層上形成第一上薄膜晶體管和第二上薄膜晶體管，第一和第二上薄膜晶體管的每個(gè)包括隔開的第一和第二雜質(zhì)區(qū)和第一和第二雜質(zhì)區(qū)之間的溝道區(qū)上的柵電極，其中第一上薄膜晶體管的第一雜質(zhì)區(qū)與第一上節(jié)點(diǎn)半導(dǎo)體栓塞電接觸，以及其中第二上薄膜晶體管與第二上節(jié)點(diǎn)半導(dǎo)體栓塞電接觸；在具有第一和第二上薄膜晶體管的半導(dǎo)體襯底上形成第三層間絕緣層；以及形成第一節(jié)點(diǎn)栓塞和第二節(jié)點(diǎn)栓塞，每個(gè)穿透至少第一、第二和第三層間絕緣層，第一節(jié)點(diǎn)栓塞使第一體晶體管的第一雜質(zhì)區(qū)、第一下薄膜晶體管的第一雜質(zhì)區(qū)和第一上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接，以及第二節(jié)點(diǎn)栓塞使第二體晶體管的第一雜質(zhì)區(qū)、第二下薄膜晶體管的第一雜質(zhì)區(qū)以及第二上薄膜晶體管的第一雜質(zhì)區(qū)相互電連接。
46.根據(jù)權(quán)利要求45所述的方法，其中形成第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞包括構(gòu)圖第一層間絕緣層，以形成露出第一體晶體管的第一雜質(zhì)區(qū)的第一下節(jié)點(diǎn)接觸孔和露出第二體晶體管的第一雜質(zhì)區(qū)的第二下接觸孔；使用選擇性外延生長技術(shù)在第一下節(jié)點(diǎn)接觸孔中形成第一下單晶半導(dǎo)體栓塞；以及使用選擇性外延生長技術(shù)在第二下節(jié)點(diǎn)接觸孔中形成第二下單晶半導(dǎo)體栓塞。
47.根據(jù)權(quán)利要求46所述的方法，其中第一下薄膜晶體管重疊第一體晶體管，以及其中第二下薄膜晶體管重疊第二體晶體管。
48.根據(jù)權(quán)利要求47所述的方法，其中在第一層間絕緣層上形成第一下薄膜晶體管包括在第一層間絕緣層上形成第一下本體圖形且與第一下單晶栓塞直接接觸，以及在第二下本體圖形處形成第二下薄膜晶體管，以及其中在第一層間絕緣層上形成第二下薄膜晶體管包括在第一層間絕緣層上形成第二下本體圖形且與第二下單晶栓塞直接接觸，以及在第二下本體圖形處形成第二下薄膜晶體管。
49.根據(jù)權(quán)利要求48所述的方法，其中形成第一下本體圖形包括使用第一下單晶栓塞作為籽晶圖形形成晶化的第一下本體圖形，以及其中形成第二下本體圖形包括使用第二下單晶栓塞作為籽晶圖形形成晶化的第二下本體圖形。
50.根據(jù)權(quán)利要求49所述的方法，其中形成晶化的第一下本體圖形包括形成非晶半導(dǎo)體層或多晶半導(dǎo)體層，然后使用固相外延技術(shù)晶化非晶或多晶半導(dǎo)體層，以及其中形成晶化的第二下本體圖形包括形成非晶半導(dǎo)體層或多晶半導(dǎo)體層，然后使用固相外延技術(shù)晶化非晶或多晶半導(dǎo)體層。
51.根據(jù)權(quán)利要求45所述的方法，其中形成第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞包括構(gòu)圖第二層間絕緣層，以形成露出第一下薄膜晶體管的第一雜質(zhì)區(qū)的第一上節(jié)點(diǎn)接觸孔和形成露出第二下薄膜晶體管的第一雜質(zhì)區(qū)的第二上節(jié)點(diǎn)接觸孔；以及使用選擇性外延生長技術(shù)在第一和第二上節(jié)點(diǎn)接觸孔中分別形成第一和第二上單晶半導(dǎo)體栓塞。
52.根據(jù)權(quán)利要求51所述的方法，其中第一上薄膜晶體管重疊第一下薄膜晶體管，以及其中第二上薄膜晶體管重疊第二下薄膜晶體管。
53.根據(jù)權(quán)利要求50所述的方法，其中形成第一上薄膜晶體管包括在第二層間絕緣層上形成第一上本體圖形且與第一上單晶半導(dǎo)體栓塞直接接觸，然后在第一上本體圖形處形成第一上薄膜晶體管，以及其中形成第二上薄膜晶體管包括在第二層間絕緣層上形成第二上本體圖形且與第二上單晶栓塞直接接觸，然后在第二上本體圖形處形成第二上薄膜晶體管。
54.根據(jù)權(quán)利要求53所述的方法，其中形成第一上本體圖形包括使用第一上單晶栓塞作為籽晶圖形形成晶化的第一上本體圖形，以及其中形成第二上本體圖形包括使用第二上單晶栓塞作為籽晶圖形形成晶化的第二上本體圖形。
55.根據(jù)權(quán)利要求54所述的方法，其中形成晶化的第一上本體圖形包括形成非晶半導(dǎo)體層或多晶半導(dǎo)體層，然后使用固相外延技術(shù)晶化非晶或多晶半導(dǎo)體層，以及其中形成晶化的第二上本體圖形包括形成非晶半導(dǎo)體層或多晶半導(dǎo)體層，然后使用固相外延技術(shù)晶化非晶或多晶半導(dǎo)體層。
56.根據(jù)權(quán)利要求45所述的方法，其中第一和第二體晶體管分別是第一和第二N溝道驅(qū)動晶體管，第一和第二下薄膜晶體管分別是第一和第二P溝道負(fù)載晶體管，以及第一和第二上薄膜晶體管分別是第一和第二N溝道傳輸晶體管。
57.根據(jù)權(quán)利要求56所述的方法，其中第一和第二體晶體管的第一雜質(zhì)區(qū)、第一和第二下薄膜晶體管的第一雜質(zhì)區(qū)以及第一和第二上薄膜晶體管的第二雜質(zhì)區(qū)每個(gè)包括漏區(qū)，以及其中第一和第二體晶體管的第二雜質(zhì)區(qū)、第一和第二下薄膜晶體管的第二雜質(zhì)區(qū)以及第一和第二上薄膜晶體管的第一雜質(zhì)區(qū)每個(gè)包括源區(qū)。
58.根據(jù)權(quán)利要求45所述的方法，其中第一節(jié)點(diǎn)栓塞由相對于P型和N型半導(dǎo)體材料形成歐姆接觸的金屬層形成。
59.根據(jù)權(quán)利要求54所述的方法，其中第一驅(qū)動晶體管的柵電極鄰近第二驅(qū)動晶體管的漏區(qū)。其中第二驅(qū)動晶體管的柵電極鄰近第一驅(qū)動晶體管的漏區(qū)，其中第一負(fù)載晶體管的柵電極鄰近第二負(fù)載晶體管的漏區(qū)，以及其中第二負(fù)載晶體管的柵電極鄰近第一負(fù)載晶體管的漏區(qū)。
60.根據(jù)權(quán)利要求57所述的方法，其中第一傳輸晶體管的柵電極與第二傳輸晶體管的柵電極電接觸，以用作字線。
61.根據(jù)權(quán)利要求59所述的方法，其中形成第一和第二節(jié)點(diǎn)栓塞包括構(gòu)圖第一、第二和第三層間絕緣層，以形成露出至少第一傳輸晶體管的源區(qū)、第一上節(jié)點(diǎn)半導(dǎo)體栓塞、第一負(fù)載晶體管的漏區(qū)、第一下節(jié)點(diǎn)半導(dǎo)體栓塞、第二負(fù)載晶體管的柵電極以及第二驅(qū)動晶體管的柵電極的第一節(jié)點(diǎn)接觸孔和形成露出至少第二傳輸晶體管的源區(qū)、第二上節(jié)點(diǎn)半導(dǎo)體栓塞、第二負(fù)載晶體管的漏區(qū)、第二下節(jié)點(diǎn)半導(dǎo)體栓塞、第一負(fù)載晶體管的柵電極以及第一驅(qū)動晶體管的柵電極的第二節(jié)點(diǎn)接觸孔；以及在第一和第二節(jié)點(diǎn)接觸孔中分別形成第一和第二金屬栓塞。
62.根據(jù)權(quán)利要求61所述的方法，其中第一節(jié)點(diǎn)接觸孔露出第一驅(qū)動晶體管的漏區(qū)，以及其中第二節(jié)點(diǎn)接觸孔露出第二驅(qū)動晶體管的漏區(qū)。
63.根據(jù)權(quán)利要求61所述的方法，其中形成第一和第二金屬栓塞包括在具有第一和第二節(jié)點(diǎn)接觸孔的半導(dǎo)體襯底的頂表面上形成鎢層；以及平整化鎢層，直到第三層間絕緣層被露出，以在第一和第二節(jié)點(diǎn)接觸孔中分別形成第一和第二鎢栓塞。
64.根據(jù)權(quán)利要求63所述的方法，還包括在鎢層形成之前形成阻擋金屬層，在鎢層的平面化過程中平整阻擋金屬層。
65.根據(jù)權(quán)利要求59所述的方法，其中形成第一和第二節(jié)點(diǎn)栓塞包括構(gòu)圖第一、第二和第三層間絕緣層、第一和第二傳輸晶體管的源區(qū)、第一和第二上節(jié)點(diǎn)半導(dǎo)體栓塞、第一和第二負(fù)載晶體管的漏區(qū)以及第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞，以形成第一節(jié)點(diǎn)接觸孔和形成第二節(jié)點(diǎn)接觸孔，第一節(jié)點(diǎn)接觸孔露出至少第一傳輸晶體管的源區(qū)、第一負(fù)載晶體管的漏區(qū)、第二負(fù)載晶體管的柵電極以及第二驅(qū)動晶體管的柵電極，第二節(jié)點(diǎn)接觸孔露出至少第二傳輸晶體管的源區(qū)、第二負(fù)載晶體管的漏區(qū)、第一負(fù)載晶體管的柵電極以及第一驅(qū)動晶體管的柵電極，在第一和第二節(jié)點(diǎn)接觸孔的形成過程中第一和第二下節(jié)點(diǎn)半導(dǎo)體栓塞被凹陷，以分別殘留在第一驅(qū)動晶體管的漏區(qū)和第二驅(qū)動晶體管的漏區(qū)上；以及在第一和第二節(jié)點(diǎn)接觸孔中分別形成第一和第二金屬栓塞。
66.根據(jù)權(quán)利要求65所述的方法，其中第一節(jié)點(diǎn)接觸孔露出鄰近于第一凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞的第一驅(qū)動晶體管的漏區(qū)，以及其中第二節(jié)點(diǎn)接觸孔露出鄰近于第二凹陷的下節(jié)點(diǎn)半導(dǎo)體栓塞的第二驅(qū)動晶體管的漏區(qū)。
67.根據(jù)權(quán)利要求65所述的方法，其中形成第一和第二金屬栓塞包括在具有第一和第二節(jié)點(diǎn)接觸孔的半導(dǎo)體襯底的頂表面上形成鎢層；以及平整化鎢層，直到第三層間絕緣層被露出，以在第一節(jié)點(diǎn)接觸孔中形成第一鎢栓塞和在第二節(jié)點(diǎn)接觸孔中形成第二鎢栓塞。
68.根據(jù)權(quán)利要求67所述的方法，還包括在鎢層形成之前形成阻擋金屬層，在鎢層的平面化過程中平整阻擋金屬層。
69.根據(jù)權(quán)利要求57所述的方法，還包括在具有第一和第二節(jié)點(diǎn)栓塞的半導(dǎo)體襯底上形成電連接到第一和第二驅(qū)動晶體管的源區(qū)的接地線；以及在具有第一和第二節(jié)點(diǎn)栓塞的半導(dǎo)體襯底上形成電連接到第一和第二驅(qū)動晶體管的源區(qū)的電源線。
70.根據(jù)權(quán)利要求69所述的方法，還包括在具有電源線和接地線的半導(dǎo)體襯底上形成第一和第二位線，其中第一和第二位線分別電連接第一傳輸晶體管的漏區(qū)和第二傳輸晶體管的漏區(qū)。
全文摘要
提供了一種包括薄膜晶體管(TFT)的半導(dǎo)體集成電路及制造這種半導(dǎo)體集成電路的方法。該半導(dǎo)體集成電路可以包括在半導(dǎo)體襯底形成的體晶體管和體晶體管上的第一層間絕緣層。下TFT可以在第一層間絕緣層上，以及第二層間絕緣層可以在下TFT上。上TFT可以在第二層間絕緣層上，以及第三層間絕緣層可以在上TFT上。體晶體管的第一雜質(zhì)區(qū)、下TFT的第一雜質(zhì)區(qū)以及上TFT的第一雜質(zhì)區(qū)可以通過穿透第一、第二和第三層間絕緣層的節(jié)點(diǎn)栓塞相互電連接。
文檔編號H01L29/786GK1641878SQ20051000395
公開日2005年7月20日 申請日期2005年1月12日 優(yōu)先權(quán)日2004年1月12日
發(fā)明者張?jiān)跓[, 鄭舜文, 郭根昊, 黃炳晙 申請人:三星電子株式會社