專利名稱：場(chǎng)效應(yīng)晶體管，集成電路以及形成集成電路的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件和制造，以及尤其涉及形成在絕緣層上的硅(SOI)晶片上的場(chǎng)效應(yīng)晶體管(FET)，以及在SOI晶片上制造FETs和電路的方法。
背景技術(shù)：
半導(dǎo)體技術(shù)和芯片制造的進(jìn)展已經(jīng)導(dǎo)致了單片時(shí)鐘頻率，單個(gè)芯片上晶體管數(shù)目，和管芯尺寸本身的增加，加上相應(yīng)的芯片電源電壓和芯片特征尺寸的降低?？傮w上，所有其它因素固定時(shí)，一個(gè)給定時(shí)鐘的單元消耗的功率隨著內(nèi)部開關(guān)頻率線性增加。這樣，盡管降低了芯片電源電壓，芯片功耗還是增加。在芯片和系統(tǒng)水平上，作為這種芯片功率增加的自然結(jié)果，制冷和封裝成本已經(jīng)逐步上升。對(duì)低端系統(tǒng)(例如手提，便攜以及移動(dòng)系統(tǒng))，其中電池壽命至關(guān)重要，凈功耗的降低很重要，但是，它的實(shí)現(xiàn)必須在性能不降低到可接受水平下。
為降低功耗，在這些低端系統(tǒng)(以及其它)中使用的大多數(shù)集成電路(ICs)是由公認(rèn)的互補(bǔ)絕緣柵場(chǎng)效應(yīng)晶體管(FET)技術(shù)制造的，稱作CMOS。一個(gè)典型的CMOS電路包括一對(duì)互補(bǔ)器件，即，一個(gè)n型FET(NFET)與一個(gè)相應(yīng)的p型FET(PFET)配對(duì)，通常由同一個(gè)信號(hào)選通。既然改對(duì)器件互相工作特性基本上相反，當(dāng)一個(gè)器件(例如NFET)開啟并導(dǎo)通(理想地模擬為一個(gè)閉合開關(guān))，另一個(gè)器件(PFET)是關(guān)閉的，不導(dǎo)通(理想地模擬為一個(gè)開啟開關(guān))，反之亦然。
例如，一CMOS反相器是一個(gè)一系列連接的PFET和NFET對(duì)，在電源電壓(Vdd)和地(GND)之間連接。它們都由相同輸入選通，并且都驅(qū)動(dòng)相同輸出，PFET將輸出拉高，NFET將輸出拉低在相反輸入信號(hào)狀態(tài)。理想地，當(dāng)NFET的柵相對(duì)于它的源低于某個(gè)正閾值電壓(VT)時(shí)，NFET關(guān)閉，即開關(guān)打開。在VT上，NFET開啟傳導(dǎo)電流(Ion)，即開關(guān)閉合。類似地，當(dāng)柵極大于它的VT時(shí)PFET關(guān)閉(Ioff＝0)，即不更為負(fù)值時(shí)，以及小于VT打開。這樣理想地，CMOS反相器尤其是以及CMOS電路總體上不通過穩(wěn)態(tài)(DC)電流。因此，理想地，器件開到關(guān)的電流比(Ion/Ioff)非常大，理想的CMOS電路不使用穩(wěn)態(tài)或DC電源，僅僅通過電容性負(fù)載的充電放電消耗瞬態(tài)功率。
然而實(shí)際中，電流負(fù)載的瞬態(tài)功率占CMOS電路功耗僅僅一部分。一個(gè)典型的FET比開關(guān)復(fù)雜的多。FET漏到源的電流(也就是功耗)依賴于電路條件和器件電壓。已知FET導(dǎo)通眾所周知的亞閾值電流，對(duì)NFET低于閾值，對(duì)PFET高于閾值。亞閾值電流隨著器件漏到源電壓(Vds)的幅度而增加，反比于器件VT的幅度。在其它情況下，VT反比于柵氧化物厚度以及某種程度上溝道長(zhǎng)度，它們都涉及特征尺寸。另外，柵極泄漏到溝道，到源或漏，以及柵感應(yīng)漏極泄漏(GIDL)也對(duì)靜態(tài)功率有貢獻(xiàn)，并且也尤其與氧化物厚度有關(guān)。這對(duì)眾所周知的部分耗盡(PD)絕緣層上的硅(SOI)技術(shù)尤其正確，其中亞閾值泄漏已經(jīng)被顯示出劇烈增加，這使得它可能為主要的泄漏源。當(dāng)在技術(shù)發(fā)展水平的IC中乘上上百萬甚至上十億的器件時(shí)，例如每個(gè)器件甚至100皮安(100pA)的泄漏可以導(dǎo)致芯片泄漏在100毫安(100mA)量級(jí)。因此，增加器件閾值降低了壓閾值泄漏以及其它溝道效應(yīng)。然而，不行的是，增加器件閾值同時(shí)影響了性能。已知翅片(Fin)形的FET(FinFETs)比平面全耗盡雙柵SOI FET具有較好的短溝道效應(yīng)控制。然而，F(xiàn)inFET溝道太薄且太短，不能用于一致的溝道剪裁(即，翅片摻雜不可接受地波動(dòng))，并且因此一致的FinFET閾值夠迄今不能得到。
這樣需要改進(jìn)VT調(diào)節(jié)以獲得更好的泄漏控制，更陡峭的壓閾值斜率以及增加器件開關(guān)電流比。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是改進(jìn)器件開關(guān)電流比；本發(fā)明的另一個(gè)目的是改進(jìn)器件壓閾值斜率；本發(fā)明的另一個(gè)目的是改進(jìn)器件泄漏控制。
本發(fā)明涉及一個(gè)場(chǎng)效應(yīng)晶體管(FET)，包括FETs的集成電路(IC)以及一個(gè)形成FETS的方法。每個(gè)FET包括一個(gè)沿一個(gè)半導(dǎo)體(例如硅)翅片一邊的器件柵以及沿翅片反面的一個(gè)反向偏壓柵。反向偏壓柵電介質(zhì)與器件柵電介質(zhì)在材料和/或厚度上都不同。器件閾值可以通過調(diào)節(jié)反向偏壓柵電壓調(diào)節(jié)。


通過下面的詳細(xì)描述本發(fā)明的一個(gè)優(yōu)選的實(shí)施例并參考附圖將更好地理解前述的以及其它目標(biāo)、方面和優(yōu)點(diǎn)，其中圖1示出了一個(gè)優(yōu)選實(shí)施例的實(shí)例的形成場(chǎng)效應(yīng)晶體管(FETs)的方法；圖2A-L示出了根據(jù)圖1第一實(shí)例形成FinFETs的實(shí)例；圖3A-K示出了本發(fā)明一個(gè)優(yōu)選實(shí)施例FinFET的第二實(shí)例。
具體實(shí)施例方式
現(xiàn)在轉(zhuǎn)向附圖，圖1具體示出了根據(jù)本發(fā)明的一個(gè)優(yōu)選實(shí)施方法，用于形成例如在集成電路(IC)以及尤其FinFET中雙柵場(chǎng)效應(yīng)晶體管(FETs)的一個(gè)實(shí)施例。進(jìn)一步，優(yōu)選實(shí)施例中雙柵FinFET的一個(gè)柵可以用于調(diào)節(jié)另一個(gè)的閾值，即，器件有效地反向偏壓工作，用于另一個(gè)正常的器件柵。因此，形成電路/器件從步驟102開始一個(gè)典型的半導(dǎo)體晶片，優(yōu)選一個(gè)絕緣層上的硅(SOI)晶片。然后在步驟104中確定翅片并在在步驟106中從一個(gè)上表面半導(dǎo)體層例如一個(gè)硅層上形成。然后在步驟108中，一個(gè)反向偏壓柵沿器件翅片背面形成。在步驟110中，導(dǎo)電柵層在晶片上包括在器件翅片和反向偏壓柵上形成。在步驟112中，形成柵層圖形以確定柵，即將柵層分開以將反向偏壓柵和器件柵隔開。其后在步驟114中，繼續(xù)進(jìn)行器件確定(例如源漏的形成)和工藝，形成源/漏擴(kuò)散并且正常的后線端(BEOL)步驟，例如器件接線以及電路接線到襯墊以及離線。
圖2A-L示出了根據(jù)圖1實(shí)例的形成優(yōu)選實(shí)施例FinFETs的實(shí)例的截面120。這樣，器件的形成開始于圖2截面中所示的步驟102的層狀晶片120，優(yōu)選為SOI晶片。上層122，124示于該實(shí)例中，在該實(shí)例中一層為埋層氧化物(BOX)的絕緣層122，以及一層半導(dǎo)體層124，是在BOX層122上的一層硅層。半導(dǎo)體層124可以為一層Si，Ge，SiGe，SiC或其它合適半導(dǎo)體材料，或者包括III-V族半導(dǎo)體材料的組合。在步驟104中器件的形成開始于圖2B，在表面硅層124上形成一個(gè)絕緣層126。然后，一個(gè)犧牲層128形成在絕緣層126上。優(yōu)選地，第二絕緣層126是一個(gè)5-10納米(5-10nm)氧化物層，犧牲層128是一個(gè)多晶硅鍺(poly-SiGe)層，優(yōu)選60-100nm厚。一個(gè)正阻擋層形成在犧牲層128上并使用已知的光刻法圖形技術(shù)形成正阻擋圖形130。
然后，如圖2C所示，使用對(duì)表面層124有選擇的合適的刻蝕劑，去除犧牲層128的暴露部分和絕緣層126，再次暴露并在表面硅層124上停止。一個(gè)絕緣層，優(yōu)選氮化物保形地形成在晶片上，然后各向同性刻蝕形成氮化物柱132，優(yōu)選60-70nm厚，它沿著剩余犧牲層部分128’和絕緣層部分126’的邊。各向同性刻蝕再次暴露了表面半導(dǎo)體層124。翅片的形成起始于步驟106，通過使用適當(dāng)?shù)目涛g劑選擇地去除表面半導(dǎo)體材料124的暴露部分到掩埋氧化物(BOX)層122。
繼續(xù)圖2D中的步驟106，一薄層(10nm)134例如相同的材料，保形地沉積在晶片上。尤其，薄層134沿氧化物層122的暴露表面形成，并沿表面半導(dǎo)體層部分124’以及氮化物柱132的側(cè)壁向上延伸，與犧牲層部分128’合并。然后，選擇形成一種填充，優(yōu)選氧化物填充(例如沉積)并且對(duì)表面進(jìn)行平面化(例如化學(xué)機(jī)械拋光(CMP)或刻蝕到在多晶SiGe或氮化物上停止)，使得氧化物136留下，而表面硅層和上硅層先前去除掉。
然后，在圖2E中，使用一種合適的刻蝕劑去除犧牲層部分128’，絕緣層126’以及下面的表面半導(dǎo)體層部分124’。因此，例如，多晶SiGe層部分128’可以使用例如反應(yīng)離子刻蝕(RIE)刻蝕掉。然后暴露的絕緣層126’使用例如合適的濕法刻蝕去除。最后，表面半導(dǎo)體層的暴露部分124’例如使用合適的各向同性刻蝕如RIE去除，這樣就確定了硅翅片138。應(yīng)當(dāng)注意FinFET寬度是這個(gè)特殊的翅片138的高度，F(xiàn)inFET長(zhǎng)度是翅片138在翅片138任一邊小的源/漏擴(kuò)散(未示出)。可選地，在這一點(diǎn)翅片可以使用角度注入摻雜用以溝道剪裁；盡管反向偏壓柵可以足夠地保留溝道的VT。
然后，在如圖2F所示的步驟108，形成反向偏壓柵。首先，沿每個(gè)半導(dǎo)體翅片138暴露的側(cè)壁形成一個(gè)反向偏壓柵電介質(zhì)140，例如氧化物。優(yōu)選地，使用一種合適的半導(dǎo)體硅氧化物生長(zhǎng)技術(shù)，例如熱氧化形成0.6nm-6nm厚的柵電介質(zhì)。反向偏壓柵電介質(zhì)140可以為例如氧化物，氧氮化物或任何合適的高K電介質(zhì)材料或它們的組合。然后，一層導(dǎo)電材料層142，例如多晶硅形成在表面上，例如使用多晶沉積。然后，如圖2G中所示，多晶硅層142使用合適的圖形形成技術(shù)形成圖形，并與薄犧牲層134隔開以形成反向偏壓柵144，在反向偏壓柵電介質(zhì)140橫靠翅片138。因此，多晶硅層142可以形成圖形，例如氧化物填充以及用CMP平面化并停止在氮化物上，即在氮化物柱132確定反向偏壓柵。去除剩余的氧化物136，143，如圖2H所示，以重新暴露薄犧牲層134和反向偏壓柵144。
器件柵形成開始于如圖2I所示的步驟110，去除剩余的薄犧牲層134部分并形成0.6nm-2.0nm厚的器件柵電介質(zhì)或氧化物146。應(yīng)當(dāng)注意反向偏壓柵電介質(zhì)140與器件柵電介質(zhì)146在厚度或材料或兩者都不同，依賴于特殊應(yīng)用或希望的器件性能選擇特殊的組合。如果柵電介質(zhì)材料相同(即，同樣的介電常數(shù))，那么優(yōu)選反向偏壓柵電介質(zhì)比器件柵電介質(zhì)146要厚。在一個(gè)實(shí)施例中，反向偏壓柵電介質(zhì)140是器件柵氧化物的5倍厚(5X)，(例如分別為5nm至1nm)并且是通過淀積或熱氧化形成的氧化物。既然熱氧化在硅上形成，器件柵氧化物146沿翅片132相反面(對(duì)于反向偏壓柵)形成，并且BOX層122稍微加厚?？蛇x擇地，器件柵電介質(zhì)146可以為一種氮氧化物或任何合適的高K值電介質(zhì)材料，例如五氧化二鉭(Ta2O5)，鈦酸鋇(BaTiO3)和二氧化鈦(TiO2)。一致地，一薄氧化物層148沿反向偏壓柵144的暴露表面形成。然后，一薄柵材料(例如多晶硅)層保形地形成在晶片上并各向同性刻蝕，例如RIE，以在翅片138任何一邊留下薄導(dǎo)電(多晶硅)襯墊150，152，并一致地暴露水平區(qū)域，尤其是反向偏壓柵144上的氧化物層148的水平部分。然后，去除暴露的薄氧化物層148部分，例如使用合適的刻蝕劑，再次暴露反向偏壓柵144的水平表面。然后可以清洗襯墊150，152和暴露的反向偏壓柵144，例如使用氫氟酸(HF)去除本地氧化物。在圖2J中，在晶片上形成一個(gè)柵層，例如使用沉積或外延生長(zhǎng)。該柵層優(yōu)選為一層多晶硅，與導(dǎo)電襯墊150，152是同一中材料。因此，柵層與襯墊150，152形成均勻的多晶硅層154。然后選擇地有方向地沉積氧化物，使得氧化物在水平方向形成，但是不是在層154的垂直表面。尤其，氧化物156在翅片的任何一邊形成，并且依賴于氮化物柱132的曲率更薄的氧化物158(氧化物156的1/3-1/2厚)形成在翅片138上。
如圖2K中所示，去除多晶硅層154的部分以暴露氮化物柱132并將器件柵160與反向偏壓柵162隔開。因此，例如使用濕法刻蝕，在一個(gè)典型的掩膜步驟中翅片138上的氧化物158可以在翅片138上被選擇地去除，并且然后使用RIE，均勻多晶硅層154可以被刻蝕以將器件柵160和反向偏壓柵162隔開。既然典型的RIE厚度控制在約20nm，氮化物柱132必須足夠高(優(yōu)選60-70nm)使得刻蝕能夠在氮化物柱132下面的柵層刻蝕之前停止，以及可能在上溝道邊的下面，即在柵電介質(zhì)146和/或反向偏壓柵電介質(zhì)140的上邊緣處停止。作為選擇，可以去除氧化物158及均勻?qū)?54的覆蓋部分，首先使用CMP，在均勻多晶硅層154上或在氮化物柱132停止，并且然后接著刻蝕以隔開柵160和162。如圖2L中所示，去除剩余氧化物156并接著進(jìn)行器件確定(例如，源漏形成)和處理，進(jìn)行正常的后端線步驟，接線器件并接線電路到墊片并離線。尤其，器件源和漏區(qū)(未示出)在翅片138的任一邊并垂直于圖2A-L的橫截面，即在圖前面和后面。
圖3A-K示出了根據(jù)本發(fā)明形成優(yōu)選實(shí)施例的雙柵FinFET的第二實(shí)例。在這個(gè)實(shí)施例中，除非特別指出，所有材料和尺寸基本上和在圖2A-L中的實(shí)施例一樣。因此，在步驟102中提供的層狀晶片170包括基電介質(zhì)或襯底層172和在襯底層172上的一層狀電介質(zhì)174，176。優(yōu)選地，上電介質(zhì)(例如氧化物)層176基本上與指定的柵電介質(zhì)層的厚度一樣。同樣優(yōu)選地，中間電介質(zhì)(例如氮化物)層174足夠厚以至電介質(zhì)層174，176的和基本上與反向偏壓柵電介質(zhì)層一致。層狀晶片170包括一個(gè)半導(dǎo)體(例如硅)層178在上電介質(zhì)層176上面，可以是一個(gè)鍵合晶片或者使用任何其它合適的形成這樣晶片的技術(shù)形成。
確定器件翅片的步驟104在圖3B開始于在硅層178上形成一薄電介質(zhì)(例如氧化物)層180。然后一犧牲(例如多晶SiGe)層182形成在氧化物層180上。形成一層正阻掩膜184并在犧牲層182上形成圖形。再次，使用一種典型的刻蝕劑沿著下薄電介質(zhì)層180去除犧牲層182的暴露部分。然后如圖3C所示，沿形成圖形的犧牲層184’側(cè)壁和薄電介質(zhì)層182’形成如上面描述的氮化物柱188。
然后，在如圖3D中的步驟106中翅片的形成開始于刻蝕表面硅層178的暴露部分到上電介質(zhì)層176。然后對(duì)犧牲層182’沉積填充材料(例如氧化物)188并平面化，例如使用CMP。剩余犧牲層部分184’剝掉以暴露下電介質(zhì)材料層182’。然后使用合適的刻蝕劑去除暴露的電介質(zhì)材料層182’，部分地暴露下面半導(dǎo)體表面層部分178’，并稍微刻蝕填充材料188。然后如圖3E所示，使用氮化物柱186作為掩膜，各向同性刻蝕半導(dǎo)體層178’的暴露部分，例如使用RIE，以保留半導(dǎo)體翅片190?？涛g上電介質(zhì)176暴露部分，也稍微地刻蝕了填充材料188并保留上電介質(zhì)層部分176’。然后去除中間電介質(zhì)174的暴露部分，留下氮化物174’并暴露表面氧化物層172。再次可選地，在該點(diǎn)翅片可以使用角度注入摻雜用以溝道剪裁。最后，使用一種合適的氧化物，氮氧化物或高K電介質(zhì)例如HfO2和/或ZrO2保形地生長(zhǎng)反向偏壓柵電介質(zhì)層192。
在步驟108中的反向偏壓柵的形成開始于圖3F，一反向偏壓柵(例如多晶硅)層194保形地沉積在反向偏壓柵電介質(zhì)層192上。填充材料例如氧化物沉積或形成在晶片上并平面化到反向偏壓柵層194，例如使用CMP，并在反向偏壓柵層194上停止，在圖3G中留下填充196。然后去除反向偏壓柵層194的暴露表面到氮化物柱186的上邊緣，使用合適的刻蝕劑。使用一種合適的刻蝕劑去除反向偏壓電介質(zhì)層192的暴露部分，并且部分地刻蝕到多晶硅194’上邊緣的下面，在氮化物柱186和反向偏壓柵層194’之間形成空隙?？蛇x地，CMP可以持續(xù)通過反向偏壓柵層194和反向偏壓柵電介質(zhì)層192，去除它們的水平部分，接著進(jìn)行短刻蝕形成空隙198。然后如圖3H所示，在柵電介質(zhì)196’上的空隙198塞上氮化物(例如氮化物沉積)以形成蓋帽200。然后剝掉填充188，196，例如使用一種對(duì)中間電介質(zhì)層174和反向偏壓柵材料選擇的刻蝕。優(yōu)選地，填充材料與電介質(zhì)層176’相同。因此，去除電介質(zhì)層176’的暴露部分，同時(shí)剝掉填充材料198，暴露中間電介質(zhì)層174’的剩余部分。作為結(jié)果，翅片190位于一個(gè)小的上電介質(zhì)墊202上。
在步驟112中形成器件柵層，在圖3I中開始于沉積一薄柵電介質(zhì)204。一柵材料薄層例如多晶硅保形地沉積并各向同性地刻蝕以去除水平部分，沿翅片190任一邊留下多晶硅襯墊206。然后在圖3J中一導(dǎo)電柵材料(例如多晶硅)層沉積在晶片上。然后，使用典型的如上描述的光刻法掩膜技術(shù)或填充和使用CMP平面化，圖形化柵層以確定多晶硅柵206和反向偏壓柵208。去除柵層暴露的水平部分，例如使用合適的刻蝕劑刻蝕，將器件柵206和反向偏壓柵208隔開。優(yōu)選地，空隙210也可以在柵電介質(zhì)204頂端中形成，例如刻蝕。如圖3K中空隙塞上210，當(dāng)?shù)锍练e以填充空隙210，且使用例如濕法刻蝕去除過剩的氮化物，留下FinFET蓋帽212和留下栓塞214。其后，使用典型的半導(dǎo)體工藝步驟完成芯片或電路。
應(yīng)注意上面描述的器件材料僅是作為實(shí)例而并不作為局限。尤其，柵材料(并且相應(yīng)的反向偏壓柵材料)可以為多晶硅，一種硅化物，一種金屬或任何合適的導(dǎo)電材料。進(jìn)一步，在一個(gè)優(yōu)選的實(shí)施例器件中，柵材料是一種氧化物而反向偏壓柵電介質(zhì)是一種高K電介質(zhì)。既然大部分器件電流在器件柵處發(fā)生，柵氧化物能夠提供一個(gè)好的界面用于電流，而一個(gè)高K柵電介質(zhì)可以削弱遷移率。對(duì)反向偏壓柵來說遷移率不是問題，因此反向偏壓柵僅僅用于控制目的，反向偏壓柵電介質(zhì)可以為一種高K電介質(zhì)。
根據(jù)本發(fā)明方便地形成的雙柵FinFET含有不同厚度并可以含有不同柵電介質(zhì)，因?yàn)榉謩e地形成用于器件柵的柵電介質(zhì)，并獨(dú)立于反向偏壓柵電介質(zhì)。進(jìn)一步，通過施加一個(gè)不變的或時(shí)變偏壓，反向偏壓柵可以用于獨(dú)立調(diào)節(jié)器件閾值，依賴于器件類型，例如n型FinFET或p型FinFET。進(jìn)一步，可以使用時(shí)變電壓以允許動(dòng)態(tài)閾值變化用于優(yōu)選的實(shí)施例FinFET。可以增加閾值用于大大地降低器件泄漏及降低的性能，尤其在大芯片子組，例如在靜止周期中升高閾值以降低泄漏(并降低功耗)，對(duì)高驅(qū)動(dòng)電流降低閾值，在激活周期具有較好性能。
盡管已經(jīng)根據(jù)優(yōu)選的實(shí)施例描述了本法明，本領(lǐng)域的技術(shù)人員將會(huì)認(rèn)識(shí)到可以在附加的權(quán)利要求的精神和范圍內(nèi)根據(jù)修改實(shí)踐本發(fā)明。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管(FET)，包括在一個(gè)電介質(zhì)表面上形成的翅片；沿所述翅片一邊的器件柵；沿所述翅片相反一邊的反向偏壓柵；沿所述器件柵和所述翅片之間的一個(gè)第一邊的器件柵電介質(zhì)；以及沿所述反向偏壓柵和所述翅片之間的所述相反邊的反向偏壓柵電介質(zhì)；其中所述反向偏壓柵電介質(zhì)與所述器件柵電介質(zhì)在材料和厚度至少一個(gè)上不同。
2.如權(quán)利要求1的FET，其中所述翅片是一個(gè)半導(dǎo)體翅片，選自于硅、鍺和硅鍺材料。
3.如權(quán)利要求2的FET，其中所述翅片是一個(gè)硅翅片。
4.如權(quán)利要求1的FET，其中所述器件柵電介質(zhì)和所述反向偏壓柵電介質(zhì)中的一個(gè)是層狀電介質(zhì)，包括至少2層電介質(zhì)材料層。
5.如權(quán)利要求1的FET，其中所述反向偏壓柵電介質(zhì)比所述器件柵電介質(zhì)厚。
6.如權(quán)利要求1的FET，其中所述反向偏壓柵電介質(zhì)和所述器件柵電介質(zhì)的每一個(gè)選自于氧化物、氮氧化物以及高K值電介質(zhì)的材料。
7.如權(quán)利要求1的FET，其中所述器件柵和所述反向偏壓柵是一種選自于金屬、摻雜硅、摻雜鍺、摻雜硅鍺以及金屬硅化物的導(dǎo)電材料。
8.如權(quán)利要求3的FET，其中所述電介質(zhì)表面是一個(gè)氧化物層。
9.如權(quán)利要求8的FET，其中所述氧化物層是一個(gè)掩埋氧化物層。
10.如權(quán)利要求8的FET，其中所述氧化物層沉積在一個(gè)氮化物層上。
11.如權(quán)利要求3的FET，進(jìn)一步包括在所述硅翅片上的一個(gè)電介質(zhì)柱。
12.如權(quán)利要求11的FET，其中所述電介質(zhì)柱是一個(gè)氮化物柱。
13.如權(quán)利要求12的FET，其中所述氮化物柱形成所述器件柵和所述反向偏壓柵之間的一個(gè)蓋帽。
14.一種在絕緣層上半導(dǎo)體(SOI)芯片上的集成電路(IC)，所述IC包括多個(gè)放置于一個(gè)絕緣層上的場(chǎng)效應(yīng)晶體管(FETs)，每個(gè)所述FETs包括在一個(gè)絕緣層上形成的半導(dǎo)體翅片；沿所述半導(dǎo)體翅片第一邊的器件柵電介質(zhì)；沿所述器件柵電介質(zhì)的器件柵；沿所述半導(dǎo)體翅片相反側(cè)的反向偏壓柵電介質(zhì)；以及沿所述反向偏壓柵電介質(zhì)的反向偏壓柵；其中所述反向偏壓柵電介質(zhì)與所述器件柵電介質(zhì)在材料和厚度至少一個(gè)上不同。
15.如權(quán)利要求14的IC，其中所述反向偏壓柵電介質(zhì)是所述柵電介質(zhì)厚度的5倍(5X)。
16.如權(quán)利要求14的IC，其中所述反向偏壓柵電介質(zhì)和所述器件柵電介質(zhì)的每一個(gè)選自于氧化物、氮氧化物以及高K值電介質(zhì)的材料。
17.如權(quán)利要求14的IC，其中所述器件柵電介質(zhì)和所述反向偏壓柵電介質(zhì)中的一個(gè)是層狀電介質(zhì)，包括至少2個(gè)電介質(zhì)材料層。
18.如權(quán)利要求14的IC，其中所述器件柵和所述反向偏壓柵是一種選自金屬、摻雜硅、摻雜鍺、摻雜硅鍺以及金屬硅化物的導(dǎo)電材料。
19.如權(quán)利要求14的IC，其中所述電介質(zhì)表面是一個(gè)氧化物層。
20.如權(quán)利要求19的IC，其中所述氧化物層是一個(gè)掩埋氧化物層。
21.如權(quán)利要求19的IC，其中所述氧化物層沉積在一個(gè)氮化物層上。
22.如權(quán)利要求14的IC，每一個(gè)FET進(jìn)一步包括在所述硅翅片上的一個(gè)電介質(zhì)柱。
23.如權(quán)利要求22的IC，其中所述電介質(zhì)柱是一個(gè)氮化物柱。
24.如權(quán)利要求23的IC，其中所述氮化物柱形成所述器件柵和所述反向偏壓柵之間的一個(gè)蓋帽。
25.如權(quán)利要求22的IC，其中所述半導(dǎo)體是硅。
26.一種形成集成電路(IC)的方法，所述方法包括步驟a)在一個(gè)絕緣層上硅(SOI)晶片上形成半導(dǎo)體翅片；b)沿每個(gè)所述半導(dǎo)體翅片一側(cè)形成反向偏壓柵，所述反向偏壓柵包括反向偏壓柵電介質(zhì)；以及c)沿每個(gè)所述半導(dǎo)體翅片相反一側(cè)形成器件柵，所述器件柵包括柵電介質(zhì)，與所述反向偏壓柵電介質(zhì)在材料和厚度至少一個(gè)上不同。
27.如權(quán)利要求26形成IC的方法，其中半導(dǎo)體翅片是一個(gè)硅翅片且形成硅翅片的步驟a)包括以下步驟i)在一個(gè)硅層上形成柱；ii)刻蝕一部分所述硅層，所述硅翅片的第一邊通過去除所述部分確定；iii)保護(hù)所述的第一邊；以及iv)刻蝕所述硅層的剩余部分，所述硅翅片的第二邊通過去除所述部分確定，硅翅片保留在所述柱上第二邊。
28.如權(quán)利要求27形成IC的方法，其中半導(dǎo)體翅片是硅翅片且形成柱的步驟(i)包括以下步驟A)在所述硅層上形成電介質(zhì)層；B)在所述電介質(zhì)層上形成犧牲層；C)去除所述電介質(zhì)層和所述犧牲層的一部分；以及D)沿所述電介質(zhì)層和所述犧牲層的剩余部分側(cè)形成所述柱。
29.如權(quán)利要求28形成IC的方法，其中在步驟(D)中形成柱包括以下步驟I)在所述SOI晶片上沉積一保形層；以及II)各向同性刻蝕該保形層。
30.如權(quán)利要求29形成IC的方法，其中所述保形層是一個(gè)氮化物層。
31.如權(quán)利要求30形成IC的方法，其中所述犧牲層是一層包括鍺(Ge)的層。
32.如權(quán)利要求31形成IC的方法，其中所述犧牲層是一層多晶硅鍺(SiGe)層。
33.如權(quán)利要求32形成IC的方法，其中保護(hù)第一邊的步驟(ii)包括沉積第二SiGe層。
34.如權(quán)利要求27形成IC的方法，其中所述硅層在一層狀電介質(zhì)上，以及刻蝕剩余的部分的步驟(iv)通過所述層狀電介質(zhì)的上層刻蝕到達(dá)一埋層氧化物層。
35.如權(quán)利要求34形成IC的方法，其中所述上層包括在一層氮化物層上的氧化物層，以及所述氮化物層在所述埋層氧化物層上。
36.如權(quán)利要求27形成IC的方法，其中形成反向偏壓柵的步驟(b)包括i)形成一個(gè)反向偏壓柵電介質(zhì)層；ii)在所述反向偏壓柵電介質(zhì)層上形成一個(gè)反向偏壓柵層；iii)沉積一填充材料；iv)平面化所述SOI晶片的上表面；以及v)去除所述反向偏壓柵層和所述反向偏壓柵電介質(zhì)層的一部分，使得所述每個(gè)柱都被暴露。
37.如權(quán)利要求36形成IC的方法，其中在步驟(b)(iv)中平面化上表面包括沉積填充材料以及使用化學(xué)機(jī)械拋光(CMP)來拋光以平面化所述晶片。
38.如權(quán)利要求37形成IC的方法，其中在步驟(b)(v)中去除一部分包括連續(xù)CMP和停止在所述柱上。
39.如權(quán)利要求37形成IC的方法，其中形成反向偏壓柵的步驟(b)進(jìn)一步包括vi)在所述柱之間形成空隙并保留所述反向偏壓柵層的所述部分；vii)填充所述空隙。
40.如權(quán)利要求36形成IC的方法，其中形成器件柵的步驟(c)包括i)重新暴露所述第一邊；ii)形成一個(gè)柵電介質(zhì)層；iii)在所述晶片上形成一個(gè)柵層；iv)去除所述柵層的一部分，器件柵與反向偏壓柵隔開以及每個(gè)所述柱被暴露。
41.如權(quán)利要求40形成IC的方法，其中所述柵電介質(zhì)層是所述反向偏壓柵電介質(zhì)層厚度的五分之一。
42.如權(quán)利要求41形成IC的方法，其中所述柵電介質(zhì)層選自于氧化物、氮氧化物以及高K值電介質(zhì)的材料。
43.如權(quán)利要求40形成IC的方法，其中所述柵層與所述反向偏壓柵層是同一種材料。
44.如權(quán)利要求43形成IC的方法，其中所述柵層與所述反向偏壓柵層是多晶硅層。
45.如權(quán)利要求44形成IC的方法，其中形成柵層的步驟(c)(ii)包括以下步驟A)在所述翅片的兩側(cè)都形成多晶硅襯墊，所述多晶硅襯墊被所述柵電介質(zhì)層與所述翅片在所述相反側(cè)隔開；B)去除所述柵電介質(zhì)層的水平部分；以及C)淀積一層多晶硅層。
46.如權(quán)利要求45形成IC的方法，其中去除柵層一部分的步驟(c)(iv)包括步驟A)有方向地沉積一電介質(zhì)層；以及B)選擇地去除有方向地沉積的所述電介質(zhì)層的水平部分，在所述柱上的所述多晶硅柵層部分被暴露；以及C)各向同性刻蝕所述多晶硅柵層。
47.如權(quán)利要求46形成IC的方法，其中形成反向偏壓柵的步驟(c)(iv)進(jìn)一步包括步驟D)在所述柱之間形成空隙并保留所述柵層的所述部分；E)填充所述空隙。
全文摘要
一種場(chǎng)效應(yīng)晶體管(FET)，包括FETs的集成電路(IC)以及一種形成FETS的方法。每個(gè)FET包括一個(gè)沿半導(dǎo)體(例如硅)翅片一邊的器件柵以及沿翅片反側(cè)的一個(gè)反向偏壓柵。反向偏壓柵電介質(zhì)與器件柵電介質(zhì)在材料和/或厚度上都不同。器件閾值可以通過調(diào)節(jié)反向偏壓柵電壓調(diào)節(jié)。
文檔編號(hào)H01L21/336GK1619835SQ20041009298
公開日2005年5月25日 申請(qǐng)日期2004年11月12日 優(yōu)先權(quán)日2003年11月20日
發(fā)明者朱慧瓏, 約亨·拜因特納, 布魯斯·B·多麗絲, 張郢 申請(qǐng)人:國際商業(yè)機(jī)器公司