專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件及半導(dǎo)體集成電路器件的制造方法，特別涉及能有效地應(yīng)用于提供有兩個(gè)或多個(gè)MISFET的半導(dǎo)體集成電路器件的技術(shù)，其中兩個(gè)或多個(gè)MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)位于相同的半導(dǎo)體襯底上分別具有不同膜厚度的柵絕緣膜。
背景技術(shù)：
在最近的半導(dǎo)體器件技術(shù)中，伴隨著具有多電源的半導(dǎo)體芯片的流行，實(shí)踐上已使用了所謂的兩種類型的柵極工藝，即在相同的半導(dǎo)體芯片中形成具有薄膜厚度的柵極絕緣膜和具有厚膜厚度的柵極絕緣膜。
例如，日本公開的待審專利申請(qǐng)No.2000-188338公開了一種兩種類型的柵極工藝，其中在半導(dǎo)體襯底的第一區(qū)和第二區(qū)上分別形成由氧化硅組成的柵極絕緣膜和由氮化硅組成的柵極絕緣膜。
在以上提到的專利申請(qǐng)中介紹的兩種類型的柵極工藝中，首先，第一氧化硅膜形成在半導(dǎo)體襯底的第一和第二區(qū)，然后借助腐蝕選擇性地除去第一區(qū)上的第一氧化硅膜，露出半導(dǎo)體襯底表面的第一區(qū)。
接下來，在半導(dǎo)體襯底的第一區(qū)上和第二區(qū)的第一氧化硅膜上形成氮化硅膜，然后借助腐蝕選擇性地除去第二氮化硅膜和第一氧化硅膜，露出半導(dǎo)體襯底表面的第二區(qū)。
之后，對(duì)半導(dǎo)體襯底進(jìn)行熱氧化在半導(dǎo)體襯底表面的第二區(qū)上形成第二氧化硅膜。由此，在半導(dǎo)體襯底表面的第一區(qū)上形成由氮化硅組成的第一柵絕緣膜，在半導(dǎo)體襯底表面的第二區(qū)上形成由氧化硅組成的第二柵絕緣膜。

發(fā)明內(nèi)容
較薄的柵絕緣膜需要與MISFET的小型化成比例以實(shí)現(xiàn)MISFET的低電壓工作。例如，具有0.2μm柵極長度的MISFET需要柵絕緣膜的膜厚度轉(zhuǎn)變成硅膜的膜厚度薄約3nm。
然而，由氧化硅組成3nm以下膜厚度的柵絕緣膜增加了流過柵絕緣膜的直接隧道電流，就節(jié)約功耗的觀點(diǎn)而言，柵極漏電流太大無法忽略。為解決該問題，措施是使用相對(duì)介電常數(shù)大于氧化硅的高介質(zhì)膜例如氧化鈦(TiO2)或氧化鉭(Ta2O5)膜，由此增加了柵絕緣膜的物理膜厚度。
這里，實(shí)質(zhì)上是在以上提到的兩種類型的柵極工藝中使用柵極絕緣膜部分由高介質(zhì)膜形成而其它部分由氧化硅膜形成的工藝。
此外，在柵絕緣膜由氧化硅膜形成的常規(guī)柵極形成工藝中，借助光致抗蝕劑膜作為掩模通過干腐蝕形成柵電極，在形成柵電極之后接著對(duì)半導(dǎo)體襯底進(jìn)行熱氧化，即光氧化，以改善由于各向同性腐蝕柵電極的側(cè)壁端部的柵極氧化膜產(chǎn)生的底切造成柵電極的低耐壓。(例如日本公開的待審專利申請(qǐng)No.平7(1995)-94716)。
然而，當(dāng)形成柵電極之后對(duì)高介質(zhì)膜形成的柵絕緣膜進(jìn)行光氧化時(shí)，高介質(zhì)膜和半導(dǎo)體襯底之間的界面氧化并形成了氧化硅膜。由此，柵絕緣膜的介電常數(shù)減小，產(chǎn)生問題。因此，在這種情況中，不能借助光氧化改善柵電極側(cè)壁端部的輪廓。
本發(fā)明的一個(gè)目的是提供一種包括柵絕緣膜部分由高介質(zhì)膜形成的兩種類型的柵極工藝。
本發(fā)明的另一個(gè)目的是提供一種確保具有由高介電物質(zhì)形成的柵極絕緣膜的MISFET的可靠性的技術(shù)。
從本說明書和附帶的附圖中本發(fā)明以上提到的和其它的目的和新穎特點(diǎn)將變得很顯然。
下面介紹本申請(qǐng)中公開的代表性發(fā)明的要點(diǎn)。
本發(fā)明的一種半導(dǎo)體電路器件的制造方法，包括以下步驟
(a)在半導(dǎo)體襯底的主表面上形成相對(duì)介電常數(shù)高于氮化硅相對(duì)介電常數(shù)的第一絕緣膜，接下來在第一絕緣膜上形成氧化防止膜，(b)覆蓋半導(dǎo)體襯底第一區(qū)上的氧化防止膜，腐蝕半導(dǎo)體襯底第二區(qū)上的氧化阻擋膜和第一絕緣膜，由此露出第二區(qū)的半導(dǎo)體襯底表面，(c)在步驟(b)之后，對(duì)半導(dǎo)體襯底進(jìn)行熱氧化，由此在第二區(qū)的半導(dǎo)體襯底表面上形成由氧化硅組成的第二絕緣膜，以及(d)除去第一區(qū)上的氧化防止膜之后，在第一區(qū)的第一絕緣膜上形成第一MISFET的柵電極，在第二區(qū)的第二絕緣膜上形成第二MISFET的柵電極。
本發(fā)明的半導(dǎo)體集成電路器件的制造方法，還包括步驟(e)在步驟(d)之后，使第一和第二MISFET的各柵電極變薄，由此將柵電極的寬度縮小得比位于柵電極下的柵絕緣膜的寬度窄。
本發(fā)明的一種半導(dǎo)體集成電路器件具有半導(dǎo)體襯底主表面第一區(qū)上的第一MISFET和半導(dǎo)體襯底主表面的第二區(qū)上的第二MISFET，其中第一MISFET的柵絕緣膜包括相對(duì)介電常數(shù)高于氮化硅相對(duì)介電常數(shù)的第一絕緣膜，其中第二MISFET的柵絕緣膜包括由氧化硅組成的第二絕緣膜，以及其中轉(zhuǎn)變成第一絕緣膜的氧化硅膜的膜厚度比轉(zhuǎn)變成第二絕緣膜的氧化硅膜的膜厚度薄。
在本發(fā)明的半導(dǎo)體集成電路器件中，轉(zhuǎn)變成第一絕緣膜的氧化硅膜的膜厚度比3nm薄，轉(zhuǎn)變成第二絕緣膜的氧化硅膜的膜厚度等于或厚于3nm。
在本發(fā)明的半導(dǎo)體集成電路器件中，第一絕緣膜由4A族元素組成。
在本發(fā)明的半導(dǎo)體集成電路器件中，在第一MISFET的柵電極的側(cè)壁上形成由氮化硅膜或氧化硅膜組成的側(cè)壁間隔層以及覆蓋側(cè)壁間隔層的氮化硅膜。


圖1為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖2為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖3為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖4為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖5為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖6為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖7為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖8為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖9為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖10為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖11為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖12為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖13為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖14為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；
圖15為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖16為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖17為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖18為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖19為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖20為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖21為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法；圖22為半導(dǎo)體襯底的部分剖面圖，示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的MISFET的制造方法。
具體實(shí)施例方式
下面參考附圖詳細(xì)地介紹本發(fā)明的各實(shí)施例。在介紹各實(shí)施例的所有圖中，具有相同功能的相同部件采用了相同的標(biāo)記，并且省略了重復(fù)的說明。如果下文介紹的各實(shí)施例中不要求，那么不再重復(fù)說明相同或類似的部分。
(實(shí)施例1)從節(jié)約電路功耗的觀點(diǎn)來看，本實(shí)施例的內(nèi)部電路的CMOS-LSI的MISFET在低電壓下工作。為此，所使用的內(nèi)部電路的MISFET的薄柵絕緣膜的膜厚度，即轉(zhuǎn)變成氧化硅膜的膜厚度薄于3nm。另一方面，由于需要確保高的柵極耐壓，因此其上施加外部高電壓的輸入/輸出(I/O)電路的MISFET由厚絕緣膜形成，該厚絕緣膜的膜厚度，即轉(zhuǎn)變成氧化膜的膜厚度，為3nm或更厚。
在此情況下，如果內(nèi)部電路的MISFET的柵絕緣膜由氧化硅膜形成，那么從節(jié)約電路功耗的觀點(diǎn)來看，流過薄柵絕緣膜的直接隧道電流增加使柵極漏電流太大無法忽略。因此，在本實(shí)施例中，盡管轉(zhuǎn)變成氧化硅膜的厚度比3nm薄，但內(nèi)部電路的MISFET的柵絕緣膜由物理厚度厚于3nm的高介質(zhì)膜形成。具體地，柵絕緣膜由相對(duì)介電常數(shù)比氮化硅膜(相對(duì)介電常數(shù)＝7到8)高的絕緣膜形成。另一方面，I/O電路的MISFET的柵絕緣膜由氧化硅膜形成，以1確保高電壓工作期間的可靠性。
下面按照步驟順序參考圖1到圖19介紹本實(shí)施例的CMOS-LSI的制造方法。在圖1到圖19中，半導(dǎo)體襯底的左側(cè)區(qū)域示出了內(nèi)部電路區(qū)，右側(cè)區(qū)域示出了I/O電路區(qū)。
首先，如圖1所示，在具有例如1到10Ωcm電阻率的p型單晶硅組成的半導(dǎo)體襯底(下文簡(jiǎn)稱襯底)上形成元件隔離槽2。為了形成元件隔離槽，腐蝕了襯底1的元件隔離區(qū)形成槽，借助CVD技術(shù)把氧化硅膜3淀積在包括槽的內(nèi)部區(qū)域的襯底1上，并使淀積在槽外部的氧化硅膜3受到化學(xué)機(jī)械拋光和去除。接下來，硼離子被注入到一部分襯底內(nèi)以形成p型阱4，且磷離子被注入到襯底的另一部分內(nèi)以形成n型阱5。
之后，用氫氟酸清洗襯底1的表面以除去自然氧化膜，在襯底1上淀積相對(duì)介電常數(shù)高于氮化硅膜的相對(duì)介電常數(shù)的高電介質(zhì)膜，例如氧化鈦(TiO2)膜6，如圖2所示。淀積氧化鈦膜6使膜厚度轉(zhuǎn)變?yōu)檠趸枘さ谋?nm薄的膜厚度。
作為相對(duì)介電常數(shù)高于氮化硅膜的相對(duì)介電常數(shù)的高介質(zhì)膜，除了以上提到的氧化鈦膜6之外，還可以使用4A族元素的氧化物，例如氧化鋯(ZrO2)膜和氧化鉿(HfO2)膜以及氧化鉭(Ta2O5)膜。希望借助使用有機(jī)金屬源氣體的CVD技術(shù)來淀積金屬氧化物膜，以減少膜形成期間對(duì)襯底1的損傷。
接下來，氮化硅膜7被淀積在氧化鈦膜6上，如圖3所示。氮化硅膜7，作為防止氧化膜，而防止在下一步驟中對(duì)I/O電路區(qū)的襯底1的表面進(jìn)行熱氧化時(shí)內(nèi)部電路區(qū)的襯底1被氧化。
隨后，如圖4所示，用光致抗蝕劑膜40覆蓋內(nèi)部電路區(qū)的氮化硅膜7，通過用光致抗蝕劑膜40作為掩模，通過干腐蝕除去I/O電路區(qū)上的氮化硅膜7和氧化鈦膜6，露出I/O電路區(qū)的襯底1(p型阱4和n型阱5)的表面。留在內(nèi)部電路區(qū)襯底1表面上的氧化鈦膜6用做為內(nèi)部電路的一個(gè)元件的MISFET的柵絕緣膜。
之后，借助灰化技術(shù)除去光致抗蝕劑膜40，用氫氟酸清洗襯底1的表面。此后，借助襯底1的熱氧化，在I/O電路區(qū)的襯底1(p型阱4和n型阱5)的表面上形成氧化硅膜8，如圖5所示。氧化硅膜8被用作作為內(nèi)部電路一個(gè)元件的MISFET的柵絕緣膜。所形成的氧化硅膜8具有3nm或更厚的膜厚度，以確保作為內(nèi)部電路的一個(gè)元件的MISFET的可靠性。另一方面，由于在以上提到的熱氧化步驟期間沒有氧化用氮化硅膜7覆蓋的內(nèi)部電路區(qū)的襯底1的表面，因此轉(zhuǎn)變成形成在內(nèi)部電路區(qū)上的柵絕緣膜的氧化硅膜的膜厚度不超過3nm。
接下來，如圖6所示，用熱磷酸除去內(nèi)部電路區(qū)上覆蓋氧化鈦膜6的氮化硅膜7。通過以上步驟，由氧化鈦膜6組成的第一柵絕緣膜(具有薄于3nm的轉(zhuǎn)變成氧化硅膜的膜厚度)被形成在內(nèi)部電路區(qū)的襯底1(p型阱4和n型阱5)的表面上，由氧化硅膜8組成的第二柵絕緣膜(具有轉(zhuǎn)變成3nm或更厚的氧化硅膜的膜厚度)形成在I/O電路區(qū)的襯底1(p型阱4和n型阱5)的表面上。
此后，如圖7所示，n型多晶硅膜9a被形成在p型阱4上，p型多晶硅膜9b被形成在n型阱5上。為了形成這些多晶硅膜(9a和9b)，通過CVD技術(shù)，未摻雜的多晶硅膜被形成在襯底1上，用磷來摻雜p型阱4上的多晶硅膜，且用硼來摻雜n型阱5上的多晶硅膜。
接著，如圖8所示，借助光致抗蝕劑膜41作為掩模，干腐蝕n型多晶硅膜9a和p型多晶硅膜9b，由此形成由p型阱4上的n型多晶硅膜9a組成的柵電極9A和n型阱5上的p型多晶硅膜9b組成的柵電極9B。
對(duì)多晶硅膜(9a和9b)的干腐蝕，伴隨著對(duì)形成在位于柵電極9A和9B之下的區(qū)域之外的區(qū)域上形成的柵絕緣膜(氧化鈦膜6和氧化硅膜8)的部分或整個(gè)干腐蝕。由此，露出了襯底1(p型阱4和n型阱5)的表面。然后，通過灰化技術(shù)除去光致抗蝕劑膜41，并用氫氟酸清洗襯底1的表面，借助CVD技術(shù)使氮化硅膜10淀積在襯底1上。氮化硅膜10起防止在下一步驟中把雜質(zhì)注入到襯底1內(nèi)時(shí)襯底表面的污染的作用。作為防止襯底1的污染的膜，可使用氧化硅膜或以上提到的高介質(zhì)膜代替氮化硅膜10。如果較少量地除去柵絕緣膜(氧化鈦膜6和氧化硅膜8)，那么可以省略以上提到的污染防止膜。
之后，如圖所示，用磷或砷離子注入柵電極9A兩側(cè)上的p型阱形成低雜質(zhì)濃度的n-型半導(dǎo)體區(qū)11，用硼離子注入柵電極9B兩側(cè)上的n型阱形成低雜質(zhì)濃度的p-型半導(dǎo)體區(qū)12。形成n-型半導(dǎo)體區(qū)11，由此形成具有LDD(輕摻雜漏區(qū))結(jié)構(gòu)的n溝道型MISFET，形成p-型半導(dǎo)體區(qū)12，由此形成具有LDD結(jié)構(gòu)的p溝道型MISFET。
接下來，如圖11所示，在柵電極9A和9B的側(cè)壁上形成側(cè)壁間隔層13。為了形成側(cè)壁間隔層13，借助CVD技術(shù)在襯底1上淀積氮化硅膜，各向異性腐蝕氮化硅膜以便保留在柵電極9A和9B的側(cè)壁上。當(dāng)下文將介紹的接觸孔不必自對(duì)準(zhǔn)形成在柵電極9A和9B上時(shí)，形成由氧化硅膜組成的側(cè)壁間隔層13。
隨后，如圖12所示，用磷或砷離子注入柵電極9A兩側(cè)上的p型阱4，用硼離子注入柵電極9B兩側(cè)上的n型阱5。此后，對(duì)襯底1進(jìn)行熱處理擴(kuò)散這些雜質(zhì)。由此，在p型阱4內(nèi)形成高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)(源區(qū)和漏區(qū))14，在n型阱5內(nèi)形成高雜質(zhì)濃度的p+型半導(dǎo)體區(qū)(源區(qū)和漏區(qū))15。
由于柵電極9A和9B的兩側(cè)被防止污染的氮化硅膜10和由氮化硅組成的側(cè)壁間隔層13覆蓋，因此使雜質(zhì)擴(kuò)散的熱處理期間內(nèi)部電路區(qū)的襯底沒有被氧化。
此外，形成柵電極9A和9B側(cè)壁上的側(cè)壁間隔層13使用的各向異性腐蝕部分或整個(gè)腐蝕了覆蓋源區(qū)和漏區(qū)(n+型半導(dǎo)體區(qū)14和p+型半導(dǎo)體區(qū)15)表面的氮化硅膜10，在一些情況中露出了襯底(p型阱4和n型阱5)的表面。
此時(shí)，在柵電極9A和9B的側(cè)壁上形成側(cè)壁間隔層13，借助CVD技術(shù)在襯底1上淀積氮化硅膜16，進(jìn)行離子注入形成源區(qū)和漏區(qū)(n+型半導(dǎo)體區(qū)14和p+型半導(dǎo)體區(qū)15)。由此，離子注入步驟期間防止了污染襯底1的表面。
接下來，如圖14所示，用熱磷酸除去覆蓋襯底1和柵電極9A和9B上表面的氮化硅膜10，露出襯底1(n+型半導(dǎo)體區(qū)14和p+型半導(dǎo)體區(qū)15)的表面和柵電極9A和9B的表面，借助濺射技術(shù)在襯底1上淀積鈷(Co)膜17a，如圖15所示。此外，可以淀積Ti(鈦)膜代替鈷膜17a。
隨后，對(duì)襯底1進(jìn)行熱處理使鈷膜17a與硅(襯底1及柵電極9A和9B)反應(yīng)，借助濕腐蝕除去未反應(yīng)的鈷膜17a。由此，硅化鈷層17分別形成在n+型半導(dǎo)體區(qū)(源區(qū)和漏區(qū))14、p+型半導(dǎo)體區(qū)(源區(qū)和漏區(qū))15以及柵電極9A和9B的表面上，如圖16所示。在柵電極9A和9B的表面上形成了硅化鈷層17，因此形成了包括由多晶硅膜(9a或9b)和硅化鈷層17組成的疊置膜(polyside膜)的柵電極9A和9B。
通過以上步驟，完成了為內(nèi)部電路的元件的n溝道型MISFET(Qn1)和p溝道型MISFET(Qp1)以及為I/O電路的元件的n溝道型MISFET(Qn2)和p溝道型MISFET(Qp2)。
接下來，如圖17所示，借助CVD技術(shù)硅膜18淀積在襯底1上，借助CVD技術(shù)氧化硅膜19淀積氮化硅膜18上。借助等離子體CVD技術(shù)淀積氧化硅膜19，在該技術(shù)中，例如使用四乙氧基硅烷和氧作為源氣(膜形成溫度約400℃)。由于使用含氧的源氣淀積氧化硅膜19時(shí)產(chǎn)生熱量，位于氧化硅膜19下的氮化硅膜18起防止柵絕緣膜(氧化鈦膜6)被氧化的作用。此外，氮化硅膜18也起腐蝕終止膜的作用，防止在形成接觸孔的下一個(gè)步驟中，元件隔離槽2中的氧化硅膜3被除去的太深。
接下來，除去圖18，借助形成在氧化硅膜19上的光致抗蝕劑膜42作為掩模干腐蝕位于氧化硅膜19下的氧化硅膜19和氮化硅膜18，由此分別在n+型半導(dǎo)體區(qū)(源區(qū)和漏區(qū))14頂部和p+型半導(dǎo)體區(qū)(源區(qū)和漏區(qū))15頂部形成接觸孔。
在對(duì)位于氧化硅膜19(和側(cè)壁間隔層13)下的氮化硅膜18的腐蝕選擇率大的條件下對(duì)氧化硅膜19進(jìn)行干腐蝕，在對(duì)元件隔離槽2中的氧化硅膜3的腐蝕選擇率大的條件下腐蝕氮化硅膜18。由此，由于分別與柵電極9A(9B)和氧化硅膜3自對(duì)準(zhǔn)地形成接觸孔20，因此即使接觸孔20與柵電極9A(9B)偏離并且接觸孔20與元件隔離槽2偏離，也可以防止除去柵電極9A(9B)和氧化硅膜3。
之后，借助灰化技術(shù)除去光致抗蝕劑膜42，借助CVD技術(shù)或?yàn)R射技術(shù)在包括接觸孔內(nèi)部的氧化硅膜19上設(shè)置鎢(W)膜，由此在氧化硅膜19上形成鎢布線21到27。
此后，多個(gè)布線層形成在鎢布線21到27上，層間絕緣膜位于其間，但省略了這些布線的附圖。
如上所述，根據(jù)本實(shí)施例，由高介質(zhì)膜形成的為內(nèi)部電路一個(gè)元件的MISFET的柵絕緣膜不但抑制了隧道電流，而且確保了MISFET的驅(qū)動(dòng)能力。此外，由氧化硅膜形成的為I/O電路一個(gè)元件的MISFET的柵絕緣膜確保了MISFET的可靠性。
(實(shí)施例2)首先，如圖所示，以和實(shí)施例1相同的方式在氧化鈦膜6組成的柵絕緣膜上形成柵電極9A和9B，由氧化硅膜8組成的柵電極9A和9B形成在柵絕緣膜上。直到以上提到的步驟的順序步驟都與參考圖1到圖8介紹的實(shí)施例1中的相同。
腐蝕柵電極材料形成柵電極9A和9B，由于腐蝕柵電極9A和9B側(cè)壁端部處柵絕緣膜(氧化鈦膜6和氧化硅膜8)，在某種程度上除去了位于柵電極9A和9B下面區(qū)域之外區(qū)域上的柵絕緣膜(氧化鈦膜6和氧化硅膜8)，也損傷了柵絕緣膜。因此，以上提到的除去柵絕緣膜和損傷柵絕緣膜導(dǎo)致了柵絕緣膜(氧化鈦膜6和氧化硅膜8)低耐壓，并增加了柵絕緣膜(氧化鈦膜6和氧化硅膜8)的漏電流。
為解決以上提到的問題，如圖21所示，形成柵電極9A和9B之后使柵電極9A和9B的寬度變窄(細(xì)寬度電極)，柵極長度比柵絕緣膜(氧化鈦膜6和氧化硅膜8)下的寬度窄。為縮小柵電極9A和9B，例如使用混合的硝酸(HNO3)和氫氟酸(HF)的混合水溶液對(duì)襯底1的表面進(jìn)行濕腐蝕。
由此，在以上提到的腐蝕柵絕緣膜(氧化鈦膜6和氧化硅膜8)期間已損傷的部分(縮小寬度之前柵電極9A和9B的側(cè)壁邊)伸出在柵電極9A和9B之外，實(shí)質(zhì)上沒有起柵絕緣膜的作用。換句話說，僅有腐蝕形成柵電極9A和9B期間沒有被損傷的部分實(shí)質(zhì)上起柵絕緣膜的作用，由此抑制了柵電極9A和9B的耐壓變差和柵絕緣膜(氧化鈦膜6和氧化硅膜8)漏電流增加，同時(shí)不必進(jìn)行常規(guī)柵極形成工藝中進(jìn)行的光氧化。此外，由于不進(jìn)行光氧化，在氧化鈦膜6組成的柵絕緣膜與襯底1之間的界面上形成氧化硅膜，因此該工藝不會(huì)產(chǎn)生介電常數(shù)變小的問題。
接下來，如圖22所示，借助CVD技術(shù)氮化硅膜10淀積在襯底1上，用磷或砷離子注入柵電極9A兩側(cè)上的p型阱4形成低雜質(zhì)濃度的n-型半導(dǎo)體區(qū)11，用硼離子注入柵電極9B兩側(cè)上的n型阱5形成低雜質(zhì)濃度的p-型半導(dǎo)體區(qū)12。其余的步驟與實(shí)施例1中進(jìn)行的相同。
以上參考實(shí)施例詳細(xì)地介紹了本發(fā)明的發(fā)明人完成的發(fā)明，但實(shí)際上本發(fā)明不限于以上提到的實(shí)施例，可以在本發(fā)明的精神和范圍內(nèi)以不同的方式修改。
以上提到的實(shí)施例展示了示例性的例子，其中為內(nèi)部電路一個(gè)元件的MISFET的柵絕緣膜由高介電常數(shù)膜形成，為I/O電路一個(gè)元件的MISFET的柵絕緣膜由氧化硅膜形成，然而，本發(fā)明不限于以上提到的結(jié)構(gòu)，本發(fā)明可以廣泛地應(yīng)用于局部由高介電常數(shù)膜形成的MISFFET的柵絕緣膜的兩種類型的柵極工藝。
本申請(qǐng)中公開的代表性的發(fā)明具有以下效果，下面簡(jiǎn)要介紹這些效果。
MISFFET的部分柵絕緣膜由高介電常數(shù)膜形成確保了不僅抑制了隧道電流而且提高了MISFFET的驅(qū)動(dòng)能力。由氧化硅膜形成的柵絕緣膜的其它部分確保了MISFFET的可靠性。
可以抑制柵電極的耐壓變差和柵絕緣膜的漏電流增加。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括半導(dǎo)體襯底主表面的第一區(qū)上的第一MISFET；和半導(dǎo)體襯底主表面的第二區(qū)上的第二MISFET，其中所述第一MISFET的柵絕緣膜包括相對(duì)介電常數(shù)高于氮化硅相對(duì)介電常數(shù)的第一絕緣膜，其中第二MISFET的柵絕緣膜包括由氧化硅組成的第二絕緣膜，以及其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度薄。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比3nm薄，轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度等于或厚于3nm。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中第一絕緣膜由4A族元素的氧化物組成。
4.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中還包括在半導(dǎo)體襯底中第一MISFET的第一柵電極的兩側(cè)上形成的第一雜質(zhì)區(qū)。
5.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中第二MISFET以比第一MISFET更高的電壓操作。
6.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中第一MISFET包含在一內(nèi)部電路中。
7.根據(jù)權(quán)利要求5的半導(dǎo)體集成電路器件，其中第二MISFET包含在一I/O電路中。
8.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中第一絕緣膜為氧化鈦膜、氧化鋯膜、氧化鉿膜或氧化鉭膜。
9.一種半導(dǎo)體集成電路器件，包括半導(dǎo)體襯底主表面的第一區(qū)上的第一MISFET；和半導(dǎo)體襯底主表面的第二區(qū)上的第二MISFET，其中第一MISFET具有形成在第一MISFET的第一柵電極的側(cè)壁上方的第一側(cè)壁間隔層，第一MISFET具有形成在第一側(cè)壁間隔層和第一柵電極之間的氮化硅膜，第一MISFET的柵絕緣膜包括相對(duì)介電常數(shù)高于氮化硅相對(duì)介電常數(shù)的第一絕緣膜，以及其中第二MISFET的柵絕緣膜包括由氧化硅組成的第二絕緣膜，以及其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度薄。
10.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比3nm薄，轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度等于或厚于3nm。
11.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中第一絕緣膜由4A族元素的氧化物組成。
12.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中還包括形成在第一MISFET的柵電極的側(cè)壁上的、覆蓋第一側(cè)壁間隔層的氮化硅膜。
13.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中所述形成在第一側(cè)壁間隔層和第一柵電極之間的氮化硅膜沿第一MISFET的柵絕緣膜的一側(cè)延伸。
14.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中還包括在半導(dǎo)體襯底中第一柵電極的兩側(cè)上形成的第一雜質(zhì)區(qū)。
15.根據(jù)權(quán)利要求14的半導(dǎo)體集成電路器件，其中還包括在半導(dǎo)體襯底中第一側(cè)壁間隔層的兩側(cè)上形成的第二雜質(zhì)區(qū)，所述第二雜質(zhì)區(qū)的雜質(zhì)濃度大于所述第一雜質(zhì)區(qū)的雜質(zhì)濃度。
16.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中第二MISFET以比第一MISFET更高的電壓操作。
17.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中第一MISFET包含在一內(nèi)部電路中。
18.根據(jù)權(quán)利要求16的半導(dǎo)體集成電路器件，其中第二MISFET包含在一I/O電路中。
19.根據(jù)權(quán)利要求9的半導(dǎo)體集成電路器件，其中第一絕緣膜為氧化鈦膜、氧化鋯膜、氧化鉿膜或氧化鉭膜。
20.一種半導(dǎo)體集成電路器件，包括半導(dǎo)體襯底主表面的第一區(qū)上的第一MISFET；和半導(dǎo)體襯底主表面的第二區(qū)上的第二MISFET，其中第一MISFET的柵絕緣膜包括相對(duì)介電常數(shù)高于氮化硅相對(duì)介電常數(shù)的第一絕緣膜，其中第二MISFET的柵絕緣膜包括由氧化硅組成的第二絕緣膜，在柵的長度方向上，第一MISFET的第一柵電極的長度比第一柵絕緣膜的長度窄；其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度薄。
21.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比3nm薄，轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度等于或厚于3nm。
22.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，其中第一絕緣膜由4A族元素的氧化物組成。
23.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，其中還包括形成在第一MISFET的柵電極的側(cè)壁上的、覆蓋氧化硅膜的側(cè)壁間隔層，該側(cè)壁間隔層包括(a)氮化硅膜、或者(b)氧化硅膜和氮化硅膜。
24.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，其中第二MISFET以比第一MISFET更高的電壓操作。
25.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中第一MISFET包含在一內(nèi)部電路中。
26.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中第二MISFET包含在一I/O電路中。
27.根據(jù)權(quán)利要求20的半導(dǎo)體集成電路器件，其中第一絕緣膜為氧化鈦膜、氧化鋯膜、氧化鉿膜或氧化鉭膜。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路器件，包括半導(dǎo)體襯底主表面的第一區(qū)上的第一MISFET；和半導(dǎo)體襯底主表面的第二區(qū)上的第二MISFET，其中所述第一MISFET的柵絕緣膜包括相對(duì)介電常數(shù)高于氮化硅相對(duì)介電常數(shù)的第一絕緣膜，其中第二MISFET的柵絕緣膜包括由氧化硅組成的第二絕緣膜，以及其中轉(zhuǎn)變成氧化硅膜膜厚度的第一絕緣膜的膜厚度比轉(zhuǎn)變成氧化硅膜膜厚度的第二絕緣膜的膜厚度薄。
文檔編號(hào)H01L21/28GK1612347SQ20041009293
公開日2005年5月4日 申請(qǐng)日期2002年11月15日 優(yōu)先權(quán)日2001年11月15日
發(fā)明者檜上竜也, 伊藤文俊, 蒲原史朗 申請(qǐng)人:株式會(huì)社日立制作所