專利名稱：輸出級(jí)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明提供一種輸出級(jí)結(jié)構(gòu)，尤指一種超高耐壓的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)。
背景技術(shù)：
隨著工藝技術(shù)的演進(jìn)，金屬氧化物半導(dǎo)體(metal oxide semiconductor，MOS)晶體管的電路也隨之朝縮小尺寸、增快速度、減少耗電以及降低電壓的方向設(shè)計(jì)。核心電路隨著工藝演進(jìn)，會(huì)使用較低的電壓源，以增加電路的性能。例如以0.5μm工藝技術(shù)制作核心電路時(shí)，其使用的電壓源VDD為5.0V，但到了以0.25μm工藝技術(shù)來(lái)制作核心電路時(shí)，其使用的電壓源VDD則為2.5V。然而，介面或周邊電路則常常因?yàn)闅v史或規(guī)格的原因，并不會(huì)隨著核心電路的進(jìn)展而降低電源。例如數(shù)字電路的TTL(Transistor-TransistorLogic)介面可能需要3.3V的輸出/輸入電壓，模擬電路中的class D類放大器可能需要使用12V的MOS開(kāi)關(guān)電壓，而線驅(qū)動(dòng)器為了滿足傳送功率的考量，也可能需要使用12V的電源。
傳統(tǒng)高壓的電路需要使用耐高壓的元件，此種耐高壓元件可以在高壓情形下正常操作，而且其使用壽命亦不會(huì)因此縮減。但是，此種耐高壓元件在制作時(shí)，通常需要額外高壓的工藝，且不利于介面電路與核心電路的整合。近年來(lái)不需使用耐高壓元件的方法已被揭露且已廣泛被使用。例如在“IEEE Journal of Solid-State Circuits，vol.36，no.3，March 2001”所揭露的“5.5-V I/O in a 2.5-V 0.25-μm CMOS Technology”，或是在“2004IEEEInternational Solid-State Circuit Conference，Session 7，TDScaling Trends，7.8”所揭示的“A High-Voltage Output Driver in a Standard 2.5V 0.25μm CMOSTechnology”，以及在“2004IEEE International Solid-State Circuit Conference，Session 7，TDScaling Trends，7.2”所揭示的“Designing Outside RailConstraints”，請(qǐng)參閱以上文獻(xiàn)詳細(xì)內(nèi)容。
請(qǐng)參考圖1，圖1為一典型高耐壓輸出級(jí)的示意圖，其可用于輸出數(shù)字或模擬訊號(hào)的應(yīng)用。圖1中是將數(shù)個(gè)金屬氧化物半導(dǎo)體晶體管102、104以串疊(Cascode)方式連接，利用串疊來(lái)降低電壓差，也就是藉著適當(dāng)?shù)钠珘弘娐?06讓所有的金屬氧化物半導(dǎo)體晶體管102、104在任何操作狀況下的任兩端點(diǎn)跨壓，均不會(huì)超過(guò)正常的核心電路電壓源(VDD，nom)。例如在使用0.25μm工藝技術(shù)所制作的核心電路，其電壓源(VDD，nom)為2.5V的條件下，輸出級(jí)耐壓可以達(dá)到5V。而關(guān)于偏壓電路106的控制方式，可參閱上述所列出的該些文獻(xiàn)內(nèi)容，而不在此贅述。
請(qǐng)?jiān)賲⒖紙D2，圖2為一典型高耐壓輸出級(jí)的結(jié)構(gòu)剖面示意圖，其為一個(gè)串疊互補(bǔ)式金屬氧化物半導(dǎo)體晶體管結(jié)構(gòu)。p型基底304中形成有一個(gè)n型阱302區(qū)域，n型阱302上形成有數(shù)個(gè)p+摻雜區(qū)域306作為PMOS的源極和漏極，而p型基底304上則形成有數(shù)個(gè)n+摻雜區(qū)域308作為NMOS的源極和漏極。其中相鄰PMOS或是相鄰NMOS的源極和漏極彼此電連接，而PMOS與NMOS之間的源極和漏極不但彼此電連接，其更連接至一輸出墊314。PMOS的柵極318與NMOS的柵極320電連接至一偏壓電路316，以控制此輸出級(jí)，在任何操作狀況下的任兩端點(diǎn)跨壓，均不會(huì)超過(guò)正常的核心電路電壓源。
圖2的高耐壓輸出級(jí)結(jié)構(gòu)由于所有PMOS皆共用同一n型阱302，且所有NMOS皆共用同一p型基底304，所以無(wú)法針對(duì)單一NMOS或是PMOS的基體端點(diǎn)單獨(dú)控制偏壓。此一特性在當(dāng)所欲容忍的核心電路電壓源(例如于線驅(qū)動(dòng)器的情形下，12V)愈來(lái)愈高、而輸出墊314上的電壓過(guò)高時(shí)，造成n型阱302或是p型基底304中的結(jié)結(jié)構(gòu)發(fā)生結(jié)擊穿(Junction breakdown)或結(jié)漏電(Junction leakage)等現(xiàn)象，以0.25μm工藝所制作的元件為例，結(jié)擊穿電壓約為8V至10V。

發(fā)明內(nèi)容
因此本發(fā)明的目的之一在于提供一種利用雙阱工藝制作的高耐壓輸出級(jí)，可以進(jìn)一步提高可工作電壓。
依據(jù)本發(fā)明的實(shí)施例，揭露一種互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其包含至少一p型金屬氧化物半導(dǎo)體晶體管，該p型金屬氧化物半導(dǎo)體晶體管耦接顧一電壓源以及一輸出墊；一第一n型金屬氧化物半導(dǎo)體晶體管，該第一n型金屬氧化物半導(dǎo)體晶體管具有一第一漏極、一第一柵極、一第一源極以及一第一基體端點(diǎn)，該第一漏極耦接于該輸出墊，該第一柵極電連接一第一參考電壓；以及一第二n型金屬氧化物半導(dǎo)體晶體管，該第二n型金屬氧化物半導(dǎo)體晶體管具有一第二漏極、一第二柵極、一第二源極以及一第二基體端點(diǎn)，該第二漏極耦接于該第一源極，該第二柵極耦接于一第二參考電壓，該第二源極耦接于一接地點(diǎn)；其中，該些p型金屬氧化物半導(dǎo)體晶體管以及該些n型金屬氧化物半導(dǎo)體晶體管構(gòu)成一雙阱結(jié)構(gòu)。
依據(jù)本發(fā)明的實(shí)施例，亦揭露一種互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其包含至少一p型金屬氧化物半導(dǎo)體晶體管，該p型金屬氧化物半導(dǎo)體晶體管耦接顧一電壓源以及一輸出墊；一第一n型金屬氧化物半導(dǎo)體晶體管，該第一n型金屬氧化物半導(dǎo)體晶體管具有一第一漏極、一第一柵極、一第一源極以及一第一基體端點(diǎn)，該第一漏極耦接于該輸出墊，該第一柵極電連接一第一參考電壓；以及一第二n型金屬氧化物半導(dǎo)體晶體管，該第二n型金屬氧化物半導(dǎo)體晶體管具有一第二漏極、一第二柵極、一第二源極以及一第二基體端點(diǎn)，該第二漏極耦接于該第一源極，該第二柵極耦接于一第二參考電壓，該第二源極耦接于一接地點(diǎn)；其中，該第一n型金屬氧化物半導(dǎo)體晶體管位于一第一p型阱中，該第二n型金屬氧化物半導(dǎo)體晶體管位于一第二p型阱中，該第一p型阱及該第二p型阱位于一深n型阱中且相互隔離。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施方式，并配合附圖，作詳細(xì)說(shuō)明如下。然而如下的優(yōu)選實(shí)施方式與圖式僅供參考與說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。


圖1為一典型高耐壓輸出級(jí)的示意圖；圖2為一典型高耐壓輸出級(jí)結(jié)構(gòu)的剖面示意圖；圖3為本發(fā)明一實(shí)施例的高耐壓輸出級(jí)結(jié)構(gòu)的剖面示意圖；圖4為圖3的高耐壓輸出級(jí)結(jié)構(gòu)的應(yīng)用示意圖；圖5為圖3的高耐壓輸出級(jí)結(jié)構(gòu)的另一應(yīng)用示意圖。
附圖標(biāo)記說(shuō)明102、502、602 p型金屬氧化物半導(dǎo)體晶體管
104、504、604 n型金屬氧化物半導(dǎo)體晶體管106、316、422、424 偏壓電路302、402 n型阱304、404 p型基底306、406 p+摻雜區(qū)域308、408 n+摻雜區(qū)域310、312、410、412 基體端點(diǎn)314、414 輸出墊318、320、418、420 柵極416、506、606 動(dòng)態(tài)偏壓電路426 p型阱428 深n型阱具體實(shí)施方式
于本發(fā)明的實(shí)施例中，高耐壓輸出級(jí)是以雙阱(Twin well)工藝制作，所以每一個(gè)NMOS晶體管或是PMOS晶體管元件皆有各自分開(kāi)的阱區(qū)(Well)，使用者可以依照需求分別對(duì)其基體端點(diǎn)施加偏壓，如此即可控制減小阱區(qū)中的結(jié)(Junction)上的電壓差，使得整體輸出級(jí)不再受限于結(jié)擊穿電壓。
請(qǐng)參考圖3，圖3為本發(fā)明一實(shí)施例的高耐壓輸出級(jí)結(jié)構(gòu)的剖面示意圖。圖3中所示是以雙阱工藝，在p型基底(p substrate)404上制作多個(gè)NMOS晶體管元件與多個(gè)PMOS晶體管元件。在p型基底404上具有多個(gè)分開(kāi)的n型阱(n well)402，而在每一n型阱402上則形成有二個(gè)p+摻雜區(qū)域406作為PMOS晶體管的源極和漏極。此外，p型基底404上另外還有多個(gè)p型阱(pwell)426區(qū)域，p型阱426與p型基底404之間則以一深n型阱(Deep nwell)428區(qū)域隔開(kāi)。每一p型阱426上形成有二個(gè)n+摻雜區(qū)域408，作為NMOS晶體管的源極和漏極。
相鄰PMOS晶體管或是相鄰NMOS晶體管的源極和漏極彼此電連接，而PMOS晶體管與NMOS晶體管之間的漏極不但彼此電連接，其更連接至一輸出墊414。PMOS晶體管的柵極418與NMOS晶體管的柵極420電連接至一偏壓電路416，以控制此輸出級(jí)在任何操作狀況下，柵極絕緣層的任兩端點(diǎn)跨壓均不會(huì)超過(guò)正常的核心電路電壓源。此外，因?yàn)楸緦?shí)施例的輸出級(jí)結(jié)構(gòu)是以雙阱工藝制作，具有各自獨(dú)立的阱區(qū)，所以PMOS晶體管的基體端點(diǎn)410與NMOS晶體管的基體端點(diǎn)412可以依照需求，分別連接至偏壓電路422或424，以確保在任何操作狀況下，各個(gè)PMOS晶體管與NMOS晶體管的漏極與源極的結(jié)跨壓均不會(huì)超過(guò)正常的核心電路電壓。
請(qǐng)注意，圖3所示的串疊晶體管數(shù)目?jī)H為一例，其亦可為其他串疊的數(shù)目而仍符合本發(fā)明的精神。使用本實(shí)施例的高耐壓輸出級(jí)時(shí)，柵極418、420所連接的偏壓電路416、及/或其基體端點(diǎn)410、412所連接的偏壓電路422、424可為一動(dòng)態(tài)控制電路，此動(dòng)態(tài)控制電路可偵測(cè)輸出墊414上的輸出電壓大小，再依此電壓去調(diào)整輸出至柵極418、420及/或基體端點(diǎn)410、412的電壓大小。如此即可讓MOS晶體管在所有的操作情況下，任兩端點(diǎn)的跨壓均不會(huì)超過(guò)正常的核心電路電壓。而PMOS晶體管的基體端點(diǎn)410與NMOS晶體管的基體端點(diǎn)412除了可電連接至偏壓電路422與424之外，亦可直接連接至其本身的源極，同樣亦可以突破結(jié)擊穿電壓的限制。
請(qǐng)?jiān)賲⒖紙D4與圖5，圖4及圖5為圖3的高耐壓輸出級(jí)的應(yīng)用示意圖，圖4中所示為一個(gè)數(shù)字輸出級(jí)電路，而圖5則為模擬輸出級(jí)電路。圖4中是將數(shù)個(gè)金屬氧化物半導(dǎo)體晶體管502、504以串疊方式連接，再藉著適當(dāng)?shù)钠珘弘娐?06讓所有的金屬氧化物半導(dǎo)體晶體管502、504在任何操作狀況下的任兩端點(diǎn)跨壓，均不會(huì)超過(guò)正常的核心電路電壓源(VDD，nom)。圖5的模擬電路同樣也是將數(shù)個(gè)金屬氧化物半導(dǎo)體晶體管602、604以串疊方式連接，再同樣藉著適當(dāng)?shù)钠珘弘娐?06讓所有的金屬氧化物半導(dǎo)體晶體管602、604在任何操作狀況下的任兩端點(diǎn)跨壓，均不會(huì)超過(guò)正常的核心電路電壓源(VDD，nom)。而圖4、5所示的輸出級(jí)結(jié)構(gòu)，可對(duì)每一金屬氧化物半導(dǎo)體晶體管元件的基體端點(diǎn)獨(dú)立地施加偏壓(或如圖中所示，分別連接至個(gè)別的源極)，所以可以突破結(jié)擊穿電壓的限制。如此即可進(jìn)一步增加串疊的數(shù)目，提高可工作電壓，例如提高至圖4與圖5所示的12V。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，均應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其包含一第一p型金屬氧化物半導(dǎo)體晶體管，該第一p型金屬氧化物半導(dǎo)體晶體管具有一第一源極、一第一柵極、一第一漏極以及一第一基體端點(diǎn)，該第一源極耦接于一電壓源，該第一柵極耦接于一第一參考電壓；一第二p型金屬氧化物半導(dǎo)體晶體管，該第二p型金屬氧化物半導(dǎo)體晶體管具有一第二源極、一第二柵極、一第二漏極以及一第二基體端點(diǎn)，該第二源極耦接于該第一漏極，該第二柵極耦接于一第二參考電壓，該第二漏極耦接于一輸出墊；一第一n型金屬氧化物半導(dǎo)體晶體管，該第一n型金屬氧化物半導(dǎo)體晶體管具有一第三漏極、一第三柵極、一第三源極以及一第三基體端點(diǎn)，該第三漏極耦接于該輸出墊，該第三柵極耦接于一第三參考電壓；以及一第二n型金屬氧化物半導(dǎo)體晶體管，該第二n型金屬氧化物半導(dǎo)體晶體管具有一第四漏極、一第四柵極、一第四源極以及一第四基體端點(diǎn)，該第四漏極耦接于第三源極，該第四柵極耦接于一第四參考電壓，該第四源極耦接于一接地點(diǎn)；其中，該些p型金屬氧化物半導(dǎo)體晶體管以及該些n型金屬氧化物半導(dǎo)體晶體管構(gòu)成一雙阱結(jié)構(gòu)。
2.如權(quán)利要求1所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該第一漏極與該第二源極之間，可另包含至少一p型金屬氧化物半導(dǎo)體晶體管。
3.如權(quán)利要求1所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該第三源極與該第四漏極之間，可另包含至少一n型金屬氧化物半導(dǎo)體晶體管。
4.如權(quán)利要求1所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該雙阱結(jié)構(gòu)是在一p型基底上具有一深n型阱區(qū)域以及多個(gè)獨(dú)立的n型阱區(qū)域，該深n型阱區(qū)域上具有多個(gè)獨(dú)立的p型阱區(qū)域。
5.一種互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其包含至少一p型金屬氧化物半導(dǎo)體晶體管，該p型金屬氧化物半導(dǎo)體晶體管耦接于一電壓源以及一輸出墊；一第一n型金屬氧化物半導(dǎo)體晶體管，該第一n型金屬氧化物半導(dǎo)體晶體管具有一第一漏極、一第一柵極、一第一源極以及一第一基體端點(diǎn)，該第一漏極耦接于該輸出墊，該第一柵極電連接一第一參考電壓；以及一第二n型金屬氧化物半導(dǎo)體晶體管，該第二n型金屬氧化物半導(dǎo)體晶體管具有一第二漏極、一第二柵極、一第二源極以及一第二基體端點(diǎn)，該第二漏極耦接于該第一源極，該第二柵極耦接于一第二參考電壓，該第二源極耦接于一接地點(diǎn)；其中，該些p型金屬氧化物半導(dǎo)體晶體管以及該些n型金屬氧化物半導(dǎo)體晶體管構(gòu)成一雙阱結(jié)構(gòu)。
6.如權(quán)利要求5所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該第一源極與該第二漏極之間，可另包含至少一n型金屬氧化物半導(dǎo)體晶體管。
7.如權(quán)利要求5所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該雙阱結(jié)構(gòu)是在一p型基底上具有一深n型阱區(qū)域以及多個(gè)獨(dú)立的n型阱區(qū)域，該深n型阱區(qū)域上具有多個(gè)獨(dú)立的p型阱區(qū)域。
8.如權(quán)利要求5所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該第一基體端點(diǎn)耦接于一第三參考電壓，該第二基體端點(diǎn)耦接于一第四參考電壓，該第三參考電壓及該第四參考電壓不相同。
9.一種互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其包含至少一p型金屬氧化物半導(dǎo)體晶體管，該p型金屬氧化物半導(dǎo)體晶體管耦接于一電壓源以及一輸出墊；一第一n型金屬氧化物半導(dǎo)體晶體管，該第一n型金屬氧化物半導(dǎo)體晶體管具有一第一漏極、一第一柵極、一第一源極以及一第一基體端點(diǎn)，該第一漏極耦接于該輸出墊，該第一柵極電連接一第一參考電壓；以及一第二n型金屬氧化物半導(dǎo)體晶體管，該第二n型金屬氧化物半導(dǎo)體晶體管具有一第二漏極、一第二柵極、一第二源極以及一第二基體端點(diǎn)，該第二漏極耦接于該第一源極，該第二柵極耦接于一第二參考電壓，該第二源極耦接于一接地點(diǎn)；其中，該第一n型金屬氧化物半導(dǎo)體晶體管位于一第一p型阱中，該第二n型金屬氧化物半導(dǎo)體晶體管位于一第二p型阱中，該第一p型阱及該第二p型阱位于一深n型阱中且相互隔離。
10.如權(quán)利要求9所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該第一源極與該第二漏極之間，可另包含至少一n型金屬氧化物半導(dǎo)體晶體管。
11.如權(quán)利要求9所述的互補(bǔ)型金屬氧化物半導(dǎo)體晶體管輸出級(jí)結(jié)構(gòu)，其中該第一基體端點(diǎn)耦接于一第三參考電壓，該第二基體端點(diǎn)耦接于一第四參考電壓，該第三參考電壓及該第四參考電壓不相同。
全文摘要
本發(fā)明涉及一種輸出級(jí)結(jié)構(gòu)，其包含第一、第二p型金屬氧化物半導(dǎo)體晶體管以及第一、第二n型金屬氧化物半導(dǎo)體晶體管，其中，該些金屬氧化物半導(dǎo)體晶體管是以雙阱工藝制作。第一p型金屬氧化物半導(dǎo)體晶體管的源極連接電壓源，柵極連接第一電壓；第二p型金屬氧化物半導(dǎo)體晶體管的源極連接第一p型金屬氧化物半導(dǎo)體晶體管的漏極，柵極連接第二電壓，漏極連接輸出墊；第一n型金屬氧化物半導(dǎo)體晶體管的漏極連接輸出墊，柵極連接第三電壓；第二n型金屬氧化物半導(dǎo)體晶體管的漏極連接第一n型金屬氧化物半導(dǎo)體晶體管的源極，柵極連接第四電壓，源極連接一接地點(diǎn)。
文檔編號(hào)H01L21/8238GK1773708SQ20041009271
公開(kāi)日2006年5月17日 申請(qǐng)日期2004年11月11日 優(yōu)先權(quán)日2004年11月11日
發(fā)明者李朝政, 林永豪, 王文祺, 蔡瑞原 申請(qǐng)人:瑞昱半導(dǎo)體股份有限公司