專利名稱：一種形成翅片場(chǎng)效應(yīng)晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域是制造場(chǎng)效應(yīng)晶體管，它具有在水平放置的源和漏區(qū)之間垂直于半導(dǎo)體襯底延伸的體，稱為“FinFET”。
背景技術(shù)：
金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)技術(shù)是當(dāng)今使用的主流電子器件技術(shù)。不同代的器件性能的增強(qiáng)通常是通過(guò)減小器件尺寸取得，導(dǎo)致了器件速度的提高。這總體上稱作器件“比例縮放”。
超大規(guī)模集成(ULSI)電路一般包括許多晶體管，例如多于一百萬(wàn)個(gè)晶體管甚至幾百萬(wàn)個(gè)晶體管協(xié)作對(duì)一個(gè)電子組件執(zhí)行各種功能。晶體管一般為互補(bǔ)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(CMOSFET)，包括一個(gè)放置在一個(gè)源區(qū)和一個(gè)漏區(qū)的柵導(dǎo)體。柵導(dǎo)體在以薄柵氧化物材料上面。一般柵導(dǎo)體可以是一種金屬，多晶硅，多晶硅/鍺(SixGe(1-x))材料，能控制在漏和源之間的溝道區(qū)中的載流子，使得晶體管能夠開(kāi)和關(guān)。晶體管可以為N-溝道MOSFET或P-溝道MOSFET。
在體型半導(dǎo)體器件中，晶體管例如MOSFET建立在一個(gè)體襯底的頂表面上。襯底摻雜形成源和漏區(qū)，在源和漏區(qū)之間提供一個(gè)導(dǎo)電層。該導(dǎo)電層作為晶體管的一個(gè)門(mén)工作；門(mén)控制著源和漏區(qū)之間的溝道中的電流。當(dāng)晶體管變的越來(lái)越小時(shí)，晶體管的體厚度(或者在反型溝道下面的耗盡層的厚度)必須按比例縮小以獲得優(yōu)良的短溝道性能。
當(dāng)MOSFET按比例降到溝道長(zhǎng)度小于100nm時(shí)，傳統(tǒng)MOSFET存在幾個(gè)問(wèn)題。尤其，MOSFET的源和漏之間的相互作用降低了柵控制器件是開(kāi)還是關(guān)的能力。這種現(xiàn)象稱作“短溝道效應(yīng)。
絕緣層上的硅(SOI)MOSFET形成的器件有源區(qū)下面含有一個(gè)絕緣體(通常是，但并不局限于二氧化硅)，不像傳統(tǒng)的“體”MOSFET直接形成在硅襯底上，因此在有源區(qū)下面含有硅。
傳統(tǒng)SOI型器件包括一個(gè)絕緣襯底貼在一個(gè)包括晶體管的薄膜半導(dǎo)體襯底上，類似于關(guān)于體半導(dǎo)體型器件描述的MOSFET。絕緣襯底一般包括在一個(gè)低半導(dǎo)體基層上的一個(gè)埋層絕緣層。由于半導(dǎo)體襯底的薄膜性質(zhì)以及掩埋襯底層的絕緣特性，在絕緣襯底上的晶體管具有優(yōu)越性能。在全耗盡(FD)MOSFET中，體厚度非常小以至于耗盡區(qū)含有有限的垂直延伸，因此排除了連接效應(yīng)并降低了熱載流子退化。SOI器件的優(yōu)越性能表現(xiàn)在優(yōu)越的短溝道性能(即在小尺寸晶體管的抗工藝變化)，接近理想的子閾值電壓擺動(dòng)(即有利于低關(guān)態(tài)電流泄漏)，以及高飽和電流。既然SOI降低了MOSFET源和漏通過(guò)溝道下面區(qū)域有害的耦合，因此非常有利。這常常是通過(guò)確保MOSFET溝道區(qū)中的所有硅可以被柵反型或耗盡(稱作全耗盡SOIMOSFET)來(lái)得到。然而當(dāng)器件尺寸按比例減小時(shí)，這變得更加困難，既然源和漏之間的距離減小，因此它們與溝道相互作用增加，降低了柵的控制以及增加了短溝道效應(yīng)(SCE)。
雙柵MOSFET結(jié)構(gòu)是有前途的，因?yàn)樗谄骷蟹胖昧说诙€(gè)柵，使得在溝道每一邊都有一個(gè)柵。這允許柵從兩邊控制溝道，降低了SCE。另外，當(dāng)器件使用兩個(gè)柵開(kāi)啟時(shí)，形成兩個(gè)導(dǎo)電層(“反型”)，允許更多的電流。雙柵概念的一個(gè)擴(kuò)展是“環(huán)繞柵”或“卷繞柵”概念，其中柵的放置使得它完全或接近完全包圍溝道，提供了更好的柵控。
在一個(gè)雙柵場(chǎng)效應(yīng)晶體管(FinFET)中，器件溝道包括立于一個(gè)絕緣層(例如二氧化硅)上的一薄硅翅片(fin)，柵于翅片的兩邊接觸。這樣反型層在溝道兩邊形成，溝道薄膜足夠薄使得兩個(gè)柵控制整個(gè)溝道薄膜并通過(guò)源和漏限制溝道電導(dǎo)率的調(diào)制。
在溝道翅片上的雙柵有效地抑制了SCE并增強(qiáng)了驅(qū)動(dòng)電流。另外，既然翅片是薄的，并不需要對(duì)翅片摻雜以抑制SCE，并且未摻雜的硅可以作為器件溝道，因此降低了由雜質(zhì)散射導(dǎo)致的遷移率退化。此外，通過(guò)使用一個(gè)硅鍺合金或難熔金屬或它的化合物例如氮化鈦調(diào)節(jié)柵的功函數(shù)，可以控制器件的閾值電壓。
一般，希望制造更小的晶體管以增加集成電路上組件的密度。還希望減小集成電路結(jié)構(gòu)的尺寸，例如通孔，導(dǎo)線，電容器，電阻，隔離結(jié)構(gòu)，接觸，互連等等。例如，制造一個(gè)含有減小柵長(zhǎng)度(減小的柵導(dǎo)體寬度)的晶體管可以具有極大好處。減小寬度的柵導(dǎo)體可以一起形成的更靠近，因此增加IC上晶體管的密度。另外，減小寬度的柵導(dǎo)體允許設(shè)計(jì)更小的晶體管，因此增加速度降低晶體管的功耗。
迄今，使用光刻工具在集成電路上形成晶體管及其它結(jié)構(gòu)。例如可以使用光刻工具定義柵導(dǎo)體，有源線導(dǎo)體線，通孔，摻雜區(qū)，以及與集成電路相關(guān)的其它結(jié)構(gòu)。大部分傳統(tǒng)光刻制作工藝僅僅能夠定義含有100nm或更大尺寸的結(jié)構(gòu)或區(qū)域。
在一種類型的光刻制作工藝中，一個(gè)光致抗蝕劑膜涂敷在襯底或襯底上的一層上。光致抗蝕劑膜由電磁輻射例如紫外光通過(guò)覆蓋的掩膜版，光刻形成圖形。暴露在電磁輻射下的光致抗蝕劑膜部分發(fā)生反應(yīng)(例如硬化)。去掉未硬化的光致抗蝕劑膜部分，因此將覆蓋的圖形轉(zhuǎn)換到光致抗蝕劑膜上。圖形化的光致抗蝕劑膜用于刻蝕其它掩膜層或結(jié)構(gòu)。刻蝕的掩膜層和結(jié)構(gòu)反過(guò)來(lái)可以用于定義摻雜區(qū)域，其它結(jié)構(gòu)，通孔，連線等。
當(dāng)集成電路上的結(jié)構(gòu)或部件尺寸降低到低于100nm或50nm以下時(shí)，光刻技術(shù)不能夠精確及準(zhǔn)確定義部件。例如上面所描述的，降低晶體管相關(guān)的柵導(dǎo)體寬度(柵長(zhǎng)度)或SOI晶體管相關(guān)的有源線具有極大好處。將來(lái)的晶體管設(shè)計(jì)可能需要有源線的線寬小于50納米。
由于雙柵SOI MOSFET關(guān)于高驅(qū)動(dòng)電流和對(duì)短溝道效應(yīng)的高抗擾性，它已經(jīng)得到重大關(guān)注。雙柵MOSFET能夠增加驅(qū)動(dòng)電流，因?yàn)闁艊@有源區(qū)多于一層(例如有效柵總寬度由于雙柵結(jié)構(gòu)而增加)。然而，形成窄的密集的有源區(qū)圖形具有挑戰(zhàn)性。如上面描述的關(guān)于柵導(dǎo)體，傳統(tǒng)光刻工具不能夠精確地和準(zhǔn)確地定義有源區(qū)，當(dāng)結(jié)構(gòu)或部件尺寸小于100nm或50nm。
這樣，存在集成電路或電學(xué)器件包括更小，更密集放置有源區(qū)或有源線的需要。進(jìn)一步，存在ULSI電路不使用傳統(tǒng)光刻技術(shù)定義有源區(qū)或有源線的需要。更進(jìn)一步，存在一種非光刻方法定義有源區(qū)或有源線含有至少一個(gè)形貌尺寸小于100納米以及小于50nm(例如20-50nm)的需要。然而更進(jìn)一步，存在對(duì)一個(gè)SOI集成電路中含有多邊柵導(dǎo)體的晶體管聯(lián)系含有寬度約20-50nm的有源線的需要。
本發(fā)明涉及一種制造FinFET晶體管結(jié)構(gòu)的工藝，是傳統(tǒng)平面MOSFET技術(shù)和由此引起的結(jié)構(gòu)的一個(gè)延伸。

發(fā)明內(nèi)容
發(fā)明關(guān)注于一中制造FinFET晶體管結(jié)構(gòu)的工藝，其中源/漏(S/D)區(qū)中的翅片通過(guò)外延硅生長(zhǎng)而增加，而柵下面的晶體管體保持在設(shè)計(jì)值。
本發(fā)明的一個(gè)特征是使用一個(gè)柵襯墊工藝使得形成一個(gè)密封的柵，而翅片的側(cè)壁清除并加厚。
本發(fā)明的一個(gè)特征是一種抗氧化物刻蝕材料的保形層形成在柵上以保護(hù)柵，而翅片的S/D區(qū)清洗掉氧化物。
本發(fā)明的另一個(gè)特征是進(jìn)行各向異性刻蝕在柵的較低部分的氧化物層，在去掉翅片上的氧化物過(guò)程中留下未去掉的氧化物襯墊。


圖1以截面示出了在形成本發(fā)明的預(yù)步驟，示出了柵形成前的翅片的形成。
圖2A示出了S/D區(qū)中的翅片；圖2B示出了通過(guò)柵的截面；以及圖2C示出了從垂直于翅片方向看的通過(guò)柵的截面。圖2D是示出了其它圖形位置的頂視圖。
圖3A示出了一個(gè)可選的步驟在翅片上加襯片并淀積氧化物填充物后的S/D區(qū)。
圖3B示出了如圖2B一樣的區(qū)域。
圖3C示出了平面化氧化物到柵帽層水平。
圖4A和4C示出了氧化物凹陷后對(duì)圖3A和3C相應(yīng)的區(qū)域。圖4是未變的區(qū)域。
圖5A-5C示出了淀積保形襯片后前面的各圖。
圖6A-6C示出了將保形襯片轉(zhuǎn)化為柵襯墊的結(jié)果。
圖7A-7C示出第二氧化物填充及平面化。
圖8A-8D示出了刻蝕氧化物以暴露S/D區(qū)的翅片以及封裝柵的結(jié)果。
圖9A，9B和9C示出了在剝離氮化物后翅片尾部及中間的截面。
圖10A和10B示出了在S/D區(qū)的翅片上外延淀積額外的硅后翅片尾部和中間的截面。
具體實(shí)施例方式
本發(fā)明描述了使用一個(gè)柵襯墊工藝制造FinFET晶體管的工藝，使得能夠形成一個(gè)密封的柵而清除翅片側(cè)壁。從多余的襯墊材料上清除翅片側(cè)壁但在頂上仍保留一個(gè)蓋帽以及在柵的一邊保留一種襯墊材料，當(dāng)需要對(duì)柵襯墊進(jìn)行長(zhǎng)的過(guò)刻蝕是非常困難的。這種清除翅片側(cè)壁的過(guò)刻蝕還消耗了柵頂部的蓋帽以及柵邊上的襯墊，增加了從柵上暴露多晶硅的可能性。清除的翅片側(cè)壁對(duì)增加?xùn)磐饷娴某崞穸仁潜仨毜?，以減小串連電阻。如果暴露柵上的多晶硅，將在柵上發(fā)生外延生長(zhǎng)。這種在柵上未受控制的外延生長(zhǎng)能夠?qū)е略诠杌^(guò)程中柵和源/漏的短路。它還能導(dǎo)致后面離子注入時(shí)的不想要的遮蔽。
現(xiàn)在參考圖1，以示意圖示出了將包括一套FinFET晶體管的集成電路的一部分。晶片10可以為體硅或一個(gè)SOI晶片。優(yōu)選SOI晶片并舉例說(shuō)明與此。在襯底10上通過(guò)傳統(tǒng)處理形成埋層氧化物絕緣體(BOX)層20。位于BOX20頂上是硅塊30(覆蓋以氧化物32)垂直于紙平面延伸形成FinFET的翅片。圖1A中的截面平面通過(guò)S/D區(qū)得到，在圖1B中的截面平面通過(guò)晶體管柵在后面的步驟放置的位置得到。圖1C示出了截面1A和1B位置的頂視圖。矩形32是圖1A和1B中翅片的頂視圖。為了節(jié)省僅僅示出了四個(gè)翅片30的兩個(gè)。在截面中的水平尺寸指的是橫向尺寸。為了解釋簡(jiǎn)便，圖1C的頂部將指北，以及其它方向?qū)?yīng)于此。這樣，圖1A是在從北端得到，向北看翅片的截面。
可以在任何方便時(shí)間進(jìn)行覆蓋注入。
對(duì)形成塊30的SOI硅層厚度的示意范圍是1000-2000。使用熱擴(kuò)散工藝在硅襯底上生長(zhǎng)一個(gè)厚度為300(范圍在30-1000)的熱氧化物32。作為選擇，可以使用CVD工藝淀積同樣厚度的氧化物。
在本實(shí)例中，示出的一套四翅片將通過(guò)一個(gè)共同的柵控制。本領(lǐng)域的技術(shù)人員將知道，如果希望的話，可以形成分立的柵控制一個(gè)或更多翅片。如這里所使用的，術(shù)語(yǔ)“套”指一個(gè)或更多；即，一個(gè)FinFET可以含有一個(gè)或更多翅片。圖中示出了對(duì)FinFET形成硅翅片的傳統(tǒng)預(yù)備步驟，對(duì)本領(lǐng)域的技術(shù)人員來(lái)說(shuō)是已知的。
在硅或絕緣層上的硅(SOI)中，窄翅片結(jié)構(gòu)可以以不同方式制作，例如通過(guò)光刻然后通過(guò)不同的修整技術(shù)(光致抗蝕劑修整，硬掩膜修整，氧化修整(這些處理是基于通過(guò)等離子體刻蝕或濕法刻蝕使掩膜寬度減小，或者通過(guò)氧化消耗翅片材料))，通過(guò)電子束光刻或側(cè)壁圖像傳遞處理。
在示例的實(shí)例中，使用側(cè)壁圖像傳遞處理用于構(gòu)成SOI中的窄翅片。圖1示出了一個(gè)體晶片10，含有一個(gè)埋層氧化物(BOX)20，一個(gè)70nm的SOI層30(可能的SOI范圍為10nm-200nm，但是并不局限于該范圍)。層30的表面已經(jīng)氧化形成300的熱氧化物32(優(yōu)選范圍50-500)。作為選擇，氧化物還可以使用任何種類的CVD處理淀積。
下面的討論展示了一個(gè)制造圖1所示的結(jié)構(gòu)的傳統(tǒng)方法，這對(duì)本領(lǐng)域的技術(shù)人員是熟知的。也可以使用其它方法。這些初始步驟在圖中未示出以避免不必要的細(xì)節(jié)。開(kāi)始，1500(優(yōu)選范圍500-3000)暫時(shí)的非晶硅(未示出)淀積在晶片表面，將通過(guò)CVD或?yàn)R射工藝形成翅片(翅片30頂部的氧化物層32)，接著淀積500(優(yōu)選范圍100-2000)的CVD氧化物(未示出)作為硬掩膜。使用光學(xué)光刻和RIE刻蝕工藝構(gòu)造CVD氧化物硬掩膜，并且使用CVD氧化物硬掩膜，在SOI頂部的氧化物層32上停止的非晶硅層形成一個(gè)暫時(shí)結(jié)構(gòu)，以支撐下面的保形層。然后使用一種CVD工藝保形地淀積一層200(優(yōu)選范圍50-500)的氮化物層(未示出)，接著使用RIE工藝在非晶硅邊上形成SiN襯墊(側(cè)壁)。
然后使用等離子體刻蝕或濕法刻蝕去除非晶硅，留下氮化物襯墊結(jié)構(gòu)。襯墊結(jié)構(gòu)用作硬掩膜以構(gòu)建下面的氧化物32并然后可以通過(guò)氧化物和硅選擇等離子刻蝕或濕法刻蝕(例如熱硫酸)去掉。結(jié)構(gòu)氧化物32然后用作硬掩膜刻蝕硅SOI層中的翅片30，導(dǎo)致圖1中所示的實(shí)例。然后，熱生長(zhǎng)一層犧牲氧化物以去除硅翅片表面的RIE損傷并作為一個(gè)掩蔽氧化物用于可以在該點(diǎn)進(jìn)行的翅片體摻雜注入。翅片體摻雜注入對(duì)制造FinFET器件工作并不是必須的，但是對(duì)設(shè)置FinFET的Vt是有用的。
犧牲氧化物通過(guò)濕法刻蝕去除，接著是預(yù)清洗和使用熱氧化或CVD淀積工藝的柵氧化物工藝。上面描述過(guò)程的一個(gè)特殊實(shí)例示于共同未決專利申請(qǐng)代理人案卷號(hào)YOR920030433USI，轉(zhuǎn)讓給本受讓人，在此引用作為參考，并且為了簡(jiǎn)潔在描述中省略。
現(xiàn)在參考圖2B和2C，使用CVD工藝淀積一個(gè)1300(優(yōu)選范圍300-3000，依賴于總翅片高度)的多晶硅層40，然后通過(guò)CMP或平面化鍍層/深刻蝕工藝進(jìn)行平面化，以改進(jìn)工藝中后面的柵光刻處理窗口?？蛇x多預(yù)摻雜以調(diào)整用于NFET和PFET的柵功函數(shù)，然后通過(guò)低溫CVD淀積400的氮化物45形成一個(gè)保護(hù)帽。
如上面所解釋的，通過(guò)層45形成的硬掩膜厚總的厚度需要大于硅翅片30加上翅片上的氧化物32加上工藝邊際的厚度。在氮化物淀積前，可以淀積一可選的氧化物層42(優(yōu)選范圍20-500)作為氮化物和多晶硅之間的應(yīng)力緩沖層。為了圖示簡(jiǎn)便，層42作為一條線示出。在氮化物45頂部淀積另一硬掩膜層46，例如CVD氧化物，厚度1000(優(yōu)選范圍100-2000)。完整的硬掩膜堆疊(例如多晶硅上的氧化物上的氮化物上的氧化物)使用光刻形成圖形以去除圖2D中矩形45外面的氧化物46。然后矩形45內(nèi)的氧化物46在刻蝕氮化物45，氧化物42和多晶硅40時(shí)作為硬掩膜。氧化物46示于氮化物和多晶硅刻蝕后的圖2B和2C中，因此它的大部分已經(jīng)消耗掉。
圖2D與圖1C除了矩形45以外相同，它代表圖2C中的垂直柱。矩形45定義了FinFET的柵。源和漏是圖2D中矩形45外面的翅片的部分(垂直矩形)在圖3和隨之的圖中，圖nCA，ncB和n-C將分別和圖2A，2B和2C具有相同方向。
如上面描述，已經(jīng)使用光學(xué)光刻(區(qū)域如圖2D中框45所示)電子束光刻或側(cè)壁圖像傳遞處理構(gòu)造了氮化物45，以及使用RIE形成硬掩膜。使用硬掩膜，多晶硅刻蝕形成延伸E-W的結(jié)構(gòu)40，將變成自對(duì)準(zhǔn)柵。光刻步驟形成多晶硅柵的結(jié)果是圖2A示出的如圖1A在S/D區(qū)相同的圖形，而圖2B示出了由氮化物硬掩膜蓋帽的多晶硅結(jié)構(gòu)。圖2C示出了沿多晶硅結(jié)構(gòu)向東(E)看的圖。
翅片30在圖2C中水平延伸，柵40垂直于紙平面延伸，截面平面在多晶硅結(jié)構(gòu)中并在翅片外。如果需要一個(gè)含有亞光刻尺寸的柵寬，可以通過(guò)光致抗蝕劑修整技術(shù)或氮化物濕法刻蝕或干法刻蝕工藝修整多晶硅頂部的氮化物硬掩膜45。然后氮化物硬掩膜用于通過(guò)RIE構(gòu)建多晶硅，形成FinFET的柵導(dǎo)體。
沿翅片的晶體管體長(zhǎng)度通過(guò)柵40沿N-S方向(圖2C中的左右距離)的寬度設(shè)定。如下面描述的，希望增加S/D中(圖2A)翅片30的厚度(E-W尺寸)，相比較于圖2B中相應(yīng)的體寬度；即，S/D中矩形45外面翅片30的最終寬度晶大于圖2A中所示的寬度。在該工藝中的步驟整體是為了在加厚S/D的步驟中保護(hù)柵40。
本發(fā)明過(guò)程的剩余部分包括增加S/D區(qū)中翅片的厚度以提供低電阻。隨同它沿柵形成一個(gè)保護(hù)側(cè)壁，阻止柵被加厚(這將改變晶體管體的尺寸并可能縮短對(duì)源和漏的體)以及還定義了FinFET相對(duì)于平面晶體管中LDD區(qū)域的體和S/D之間轉(zhuǎn)換的區(qū)域。
下一步制備S/D加厚步驟是30的柵側(cè)壁氧化(優(yōu)選范圍0-100，0意味著該步驟還可以省略)，30的CVD氧化物襯片淀積(優(yōu)選范圍0-300，0意味著該步驟還可以省略)以及注入，用于處理暈圈及擴(kuò)展注入。應(yīng)注意這并不是一個(gè)固定次序，例如NFET暈圈及擴(kuò)展注入可以在柵側(cè)壁氧化后進(jìn)行，PFET暈圈注入在氧化物襯片淀積后進(jìn)行。暈圈及擴(kuò)展注入是傳統(tǒng)工藝，這對(duì)本領(lǐng)域的技術(shù)人員是熟知的?？蛇x地，可以淀積一CVD氮化物襯片37，厚度100(優(yōu)選范圍30-300)如圖3A所示。氮化物襯片37用作在后面的氧化物刻蝕的保護(hù)層，以阻止硅翅片頂部氧化物32的氧化物去除。氮化物襯片37是可選的，在于如果使用一個(gè)選擇氧化物刻蝕工藝能高度選擇硅，使得翅片30不被較大地腐蝕，因此它可以取消。在該情況下，去除翅片頂部的氧化物并外延生長(zhǎng)硅。
淀積一氧化物50并平面化到氮化物45的水平。圖3C示出了氮化物45頂部并覆蓋翅片30頂部和邊的層50。
柵氮化物帽45是多晶硅柵40頂部的氮化物硬掩膜的剩余氮化物。結(jié)果示于圖3中，氧化物50填充直到圖3C中氮化物45頂部水平的區(qū)域。
一個(gè)可選的工藝將在該時(shí)刻進(jìn)行一個(gè)光刻步驟以構(gòu)建源/漏區(qū)(如圖8所示)，然后繼續(xù)圖4中描述的如下工藝。在該情況下，將不需要圖7中的步驟。在該點(diǎn)應(yīng)用該光刻步驟相比較于工藝中隨后的一點(diǎn)，其結(jié)構(gòu)的差別在于在工藝中(圖6)隨后形成的一個(gè)氮化物襯墊65將不但形成在柵處，而且圍繞源/漏區(qū)。該方法的一個(gè)缺點(diǎn)是氮化物襯墊作為一個(gè)掩膜，在氧化物刻蝕清除翅片側(cè)壁后，將圍繞源/漏區(qū)留下一些自立式氧化物翅片。氧化物翅片產(chǎn)生某些形貌，但是可以在工藝中隨后平面化)。
該處示例的優(yōu)選的工藝完成圖8中的光刻步驟。
然后，使用濕法或干法刻蝕技術(shù)，使圖3中的氧化物50選擇于氮化物和硅凹陷到硅翅片的氧化物32上面的水平，柵40凸出在剩余氧化物50上面(圖4C)。通過(guò)覆蓋源/漏區(qū)中的翅片，如圖4B和4A所示，可能選擇地在柵上形成一個(gè)材料層60(見(jiàn)圖5C)，作為硬掩膜，定義在柵上的一個(gè)保護(hù)氧化物襯墊。
如圖5中所示，一個(gè)保形層60(厚度300，優(yōu)選范圍30-1000)淀積在氧化物和凸出柵結(jié)構(gòu)的頂部。選擇該層的材料使得下面的氧化物可以選擇該層材料各向異性刻蝕。可能的材料選擇是氮化物，硅(非晶，多晶)或硅鍺。在示例的優(yōu)選實(shí)施例中，我們對(duì)該層選擇氮化物60。
在圖6C中，通過(guò)各向異性刻蝕氮化物層60形成一個(gè)氮化物襯墊65。圖6A和6B保持不變，示出了氮化物60在這些區(qū)域不存在。
圖7示出了CVD氧化物70淀積和使用CMP或任何其它平面化及過(guò)刻蝕技術(shù)，平面化氧化物到柵多晶硅40頂部的氮化物蓋帽(圖7B-C中的45和65)下的FinFET結(jié)構(gòu)。該氧化物淀積的目的使建立待刻蝕氧化物的共同厚度，這樣提高了一致性并增加了光刻工藝窗口。如果下一段描述的及圖8D中所示的光刻工藝早實(shí)施(例如在圖4前)，可以免于這些步驟。
參考圖8，然后對(duì)該結(jié)構(gòu)進(jìn)行光刻工藝以構(gòu)建源/漏形成的區(qū)域，通過(guò)在密封的氧化物70中開(kāi)一個(gè)孔徑72(圖8C)，接著各向異性選擇氧化物的氮化物刻蝕，停止于硅翅片底之上以清除翅片側(cè)壁(圖8A)。該工藝將導(dǎo)致某種過(guò)刻蝕到BOX20中。如果淀積圖3A中可選的氮化物37，刻蝕將在翅片30底部的氮化物上部停止(及在BOX20的頂部)。氮化物襯墊65用作掩膜來(lái)構(gòu)建在柵40兩個(gè)邊上的復(fù)合氧化物襯墊，由氧化物層50，32和34組成(圖8C)。如果先進(jìn)行處理光刻步驟制作在圖8中的孔徑72，由于需要去掉較少的氧化物，應(yīng)用同樣的氧化物刻蝕需要更短的時(shí)間。
如果早一點(diǎn)進(jìn)行光刻步驟，將仍然存在氧化物50，使用在適當(dāng)位置的掩膜同樣進(jìn)行氧化物刻蝕，意味著僅僅刻蝕部分氧化物，使得同樣可以形成氮化物襯墊。在孔徑72外，在第一次氧化物刻蝕后氧化物將與柵同樣高(圖4)。
如果對(duì)NFET和PFET需要不同的襯墊厚度，在希望厚襯墊的區(qū)域圖9進(jìn)行掩蔽，使用各向同性，濕法，氣體或等離子體刻蝕工藝，可以將氧化物襯墊(50，32，34)修整成(50’，32’，34’)?？梢允褂霉庵驴刮g劑作為掩膜。如果使用圖3中描述的可選氮化物襯片，使用濕法刻蝕過(guò)程例如熱硫酸在該點(diǎn)去除。另外，氧化物(柵氧化/柵再氧化)必須在外延步驟前去除。
圖10A示出了選擇外延生長(zhǎng)步驟加厚S/D區(qū)中的翅片30從而降低工作過(guò)程中的串連電阻的結(jié)果。外延步驟在當(dāng)柵使用復(fù)合物襯墊密封時(shí)進(jìn)行，使得圖10B中翅片30的厚度(即FinFET體的厚度)不增加。如果對(duì)NFET和PFET需要不同厚度的柵襯墊，在外延步驟之前需要生成不同的襯墊厚度。柵襯墊厚度的設(shè)置使得它們覆蓋包括傳統(tǒng)環(huán)形和延伸注入的翅片區(qū)域，這對(duì)本領(lǐng)域的技術(shù)人員是熟知的，從而阻止了與那些注入在S/D的摻雜及隨后的退火過(guò)程中的干擾。
在該點(diǎn)該工藝可以根據(jù)SARC2工藝?yán)^續(xù)進(jìn)行，這對(duì)該領(lǐng)域的技術(shù)人員是熟知的。該工藝還可以應(yīng)用于一種工藝流程，其中源/漏區(qū)在硅翅片刻蝕前由光刻定義，如Choi等，IEDM 201，p.421-424所描述的。
總之，優(yōu)選的工藝流程輪廓是形成翅片寬度將是晶體管的體。
形成一個(gè)多晶柵與翅片在晶體管體交叉。
用氧化物覆蓋翅片。
在凸出柵材料上形成一個(gè)保形蓋帽(在氧化物上覆蓋翅片)。
向下刻蝕氧化物直至BOX，由此形成一個(gè)柵覆蓋層，并過(guò)刻蝕直到S/D中翅片的硅暴露出來(lái)。
加厚翅片而柵由柵覆蓋物覆蓋。
更為細(xì)節(jié)的工藝流程是形成翅片寬度將是晶體管的體。
形成一個(gè)多晶柵40與翅片在晶體管體交叉。
淀積，平面化以及預(yù)摻雜柵多晶硅，淀積氧化物42，氮化物蓋帽45，氧化物蓋帽46；定義硬掩膜區(qū)(可選抗蝕劑修整，氮化物修整)；刻蝕柵疊層，去除氧化物46。
氧化柵，淀積氧化物襯片；環(huán)形及延伸注入；氮化物襯片37用填充氧化物50覆蓋翅片；平面化至柵蓋帽。
氧化物50凹陷至柵蓋帽下和翅片上的水平。
在凸出柵材料上形成一個(gè)保形蓋帽(在氧化物上覆蓋翅片)。
各向異性刻蝕蓋帽，形成柵側(cè)壁直到填充氧化物。
氧化物淀積和平面化以改進(jìn)光刻工藝窗，如果光刻工藝窗口足夠大，那么這些步驟也可以不需要。
光刻，在翅片，柵上開(kāi)窗。
向下刻蝕氧化物直至BOX，由此形成一個(gè)柵覆蓋層(氮化物在頂，氧化物在底)，并過(guò)刻蝕直到S/D中翅片的硅暴露出來(lái)。
加厚翅片而柵由柵覆蓋物覆蓋。
一個(gè)可選擇的工藝流程具有節(jié)省一個(gè)氧化物淀積以及氧化物平面化步驟的優(yōu)點(diǎn)，以及留下一些氧化物翅片生成形貌的缺點(diǎn)，但是在后面工藝中可以使用標(biāo)準(zhǔn)的(不是額外的)氧化物平面化步驟平面化形成翅片寬度將是晶體管的體。
形成一個(gè)多晶柵40與翅片在晶體管體交叉。
淀積，平面化以及預(yù)摻雜柵多晶硅，淀積氧化物42，氮化物蓋帽45，氧化物蓋帽46；定義硬掩膜區(qū)(可選抗蝕劑修整，氮化物修整)；刻蝕柵疊層，去除氧化物46。
氧化柵，淀積氧化物襯片；環(huán)形及延伸注入；氮化物襯片37用填充氧化物50覆蓋翅片；平面化至柵蓋帽。
光刻，在翅片，柵上開(kāi)窗。
氧化物50凹陷至柵蓋帽下和翅片上的水平。
在柵和翅片上形成一個(gè)保形蓋帽。
各向異性刻蝕蓋帽，如前面的工藝次序向下刻蝕氧化物直至BOX，或者，如果使用氮化物襯片的化，刻蝕直至氮化物。
加厚翅片而柵由柵覆蓋物覆蓋。
然后以標(biāo)準(zhǔn)的FinFET工藝?yán)^續(xù)進(jìn)行每一個(gè)描述的工藝，例如在J.Kedzierski等，IEEE Transactions on Electron Devices v.50 n.4 April2003 p.952-958中所描述的，或者該領(lǐng)域熟知的任何形成標(biāo)準(zhǔn)后端工藝的方便的方法。
盡管已經(jīng)根據(jù)一個(gè)優(yōu)選實(shí)施例描述本發(fā)明，該領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到本發(fā)明可以在權(quán)利要求書(shū)的精神和范圍內(nèi)以各種方案實(shí)施。
權(quán)利要求
1.一種形成FinFET的方法，包括如下步驟在一個(gè)硅襯底上形成一套具有翅片高度和翅片厚度的翅片；形成一個(gè)柵，含有的柵高度大于所述翅片高度，并與所述翅片在一個(gè)體區(qū)域交叉并通過(guò)一個(gè)柵絕緣體與之分開(kāi)；淀積第一暫時(shí)材料到所述翅片上和所述柵高度下的第一水平；在所述柵上形成一個(gè)保形層；使用所述保形層作為一個(gè)硬掩膜，刻蝕所述暫時(shí)材料，由此形成所述柵之上的復(fù)合柵覆蓋物并暴露所述翅片的邊；以及增加所述翅片的厚度，而所述柵通過(guò)所述柵覆蓋物與所述一套翅片隔離。
2.根據(jù)權(quán)利要求1的方法，其中所述翅片由硅形成，所述第一暫時(shí)材料是氧化物以及所述保形層是氮化物，借以使所述復(fù)合層包括處于較低部分中的氧化物，和處于較高部分中的氮化物。
3.根據(jù)權(quán)利要求2的方法，進(jìn)一步包括在所述較低部分以選擇氮化物的方法刻蝕所述氧化物的步驟，由此在所述較低部分減小所述氧化物的厚度。
4.根據(jù)權(quán)利要求3的方法，其中在所述較低部分中的所述氧化物在N型FinFET中降低到第一厚度，在P型FinFET中降低到第二厚度。
5.根據(jù)權(quán)利要求1的方法，其中所述增加所述翅片厚度的步驟通過(guò)在多晶翅片上外延生長(zhǎng)實(shí)現(xiàn)。
6.根據(jù)權(quán)利要求5的方法，其中所述翅片由硅形成，所述第一暫時(shí)材料是氧化物以及所述保形層是氮化物，借以使所述復(fù)合物層包括處在較低部分中的氧化物，和處于較高部分中的氮化物。
7.根據(jù)權(quán)利要求6的方法，進(jìn)一步包括在所述較低部分以選擇氮化物的方法刻蝕所述氧化物的步驟，由此在所述較低部分中減小所述氧化物的厚度。
8.根據(jù)權(quán)利要求7的方法，其中在所述較低部分中的所述氧化物在N型FinFET中降低到第一厚度，在P型FinFET中降低到第二厚度。
9.根據(jù)權(quán)利要求1的方法，其中所述硅襯底是一個(gè)SOI襯底，含有在一個(gè)掩埋絕緣層上的一個(gè)硅器件層，所述翅片形成于所述器件層中。
10.根據(jù)權(quán)利要求9的方法，其中所述翅片由硅形成，所述第一暫時(shí)材料是氧化物以及所述保形層是氮化物，借以使所述復(fù)合物層包括處于較低部分的氧化物，和處于較高部分的氮化物。
11.根據(jù)權(quán)利要求10的方法，進(jìn)一步包括在所述較低部分中以選擇氮化物的方法刻蝕所述氧化物的步驟，由此在所述較低部分中減小所述氧化物的厚度。
12.根據(jù)權(quán)利要求11的方法，其中在所述較低部分中的所述氧化物在N型FinFET中降低到第一厚度，在P型FinFET中降低到第二厚度。
13.一種形成FinFET的方法，包括步驟在一個(gè)硅襯底上形成一套具有翅片高度和翅片厚度的翅片；形成一個(gè)柵，具有的柵高度大于所述翅片高度，并與所述翅片在一個(gè)體區(qū)域交叉并通過(guò)一個(gè)柵絕緣體與之分開(kāi)；淀積第一暫時(shí)材料直到到達(dá)所述柵高度的第一水平；凹陷所述暫時(shí)材料直到高度在所述柵高度下和所述翅片之上；在所述柵和翅片上形成一個(gè)保形帽層；使用所述保形帽層作為硬掩膜，刻蝕所述暫時(shí)材料，由此暴露所述翅片；以及增加所述翅片的厚度，而所述柵通過(guò)所述帽層與所述一套翅片隔離。
14.根據(jù)權(quán)利要求13的方法，其中所述翅片由硅形成，所述第一暫時(shí)材料是氧化物以及所述保形層是氮化物，借以使所述復(fù)合層包括處于較低部分的氧化物，和處于較高部分的氮化物。
15.根據(jù)權(quán)利要求14的方法，進(jìn)一步包括在所述較低部分中以選擇氮化物的方法刻蝕所述氧化物的步驟，由此在所述較低部分中減小所述氧化物的厚度。
16.根據(jù)權(quán)利要求15的方法，其中在所述較低部分中的所述氧化物在N型FinFET中降低到第一厚度，在P型FinFET中降低到第二厚度。
17.根據(jù)權(quán)利要求13的方法，其中所述增加所述翅片厚度的步驟通過(guò)在多晶翅片上外延生長(zhǎng)實(shí)現(xiàn)。
18.根據(jù)權(quán)利要求17的方法，其中所述翅片由硅形成，所述第一暫時(shí)材料是氧化物以及所述保形層是氮化物，借以使所述復(fù)合層包括處于較低部分的氧化物，和處于較高部分的氮化物。
19.根據(jù)權(quán)利要求18的方法，進(jìn)一步包括在所述較低部分中以選擇氮化物的方法刻蝕所述氧化物的步驟，由此在所述較低部分中減小所述氧化物的厚度。
20.根據(jù)權(quán)利要求19的方法，其中在所述較低部分中的所述氧化物在N型FinFET中降低到第一厚度，在P型FinFET中降低到第二厚度。
21.根據(jù)權(quán)利要求13的方法，其中所述硅襯底是一個(gè)SOI襯底，含有在一個(gè)掩埋絕緣層上的一個(gè)硅器件層，所述翅片形成于所述器件層中。
22.根據(jù)權(quán)利要求21的方法，其中所述翅片由硅形成，所述第一暫時(shí)材料是氧化物以及所述保形層是氮化物，借以使所述復(fù)合層包括處于較低部分的氧化物，和處于較高部分的氮化物。
23.根據(jù)權(quán)利要求22的方法，進(jìn)一步包括在所述較低部分中以選擇氮化物的方法刻蝕所述氧化物的步驟，由此在所述較低部分中減小所述氧化物的厚度。
24.根據(jù)權(quán)利要求23的方法，其中在所述較低部分中的所述氧化物在N型FinFET中降低到第一厚度，在P型FinFET中降低到第二厚度。
全文摘要
在一種FinFET集成電路工藝中，翅片在體區(qū)以體厚度形成，然后在體外面的源/漏區(qū)加厚以改進(jìn)導(dǎo)電性。加厚通過(guò)外延淀積完成而柵覆蓋一層復(fù)合物柵覆蓋層，以阻止柵的加厚，可以縮短?hào)诺皆?漏。
文檔編號(hào)H01L21/84GK1641845SQ20041009268
公開(kāi)日2005年7月20日 申請(qǐng)日期2004年11月16日 優(yōu)先權(quán)日2003年12月8日
發(fā)明者約臣·C·貝恩特納爾 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司