專利名稱：畫素結構及其制造方法
技術領域：
本發(fā)明涉及一種畫素結構及其制造方法，且特別是涉及一種薄膜電晶體陣列基板的畫素結構及其制造方法(PIXEL STRUCTURE ANDMANUFRACTURING METHOD THEREOF)。
背景技術：
薄膜電晶體液晶顯示器(thin film transistor liquid crystaldisplay，TFT-LCD)主要由薄膜電晶體陣列基板、彩色濾光陣列基板和液晶層所構成，其中薄膜電晶體陣列基板是由多個陣列排列的薄膜電晶體以及與每一個薄膜電晶體對應配置的畫素電極(pixel electrode)所組成。而薄膜電晶體是用來作為液晶顯示單元的開關元件。此外，為了控制個別的畫素單元，通常會經由掃描配線(scan line)與資料配線(date line)以選取特定的畫素，并藉由提供適當?shù)牟僮麟妷?，以顯示對應此畫素的顯示資料。另外，上述的畫素電極的部分區(qū)域通常會覆蓋于掃描配線或是共用配線(common line)上，以形成儲存電容?，F(xiàn)有習知技術中，常見的儲存電容可區(qū)分為金屬層-絕緣層-金屬層(metal-insulator-metal，MIM)以及金屬層-絕緣層-銦錫氧化物層(metal-insulator-ITO，MII)兩種架構，以下將針對上述兩種架構的儲存電容結構進行詳細的說明。
請參閱圖1所示，其為現(xiàn)有習知金屬層-絕緣層-金屬層(MIM)架構的儲存電容的剖面示意圖。如圖1所示，在現(xiàn)有習知的畫素結構中，金屬層-絕緣層-金屬層(MIM)架構的儲存電容Cst通常是藉由掃描配線或共用配線100與其上方的上電極120耦合而成。值得注意的是，在金屬層-絕緣層-金屬層(MIM)架構的儲存電容中，掃描配線或共用配線100與上電極120是藉由閘極絕緣層110彼此電性絕緣，因此儲存電容值Cst與閘極絕緣層110的厚度有關。換言之，閘極絕緣層110的厚度越小，儲存電容值Cst就越大。此外，畫素電極140是藉由保護層130中的接觸窗132與上電極120電性連接。
請參閱圖2所示，其為現(xiàn)有習知金屬層-絕緣層-銦錫氧化物層(MII)架構的儲存電容的剖面示意圖。如圖2所示，在現(xiàn)有習知的畫素結構中，金屬層-絕緣層-銦錫氧化物層(MII)架構的儲存電容通常是藉由掃描配線或共用配線200與其上方的畫素電極230耦合而成。與金屬層-絕緣層-金屬層(MIM)架構不同之處在于，金屬層-絕緣層-銦錫氧化物層(MII)架構的儲存電容中的掃描配線或共用配線200與畫素電極230是藉由閘極絕緣層210與保護層220彼此電性絕緣，因此儲存電容值Cst與閘極絕緣層210及保護層220的總厚度有關。換言之，閘極絕緣層210及保護層220的總厚度越小，儲存電容值Cst就越大。
在現(xiàn)有習知的薄膜電晶體陣列基板中，若要在不影響開口率的前提下增加儲存電容值Cst，則必須直接縮減閘極絕緣層210及/或保護層220的整體厚度。特別地，若直接縮減閘極絕緣層210及/或保護層220的整體厚度則有可能使得薄膜電晶體的元件可靠性(reliability)下降。
由此可見，上述現(xiàn)有的薄膜電晶體陣列基板仍存在有不便與缺陷，而亟待加以進一步改進。為了解決薄膜電晶體陣列基板存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，此顯然是相關業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的薄膜電晶體陣列基板存在的缺陷，本發(fā)明人基于從事此類產品設計制造多年豐富的實務經驗及專業(yè)知識，并配合學理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設一種新的畫素結構及其制造方法，能夠改進一般現(xiàn)有的薄膜電晶體陣列基板，使其更具有實用性。經過不斷的研究、設計，并經反復試作及改進后，終于創(chuàng)設出確具實用價值的本發(fā)明。

發(fā)明內容
本發(fā)明的目的在于，克服現(xiàn)有的畫素結構存在的缺陷，而提供一種新的畫素結構，所要解決的技術問題是使其具有較高儲存電容值Cst，從而更加適于實用。
本發(fā)明的另一目的在于，提供一種畫素結構，所要解決的技術問題是使其在不改變開口率的情況下具有較高的儲存電容值Cst，從而更加適于實用。
本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和有益效果。由以上技術方案可知，為了達到前述發(fā)明目的，本發(fā)明提出一種畫素結構，其適于藉由一基板上的一掃描配線以及一資料配線控制。此畫素結構包括一薄膜電晶體、一畫素電極、一共用配線、一第一介電層與一第二介電層。其中，薄膜電晶體是配置在基板上，且薄膜電晶體是藉由掃瞄配線與資料配線控制。此外，畫素電極是配置在基板上，且畫素電極是與薄膜電晶體電性連接。另外，共用配線是配置在畫素電極下方的基板上，而第一介電層由薄膜電晶體中延伸至畫素電極下方，以覆蓋共用配線。再者，第二介電層是覆蓋薄膜電晶體，并由薄膜電晶體延伸至畫素電極下方。特別地，畫素電極與共用配線是耦合為一儲存電容，且畫素電極與共用配線之間的最小距離是小于薄膜電晶體中的第一介電層與第二介電層的厚度總和。
依照本發(fā)明的較佳實施例，上述的第二介電層例如具有一凹陷，其是位于共用配線上方，且畫素電極與共用配線之間的最小距離是大于薄膜電晶體中第一介電層的厚度。
依照本發(fā)明的較佳實施例，上述的第二介電層例如具有一開口，其是暴露出共用配線上方的第一介電層的部分區(qū)域，且畫素電極與共用配線之間的最小距離是等于薄膜電晶體中第一介電層的厚度。
依照本發(fā)明的較佳實施例，上述的第一介電層與第二介電層例如具有一凹陷，其是位于共用配線上方，且畫素電極與共用配線之間的最小距離是小于薄膜電晶體中第一介電層的厚度。
依照本發(fā)明的較佳實施例，上述的薄膜電晶體包括一閘極、一通道層(channel layer)與一源極/汲極。閘極是配置在基板上，而閘極是與掃瞄配線電性連接，且第一介電層是覆蓋閘極。此外，通道層是配置在閘極上方的第一介電層上，而源極/汲極是配置在通道層上，其中源極/汲極分別電性連接至資料配線與畫素電極，且第二介電層是覆蓋源極/汲極。
依照本發(fā)明的較佳實施例，上述的第一介電層與第二介電層具有一接觸窗，其中畫素電極是經由接觸窗電性連接至源極/汲極。
依照本發(fā)明的較佳實施例，上述的薄膜電晶體更包括一歐姆接觸層(ohmic contact layer)，其是配置在通道層與源極/汲極之間。
基于上述目的或其他目的，本發(fā)明提出一種畫素結構，其適于藉由一基板上的一掃描配線以及一資料配線控制。此畫素結構包括一薄膜電晶體、一畫素電極、一共用配線、一第一介電層與一第二介電層。其中，薄膜電晶體是配置在基板上，且薄膜電晶體是藉由掃瞄配線與資料配線控制。此外，畫素電極是配置在基板上，并延伸至掃瞄配線上方，且畫素電極是與薄膜電晶體電性連接。另外，第一介電層由薄膜電晶體中延伸至畫素電極下方，而第二介電層是覆蓋薄膜電晶體，并由薄膜電晶體延伸至畫素電極下方。特別地，畫素電極與掃瞄配線是耦合為一儲存電容，且畫素電極與掃瞄配線之間的最小距離是小于薄膜電晶體中的第一介電層與第二介電層的厚度總和。
依照本發(fā)明的較佳實施例，上述的第二介電層例如具有一凹陷，其是位于掃瞄配線上方，且畫素電極與掃瞄配線之間的最小距離是大于薄膜電晶體中第一介電層的厚度。
依照本發(fā)明的較佳實施例，上述的第二介電層例如具有一開口，其是暴露出位于掃瞄配線上方的第一介電層的部分區(qū)域，且畫素電極與掃瞄配線之間的最小距離是等于薄膜電晶體中第一介電層的厚度。
依照本發(fā)明的較佳實施例，上述的第一介電層與第二介電層例如具有一凹陷，其是位于掃瞄配線上方，且畫素電極與掃瞄配線之間的最小距離是小于薄膜電晶體中第一介電層的厚度。
依照本發(fā)明的較佳實施例，上述的薄膜電晶體包括一閘極、一通道層(channel layer)與一源極/汲極。閘極是配置在基板上，而閘極是與掃瞄配線電性連接，且第一介電層是覆蓋閘極。此外，通道層是配置在閘極上方的第一介電層上，而源極/汲極是配置在通道層上，其中源極/汲極分別電性連接至資料配線與畫素電極，且第二介電層是覆蓋源極/汲極。
依照本發(fā)明的較佳實施例，上述的第一介電層與第二介電層具有一接觸窗，其中畫素電極是經由接觸窗電性連接至源極/汲極。
依照本發(fā)明的較佳實施例，上述的薄膜電晶體更包括一歐姆接觸層，其是配置在通道層與源極/汲極之間。
基于上述，相較于現(xiàn)有習知技術，本發(fā)明的畫素結構不僅不影響開口率，更具有較高的儲存電容值。此外，本發(fā)明的畫素結構的制造方法與現(xiàn)有制程相容，因此在不改變制程的情況下，能夠增加單位面積的儲存電容值。
經由上述可知，本發(fā)明是關于一種畫素結構及其制造方法，其中的畫素結構包括一薄膜電晶體、一畫素電極、一共用配線、一第一介電層與一第二介電層。薄膜電晶體與畫素電極均配置在基板上，且畫素電極是與薄膜電晶體電性連接。共用配線是配置在畫素電極下方的基板上，而第一介電層由薄膜電晶體中延伸至畫素電極下方，以覆蓋共用配線。第二介電層是覆蓋薄膜電晶體，并由薄膜電晶體延伸至畫素電極下方。畫素電極與共用配線是耦合為一儲存電容，且畫素電極與共用配線之間的最小距離是小于薄膜電晶體中的第一介電層與第二介電層的厚度總和。
綜上所述，本發(fā)明的畫素結構及其制造方法至少具有下列優(yōu)點1、相較于現(xiàn)有習知技術，本發(fā)明的畫素結構具有較高的儲存電容值。
2、相較于現(xiàn)有習知技術，本發(fā)明的畫素結構在不改變開口率的情況下具有較高的儲存電容值。
3、本發(fā)明的畫素結構的制造方法與現(xiàn)有制程相容，在不改變制程的情況下，能夠增加單位面積的儲存電容值。
綜上所述，本發(fā)明特殊的畫素結構及其制造方法，其具有上述諸多的優(yōu)點及實用價值，并在同類技術中未見有類似的設計公開發(fā)表或使用而確屬創(chuàng)新，其不論在技術上或功能上皆有較大的改進，在技術上有較大的進步，并產生了好用及實用的效果，且較現(xiàn)有的畫素結構及其制造方法具有增進的多項功效，從而更加適于實用，而具有產業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1是現(xiàn)有習知金屬層-絕緣層-金屬層架構的儲存電容的剖面示意圖。
圖2是現(xiàn)有習知金屬層-絕緣層-銦錫氧化物層架構的儲存電容的剖面示意圖。
圖3A是依照本發(fā)明第一較佳實施例的畫素結構的俯視圖。
圖3B是沿圖3A的I-I’線的剖面示意圖。
圖3C是沿圖3A的II-II’線的剖面示意圖。
圖4A至圖4C是依照本發(fā)明第一較佳實施例的畫素結構的制造方法的剖面示意圖。
圖5A至圖5C是依照本發(fā)明第二較佳實施例的畫素結構的制造方法的剖面示意圖。
圖6A至圖6C是依照本發(fā)明第三較佳實施例的畫素結構的制造方法的剖面示意圖。
圖7A是依照本發(fā)明第四較佳實施例的畫素結構的俯視圖。
圖7B是依照本發(fā)明第四較佳實施例的畫素結構的剖面示意圖。
圖8是依照本發(fā)明第五較佳實施例的畫素結構的剖面示意圖。
圖9是依照本發(fā)明第六較佳實施例的畫素結構的剖面示意圖。
100、200掃描配線或共用配線110、210閘極絕緣層120上電極 130、220保護層132、440a、440c接觸窗 230、450畫素電極310基板 310a周邊電路區(qū)320掃描配線 330資料配線340圖案化光阻層340a、340c、442b、542b開口340b、342b、344b、440b、444b、540b、544b凹陷400畫素結構 412閘極414源極/汲極 416通道層418歐姆接觸層 420共用配線430第一介電層 440第二介電層460接墊具體實施方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發(fā)明提出的畫素結構及其制造方法其具體實施方式
及其功效，詳細說明如后。
第一實施例請參閱圖3A所示，其是依照本發(fā)明第一較佳實施例的畫素結構的俯視圖。請參閱圖3B所示，其是沿圖3A的I-I’線的剖面示意圖，而圖3C是沿圖3A的II-II’線的剖面示意圖。請先參閱圖3A所示，畫素結構400適于藉由一基板310上的一掃描配線320以及一資料配線330控制，其中基板310例如為玻璃基板、塑膠基板或是其他材質的基板。
同時參閱圖3A至3C所示，畫素結構400包括一薄膜電晶體410、一共用配線420、一第一介電層430、一第二介電層440與一畫素電極450。其中，薄膜電晶體410是配置在基板310上，且薄膜電晶體410是藉由掃瞄配線320與資料配線330控制。此外，薄膜電晶體410包括一閘極412、一源極/汲極414以及一通道層416，其中閘極412與共用配線420是配置在基板310上，而閘極412是與掃瞄配線320電性連接。此外，閘極412與共用配線420的材質例如是鉻、鋁或其他導體材質。
如圖3C所示，第一介電層430是覆蓋閘極412與共用配線420上，而第一介電層430的材質例如是氧化硅、氮化硅或是其他介電材質。此外，通道層416是配置在閘極412上方的第一介電層430上，而源極/汲極414是配置在通道層416上，而源極/汲極414其中之一是與資料配線330電性連接。上述的源極/汲極414的材質例如是鉻、鋁或其他導體材質。
更詳細而言，為了提高元件的效能，薄膜電晶體410更包括一歐姆接觸層418，其配置在通道層416與源極/汲極414之間。此外，通道層416的材質例如是非晶硅(amorphous silicon)，而歐姆接觸層418的材質例如為n型摻雜的非晶硅(n-type doped amorphous silicon)。
第二介電層440是覆蓋源極/汲極414，其中第二介電層440的材質例如是氧化硅、氮化硅或是其他介電材質。此外，畫素電極450是配置在基板310上，且畫素電極450是與源極/汲極414電性連接，其中銦錫氧化物(indium tin oxide，ITO)、銦鋅氧化物(indium zinc oxide，IZO)或是其他導體材料。更詳細而言，第一介電層430與第二介電層440具有一接觸窗440a，而畫素電極450是經由接觸窗440a電性連接至源極/汲極414。
如圖3C所示，上述的畫素電極450與共用配線420是耦合為一儲存電容，而此儲存電容是屬于一種金屬層-絕緣層-銦錫氧化物層(MII)架構的儲存電容。值得注意的是，畫素電極450與共用配線420之間的最小距離D1是小于薄膜電晶體410中的第一介電層430的厚度D2與第二介電層440的厚度D3的總和。
舉例而言，第一介電層430與第二介電層440具有一凹陷440b，其是位于共用配線420上方，因此畫素電極450與共用配線420之間的最小距離D1是小于位于閘極412上方的第一介電層430的厚度D2與第二介電層440的厚度D3的總和。
如圖2所示，相較于現(xiàn)有習知技術，畫素電極450與共用配線420之間的距離較近，因此畫素結構400具有較高的儲存電容值。此外，在不影響開口率(aperture ratio)的情況下，本發(fā)明的畫素結構400具有較高的儲存電容值，而有關于此種畫素結構400的制造方法將詳述于后。
請參閱圖4A至圖4C所示，其是依照本發(fā)明第一較佳實施例的畫素結構的制造方法的剖面示意圖。請先參閱圖4A，上述的畫素結構400的制造方法包括下列步驟首先，在基板310上形成一閘極412與一共用配線420，并且在基板310的一周邊電路區(qū)310a上，形成一接墊460，其中閘極412、掃瞄配線420與接墊460例如是同時形成，而掃瞄配線420是電性連接接墊460與閘極412。上述的接墊460適于與驅動晶片電性連接。此外，形成掃瞄配線320、閘極412、共用配線420與接墊460的步驟例如是先以濺鍍(sputtering)或物理氣相沉積(physics vapor deposition，PVD)在基板310上形成一導體材料層(圖中未示)，再對于此導體材料層進行圖案化制程，以形成掃瞄配線320、閘極412、共用配線420與接墊460。
然后，在基板310上形成一第一介電層430，其中第一介電層430是覆蓋掃瞄配線320、閘極412、共用配線420與接墊460。此外，形成第一介電層430的方法例如是化學氣相沉積(chemical vapor deposition，CVD)制程或電漿加強化學氣相沉積(plasma enhanced CVD，PECVD)制程。
在第一介電層430上先形成一通道層416，然后在通道層416上形成一歐姆接觸層418。接著，在歐姆接觸層418上形成一源極/汲極414，其中源極/汲極414是與資料配線330電性連接。此外，源極/汲極414與資料配線330例如是同時形成，而形成源極/汲極414與資料配線330的步驟例如是先以濺鍍制程或物理氣相沉積制程在基板310上形成一導體材料層(圖中未示)，再對于此導體材料層進行圖案化制程，以形成源極/汲極414與資料配線330。
在基板310上形成一第二介電層440，以覆蓋源極/汲極414、資料配線330與接墊460。舉例而言，形成第二介電層440的方式例如是化學氣相沉積制程或電漿加強化學氣相沉積制程。
在基板310上形成一圖案化光阻層340，其中圖案化光阻層340具有凹陷340b、開口340a以及開口340c。此外，凹陷340b是位于共用配線420上方，而凹陷340b與第二介電層440的最小距離為D4。另外，開口340a是暴露出源極/汲極414上方的第二介電層440的部分表面，而開口340c是暴露出接墊460上方的第二介電層440的部分表面。再者，圖案化光阻層340的步驟例如是在基板310上形成一光阻材料層，再對于此光阻材料層進行曝光與顯影制程，以形成圖案化光阻層340。值得注意的是，共用配線420上方尚有厚度D4的圖案化光阻層340，D4的厚度小于一般光阻厚度。
請參閱圖4B與圖4C，使用圖案化光阻層340進行蝕刻，直到在第一介電層430與第二介電層440內形成一接觸窗440a與440c，而接觸窗440a與440c是分別暴露出源極/汲極414的部分表面與接墊460的部分表面，其中接墊460作為蝕刻終止層。此時，共用配線420上方的第二介電層440是完全移除，而第一介電層430是移除部分厚度，因此在共用配線420上方的第一介電層430與第二介電層440內形成凹陷440b。換言之，共用配線420上方尚余部分厚度的第一介電層430。
請繼續(xù)參閱圖4C，移除圖案化光阻層340，然后在基板310上形成一畫素電極450，其中畫素電極450是經由接觸窗440a電性連接至源極/汲極414，且畫素電極450與共用配線420是耦合為一儲存電容。值得注意的是，本發(fā)明的畫素結構的制造方法與現(xiàn)有制程相容，在不增加制程步驟的情況下，能夠增加單位面積的儲存電容值。此外，由上述制程可知，共用配線420上方的圖案化光阻層340的厚度D4將決定畫素電極450與共用配線420之間的最小距離D1。換言之，藉由變更共用配線420上方的圖案化光阻層340的厚度將可制造出具有不同儲存電容值的畫素結構，而有關于此種設計將詳述如后。
第二實施例請參閱圖5A至圖5C所示，其是依照本發(fā)明第二較佳實施例的畫素結構的制造方法的剖面示意圖。第二較佳實施例與第一較佳實施例相似，故此處僅針對二者的差異處進行詳細的說明。
請先參閱圖5A，在形成閘極412、共用配線420、接墊460、第一介電層430、半導體層416、源極/汲極414與第二介電層440之后，在基板310上形成一圖案化光阻層340，而位于共用配線420上方的圖案化光阻層340具有一凹陷342b，因此共用配線420上方尚有厚度D4’的圖案化光阻層340。然后，使用此圖案化光阻層340進行蝕刻，經過蝕刻與灰化(ashing)與蝕刻制程直到接墊460是暴露于外。此時，第二介電層440具有一開口442b，其是暴露出共用配線420上方的第一介電層430的部分表面。
接著，在移除圖案化光阻層340之后，在第二介電層440形成一畫素電極450，其中畫素電極450與共用配線420的最小距離D1’是小于第一介電層430的厚度D2與第二介電層440的厚度D3的總和。相較于現(xiàn)有習知技術，第二實施例的畫素結構的制造方法所形成的畫素結構具有較高的儲存電容值。
第三實施例請參閱圖6A至圖6C所示，其是依照本發(fā)明第三較佳實施例的畫素結構的制造方法的剖面示意圖。第三較佳實施例與第一較佳實施例相似，故此處僅針對二者的差異處進行詳細的說明。
請先參閱圖6A，如同第一實施例，在形成閘極412、共用配線420、接墊460、第一介電層430、半導體層416、源極/汲極414與第二介電層440之后，在基板310上形成一圖案化光阻層340，而位于共用配線420上方的圖案化光阻層340具有一凹陷344b，因此共用配線420上方尚有厚度D4”的圖案化光阻層340。
然后，使用此圖案化光阻層340進行蝕刻，直到接墊460是暴露于外。此時，第二介電層440與第一介電層430具有一凹陷444b，其是位于共用配線420上方。接著，在移除圖案化光阻層340之后，在第二介電層440形成一畫素電極450，其中畫素電極450與共用配線420的最小距離D1”是小于第一介電層430的厚度D2與第二介電層440的厚度D3的總和。
如上所述，第一實施例至第三實施例均是在共用配線上形成金屬層-絕緣層-銦錫氧化物層(MII)架構的儲存電容，然而此種MII架構的儲存電容亦可形成于掃瞄配線上，其是詳述如后。
第四實施例請參閱圖7A所示，其是依照本發(fā)明第四較佳實施例的畫素結構的俯視圖，而圖7B是依照本發(fā)明第四較佳實施例的畫素結構的剖面示意圖。第四較佳實施例與第一較佳實施例相似，故此處僅針對二者的差異處進行詳細的說明。
請參閱圖7A與圖7B，畫素電極550是延伸至掃瞄配線320上方，其中畫素電極550與掃瞄配線320是耦合為一儲存電容，且畫素電極550與掃瞄配線320之間的最小距離是小于薄膜電晶體中的第一介電層430與第二介電層440的厚度總和。舉例而言，第二介電層440具有一凹陷540b，其是位于掃瞄配線320上方，且畫素電極550與掃瞄配線320之間的最小距離D1是大于薄膜電晶體中第一介電層430的厚度D2。此外，凹陷540b的形成方式與第一實施例的凹陷440b的形成方式相似。
第五實施例請參閱圖8所示，其是依照本發(fā)明第五較佳實施例的畫素結構的剖面示意圖。第五較佳實施例與第二較佳實施例相似，故此處僅針對二者的差異處進行詳細的說明。
請參閱圖8，第二介電層440具有一開口542b，其是位于掃瞄配線320上方，且開口542b是暴露出掃瞄配線320的部分區(qū)域。此外，開口542b的蝕刻過程是以暴露出接墊460為蝕刻中止。此時，畫素電極550與掃瞄配線320之間的最小距離D1’是等于薄膜電晶體中第一介電層430的厚度D1。另外，開口542b的形成方式與第二實施例的開口442b的形成方式相似。
第六實施例請參閱圖9所示，其是依照本發(fā)明第六較佳實施例的畫素結構的剖面示意圖。請參閱圖9，第六較佳實施例與第三較佳實施例相似，其不同之處在于第二介電層440具有一凹陷544b，其是位于掃瞄配線320上方。特別地，畫素電極550與掃瞄配線320之間的最小距離D1”是大于薄膜電晶體中第一介電層430的厚度D1。此外，凹陷544b的形成方式與第三實施例的凹陷442b的形成方式相似。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的方法及技術內容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種畫素結構，適于藉由一基板上的一掃描配線以及一資料配線控制，其特征在于其包括一薄膜電晶體，配置在該基板上，其中該薄膜電晶體是藉由該掃瞄配線與該資料配線控制；一畫素電極，配置在該基板上，且該畫素電極是與該薄膜電晶體電性連接；一共用配線，配置在該畫素電極下方的該基板上；一第一介電層，由該薄膜電晶體中延伸至該畫素電極下方，以覆蓋該共用配線；以及一第二介電層，覆蓋該薄膜電晶體，并由該薄膜電晶體延伸至該畫素電極下方，其中該畫素電極是與該共用配線是耦合成一儲存電容，且該畫素電極與該共用配線之間的最小距離是小于該薄膜電晶體中該第一介電層與該第二介電層的厚度總和。
2.根據權利要求1所述的畫素結構，其特征在于其中該第二介電層具有一凹陷，其是位于該共用配線上方，且該畫素電極與該共用配線之間的最小距離是大于該薄膜電晶體中該第一介電層的厚度。
3.根據權利要求1所述的畫素結構，其特征在于其中該第二介電層具有一開口，其暴露出位于該共用配線上方的該第一介電層的部分區(qū)域，且該畫素電極與該共用配線之間的最小距離是等于該薄膜電晶體中該第一介電層的厚度。
4.根據權利要求1所述的畫素結構，其特征在于其中該第一介電層與該第二介電層具有一凹陷，其是位于該共用配線上方，且該畫素電極與該共用配線之間的最小距離是小于該薄膜電晶體中該第一介電層的厚度。
5.根據權利要求1所述的畫素結構，其特征在于其中該薄膜電晶體包括一閘極，配置在該基板上，其中該閘極是與該掃瞄配線電性連接，且該第一介電層是覆蓋該閘極；一通道層，配置在該閘極上方的該第一介電層上；以及一源極/汲極，配置在該通道層上，而該源極/汲極分別電性連接至該資料配線與該畫素電極，且該第二介電層是覆蓋該源極/汲極。
6.根據權利要求5所述的畫素結構，其特征在于其中該第一介電層與該第二介電層具有一接觸窗，且該畫素電極是經由該接觸窗電性連接至該源極/汲極。
7.根據權利要求5所述的畫素結構，其特征在于其中該薄膜電晶體更包括一歐姆接觸層，配置在該通道層與該源極/汲極之間。
8.一種畫素結構，適于藉由一基板上的一掃描配線以及一資料配線控制，其特征在于其包括一薄膜電晶體，配置在該基板上，其中該薄膜電晶體是藉由該掃瞄配線與該資料配線控制；一畫素電極，配置在該基板上，并延伸至該掃瞄配線上方，且該畫素電極是與該薄膜電晶體電性連接；一第一介電層，由該薄膜電晶體中延伸至該畫素電極下方；以及一第二介電層，覆蓋該薄膜電晶體，并由該薄膜電晶體延伸至該畫素電極下方，其中該畫素電極是與該掃描配線是耦合成一儲存電容，且該畫素電極與該掃描配線之間的最小距離是小于該薄膜電晶體中該第一介電層與該第二介電層的厚度總和。
9.根據權利要求8所述的畫素結構，其特征在于其中該第二介電層具有一凹陷，其是位于該掃描配線上方，且該畫素電極與該掃描配線之間的最小距離是大于該薄膜電晶體中該第一介電層的厚度。
10.根據權利要求8所述的畫素結構，其特征在于其中該第二介電層具有一開口，其是暴露出位于該掃描配線上方的該第一介電層的部分區(qū)域，且該畫素電極與該掃描配線之間的最小距離是等于該薄膜電晶體中該第一介電層的厚度。
11.根據權利要求8所述的畫素結構，其特征在于其中該第一介電層與該第二介電層具有一凹陷，其是位于該掃描配線上方，且該畫素電極與該掃描配線之間的最小距離是小于該薄膜電晶體中該第一介電層的厚度。
12.根據權利要求8所述的畫素結構，其特征在于其中該薄膜電晶體包括一閘極，配置在該基板上，其中該閘極是與該掃瞄配線電性連接，且該第一介電層是覆蓋該閘極；一通道層，配置在該閘極上方的該第一介電層上；以及一源極/汲極，配置在該通道層上，而該源極/汲極分別電性連接至該資料配線與該畫素電極，且該第二介電層是覆蓋該源極/汲極。
13.根據權利要求12所述的畫素結構，其特征在于其中該第一介電層與該第二介電層具有一接觸窗，且該畫素電極是經由該接觸窗電性連接至該源極/汲極。
14.根據權利要求12所述的畫素結構，其特征在于其中該薄膜電晶體更包括一歐姆接觸層，配置在該通道層與該源極/汲極之間。
全文摘要
本發(fā)明是關于一種畫素結構及其制造方法，其中的畫素結構包括一薄膜電晶體、一畫素電極、一共用配線、一第一介電層與一第二介電層。薄膜電晶體與畫素電極均配置在基板上，且畫素電極是與薄膜電晶體電性連接。共用配線是配置在畫素電極下方的基板上，而第一介電層由薄膜電晶體中延伸至畫素電極下方，以覆蓋共用配線。第二介電層是覆蓋薄膜電晶體，并由薄膜電晶體延伸至畫素電極下方。畫素電極與共用配線是耦合為一儲存電容，且畫素電極與共用配線之間的最小距離是小于薄膜電晶體中的第一介電層與第二介電層的厚度總和。
文檔編號H01L29/786GK1605920SQ20041009280
公開日2005年4月13日 申請日期2004年11月15日 優(yōu)先權日2004年11月15日
發(fā)明者來漢中 申請人:友達光電股份有限公司