專利名稱：使用硅－硅直接晶片鍵合、在具有不同晶向的混合襯底上的cmos的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于數(shù)字或模擬應(yīng)用的高性能金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，尤其涉及利用由于表面取向而載流子遷移率增強(qiáng)的MOSFET。
背景技術(shù)：
在現(xiàn)有的半導(dǎo)體技術(shù)中，CMOS器件，比如nFET或pFET，通常在單晶取向的半導(dǎo)體晶片(比如硅)上制備。具體而言，現(xiàn)在的大多數(shù)半導(dǎo)體器件都形成于具有(100)晶向的Si上。
眾所周知，對(duì)于(100)硅表面取向，電子具有較高的遷移率，而對(duì)于(110)表面取向，空穴具有較高的遷移率。也就是說，在(100)硅上空穴的遷移率值大致比該晶格取向的相應(yīng)電子的遷移率低2至4倍。為了補(bǔ)償這種差異，pFET通常設(shè)計(jì)有更大的寬度，以便平衡上拉電流和nFET的下拉電流，獲得均勻的電流切換。由于占據(jù)了較大的芯片面積，具有更大寬度的pFET不是所希望的。
另一方面，在(110)硅上空穴的遷移率比在(100)硅上高2倍；因此，(110)表面上形成的pFET比(100)表面上形成的pFET表現(xiàn)出明顯高的驅(qū)動(dòng)電流。遺憾的是，與(100)硅表面相比，(110)硅表面上的電子遷移率明顯下降。
從上述論述中可以推斷，由于具有優(yōu)良的空穴遷移率，(110)硅表面最適于用作pFET，然而這種晶向完全不適于nFET。相反，(100)硅表面最適于用作nFET，因?yàn)檫@種晶向利于電子遷移率。
已經(jīng)描述了通過晶片鍵合形成不同表面取向的平面式混合襯底的方法。在這些方案中，主要是通過半導(dǎo)體-絕緣體、或絕緣體-絕緣體的晶片結(jié)合得到平面式混合襯底，從而獲得用于高性能器件制造的在其各自優(yōu)化晶向上的pFET和nFET。然而，至少一種類型的MOSFET(pFET或nFET)是絕緣體上半導(dǎo)體(SOI)，其他類型的MOSFET或是體式半導(dǎo)體(bulk semiconductor)，或是具有較厚的SOI膜的SOI。
還有其他的技術(shù)，其中，pFET和nFET都在具有同樣厚度的SOI上制成，但使用附加的工藝步驟。由于寄生電容較低，SOI器件通常比體式元件具有更高的性能；然而，SOI器件具有浮體(即，阱)，眾所周知其作用取決于SOI的厚度。通常，每一SOI器件通過淺溝槽隔離(STI)區(qū)和埋置氧化物(BOX)相互分開。這種現(xiàn)有技術(shù)的結(jié)構(gòu)例如在圖1中示出。為了避免浮體作用，每個(gè)SOI器件需要其自己的本體接觸(body contact)。這種結(jié)構(gòu)將顯著增加芯片的面積，另一方面，在體式硅襯底上形成的MOSFET本體，通過阱接觸相連，通常阱接觸比STI深。盡管體式器件通過STI相互隔離，但它們的本體接觸可以通過公共的阱接觸相連；例如，參見圖2。
從上述論述看，需要提供一種在具有不同晶向的混合襯底上的具有pFET和nFET的結(jié)構(gòu)，其中pFET和nFET器件都是體式器件(bulk-like device)，且每個(gè)器件具有穿過所述阱或襯底的本體接觸。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種集成半導(dǎo)體器件，使不同類型的器件在混合襯底的特定晶向上形成、而提高每類器件的性能的方法。
本發(fā)明的另一目的是提供一種集成半導(dǎo)體器件、使pFET位于混合襯底的(110)晶面上、而nFET位于(100)晶面上的方法。
本發(fā)明的另一目的是提供一種在具有不同晶向的混合襯底上集成半導(dǎo)體器件、使每一器件為體式器件且位于提高器件性能的晶向上的方法。
本發(fā)明的另一目的是提供一種在具有不同晶向的混合襯底上集成半導(dǎo)體器件，使每一器件具有自己的穿過阱或襯底的本體接觸的方法。
本發(fā)明的另一目的是提供一種在具有不同晶面的混合襯底上集成不同CMOS器件的方法，其中在不同類型的CMOS器件之間形成隔離區(qū)。
本發(fā)明的這些和其他目的及優(yōu)點(diǎn)是通過這樣一種方法實(shí)現(xiàn)的，其中采用半導(dǎo)體-半導(dǎo)體，尤其是Si-Si，直接晶片鍵合作為工藝步驟之一。根據(jù)本發(fā)明，兩個(gè)具有不同晶向的半導(dǎo)體晶片或襯底經(jīng)受直接晶片鍵合工藝。在直接晶片鍵合后，獲得的混合襯底經(jīng)過圖案形成、蝕刻、半導(dǎo)體層再生長(zhǎng)，隔離形成和半導(dǎo)體器件形成。
本發(fā)明一方面涉及一種混合襯底，包含具有第一晶向的第一半導(dǎo)體層；和具有不同于第一晶向的第二晶向的第二半導(dǎo)體層，其中所述第一和第二半導(dǎo)體層被導(dǎo)電界面互相隔離。
本發(fā)明的另一方面涉及一種制造上述混合襯底的方法。具體而言，所述混合襯底是使用包含下述步驟的方法制造的提供包含第一晶向的第一半導(dǎo)體材料的第一半導(dǎo)體晶片，和包含不同于第一晶向的第二晶向的第二半導(dǎo)體材料的第二半導(dǎo)體晶片；使所述第一半導(dǎo)體晶片與所述第二半導(dǎo)體晶片鍵合，其中在兩晶片之間形成導(dǎo)電界面。
本發(fā)明的另一方面涉及一種集成的半導(dǎo)體結(jié)構(gòu)，包括包含具有第一晶向的第一器件區(qū)和具有第二晶向的第二器件區(qū)的混合結(jié)構(gòu)，所述第一晶向不同于所述第二晶向；將所述第一器件區(qū)和所述第二器件區(qū)分開的隔離區(qū)；和至少一個(gè)位于所述第一器件區(qū)的第一半導(dǎo)體器件，和至少一個(gè)位于所述第二器件區(qū)的第二半導(dǎo)體器件，其中所述第一半導(dǎo)體器件和所述第二半導(dǎo)體器件都是體式器件，并且兩器件都含有用作本體接觸的阱區(qū)。
本發(fā)明的另一方面涉及一種形成集成半導(dǎo)體結(jié)構(gòu)的方法，包括以下步驟
提供至少包含第一晶向的第一半導(dǎo)體層和被導(dǎo)電界面分開的第二晶向的第二半導(dǎo)體層的混合襯底，所述第一晶向不同于所述第二晶向，所述第一半導(dǎo)體層位于所述第二半導(dǎo)體層下方；選擇地蝕刻所述混合襯底的一部分，露出所述第一半導(dǎo)體層的表面；在所述第一半導(dǎo)體層的所述暴露表面上再生長(zhǎng)半導(dǎo)體材料，所述半導(dǎo)體材料具有與所述第一晶向相同的晶向；在所述第二半導(dǎo)體層和所述再生長(zhǎng)半導(dǎo)體材料上形成阱區(qū)；在所述再生長(zhǎng)半導(dǎo)體材料上形成至少一個(gè)第一半導(dǎo)體器件，在所述第二半導(dǎo)體層上形成至少一個(gè)第二半導(dǎo)體器件。


圖1是示出了包括在SOI襯底上的MOSFET的現(xiàn)有結(jié)構(gòu)的示意圖(通過剖面圖)，其中SOI襯底中有浮體。
圖2是示出了包括在體襯底上的MOSFET的現(xiàn)有結(jié)構(gòu)的示意圖(通過剖面圖)，其中襯底中有阱接觸。
圖3是示出了本發(fā)明的具有不同表面取向的混合襯底的示意圖(通過剖面圖)，其中所述混合襯底是通過半導(dǎo)體-半導(dǎo)體直接鍵合獲得的。
圖4A-4B是示出了為獲得圖3所示混合襯底的頂部薄半導(dǎo)體層的多種層轉(zhuǎn)移方法的示意圖(通過剖面圖)。
圖5A-5E是示出了在本發(fā)明中使用的、利用圖3的所述混合襯底作為起始襯底的基本工藝步驟的示意圖(通過剖面圖)。
圖6-11是示出了可以用于本發(fā)明的、在具有不同表面取向的混合襯底上的某些體式CMOS器件設(shè)計(jì)方案的示意圖(通過剖面圖)。
圖12A-12D是示出了用于形成本發(fā)明的應(yīng)變Si MOSFET的一種方法的示意圖(通過剖面圖)。
圖13A-13D是示出了用于形成本發(fā)明的應(yīng)變Si MOSFET的另一種方法的示意圖(通過剖面圖)。
圖14A-14D是示出了用于形成本發(fā)明的應(yīng)變Si MOSFET的另一種方法的示意圖(通過剖面圖)。
圖15A-15D是示出了用于形成本發(fā)明的應(yīng)變Si nFET和pFET的另一種方法的示意圖(通過剖面圖)。
圖16A-16D是示出了用于形成本發(fā)明的應(yīng)變Si nFET和pFET的另一種方法的示意圖(通過剖面圖)。
具體實(shí)施例方式
現(xiàn)在將參照本申請(qǐng)的附圖更詳細(xì)地描述本發(fā)明，本發(fā)明提供了一種利用半導(dǎo)體-半導(dǎo)體直接鍵合在具有不同晶向的混合襯底上形成CMOS器件的方法。
圖3示出了可用于本發(fā)明的具有不同晶向的初始混合襯底10。具體而言，混合襯底10包括第一(底部)半導(dǎo)體層12和第二(頂部)半導(dǎo)體層16，位于二者之間的鍵合界面14。根據(jù)本發(fā)明，第一半導(dǎo)體層12包含具有第一晶向的第一半導(dǎo)體材料，第二半導(dǎo)體層16包含具有不同于第一晶向的第二晶向的第二半導(dǎo)體材料。
混合襯底10的第一半導(dǎo)體層12由任何半導(dǎo)體材料構(gòu)成，例如包括Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP以及其他III/V或II/IV族復(fù)合半導(dǎo)體。上述半導(dǎo)體材料的組合也是可以的。第一半導(dǎo)體層12可以應(yīng)變，不應(yīng)變或者可以使用應(yīng)變和不應(yīng)變層的組合。第一半導(dǎo)體層12特征還在于具有可以是(110)，(111)或(100)的第一晶向。第一半導(dǎo)體層12可以在正處理的晶片頂部形成。
在第一半導(dǎo)體層12是體式處理用晶片(bulk handle wafer)的實(shí)施例中其厚度是晶片的厚度。
第二半導(dǎo)體層由任何可以與第一半導(dǎo)體層12相同或不同的半導(dǎo)體材料構(gòu)成。這樣，第二半導(dǎo)體層16可例如包括Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP以及其他III/V或II/IV族復(fù)合半導(dǎo)體。第二半導(dǎo)體層16也可包括上述半導(dǎo)體材料的組合。第二半導(dǎo)體層16可以應(yīng)變，不應(yīng)變或者可以使用應(yīng)變和不應(yīng)變層的組合，例如弛豫的SiGe上的應(yīng)變Si。
第二半導(dǎo)體層16特征還在于具有不同于第一晶向的第二晶向。因此，第二半導(dǎo)體層16的晶向是(100)，(111)或(110)，只要第二半導(dǎo)體層16的晶向不同于第一半導(dǎo)體層12的晶向。
根據(jù)用于形成混合襯底10的初始晶片，第二半導(dǎo)體層16的厚度可以變化。然而，通常第二半導(dǎo)體層16的厚度從約50nm至200μm，尤其推薦從約150nm至2μm。
鍵合界面14是導(dǎo)電界面，位于第一半導(dǎo)體層12和第二半導(dǎo)體層16之間。鍵合界面14的厚度約10nm或更小。鍵合界面14的厚度由使用的鍵合工藝，以及在鍵合前所述表面是否經(jīng)過疏水或親水劑處理決定。
第一半導(dǎo)體層12和第二半導(dǎo)體層16的確切晶向可以根據(jù)半導(dǎo)體層的材料以及隨后在其上形成的半導(dǎo)體器件類型而變化。例如，當(dāng)Si用作半導(dǎo)體材料時(shí)，電子的遷移率在(100)表面取向上較高，而空穴的遷移率在(110)表面取向上較高。在這種情況下，(100)Si表面用作nFET的器件層，而(110)Si表面用作pFET的器件層。
為使用例如在圖3中示出的混合襯底10獲得不同表面取向的體式器件，在第一和第二半導(dǎo)體層12和16之間的界面14最好具有較好的導(dǎo)電性。為了保持第二半導(dǎo)體層16較高的結(jié)晶質(zhì)量，在混合襯底10的形成和后續(xù)處理過程中，缺陷/電荷應(yīng)位于界面14附近，且不進(jìn)入第二半導(dǎo)體16(特別是表面附近)。
在本發(fā)明中，圖3所示的混合襯底10通過半導(dǎo)體-半導(dǎo)體直接鍵合形成。在這種工藝中，兩個(gè)半導(dǎo)體襯底或晶片直接鍵合在一起，兩者之間沒有絕緣層。
為獲得晶片之間的絕緣層從而獲得絕緣體上半導(dǎo)體的結(jié)構(gòu)的硅晶片鍵合已經(jīng)公知，并例如在Appl.Phys.Lett.，V48，P78(1986)中J.B.Lasky的“用于絕緣體上硅技術(shù)的晶片鍵合”和在IEDM Tech.DigP684，1985上J.B.Lasky的“鍵合和深刻蝕絕緣體上半導(dǎo)體(SOI)”中描述。
現(xiàn)在將詳細(xì)描述在本發(fā)明中用于在兩半導(dǎo)體晶片之間形成導(dǎo)電界面14的半導(dǎo)體-半導(dǎo)體直接鍵合步驟。用于制造混合襯底10的兩晶片可以包括兩個(gè)體式半導(dǎo)體晶片；體式半導(dǎo)體晶片和含有阻蝕層18的晶片以及處理用晶片(handling wafer)20(參見圖4A)，或第一體式晶片和包括離子注入?yún)^(qū)22(例如，氫離子注入(即H2)區(qū))的第二體式晶片，該注入?yún)^(qū)可以用于在鍵合過程中分離至少晶片之一的一部分(見圖4B)。
在本發(fā)明的某些實(shí)施例中，可以使用美國(guó)序列號(hào)No.10/250241中描述的鍵合工藝，在此通過引用而包含其全部?jī)?nèi)容。
為了通過半導(dǎo)體-半導(dǎo)體直接晶片鍵合獲得良好的導(dǎo)電界面14，通常，但不總是，要求鍵合前至少在晶片之一或兩晶片上進(jìn)行表面處理步驟，從而獲得疏水或親水性表面。
例如，可以使用HF浸漬工藝獲得疏水性表面，比如，在J.Appl.Phys.V66，p1231(1989)上S.Bengtsson等公開的“直接鍵合的硅結(jié)構(gòu)的界面電荷控制”，而親水表面可以通過干洗工藝獲得，比如，等離子氧(參見J.Electrochem.Soc.Vol142，p3949，(1995)上S.Farrens的“無化學(xué)藥劑的室溫下晶片鍵合”)；氬高能束表面蝕刻，和/或濕式化學(xué)氧化性酸，比H2SO4或HNO3溶液。濕式蝕刻工藝?yán)缭贘.Appl.Phys.V60，p2987(1986)上M.Shimbo等的“硅-硅直接鍵合方法”中公開。
雖然疏水表面可以帶來更好的電性能，但親水表面可以提供足夠的導(dǎo)電性，因?yàn)樵阪I合界面上原有的氧化物通常僅有2-5nm。而且，通過兩親水表面直接鍵合形成的襯底易于有較大的漏電流。而且，在進(jìn)行高溫退火步驟之后可能形成結(jié)晶結(jié)，從而進(jìn)一步提高流經(jīng)鍵合界面14的電流。
在本發(fā)明中，半導(dǎo)體-半導(dǎo)體直接晶片鍵合(使用或不使用上述的表面處理)是這樣實(shí)現(xiàn)的，首先使具有不同晶向的兩晶片初始接觸；可選地在接觸的晶片上施加外力；然后可選地使兩接觸晶片在能提高兩晶片間的鍵合能的條件下退火。所述退火步驟可以在外力存在或不存在的條件下進(jìn)行。通常在初始接觸步驟中在正常室溫下完成鍵合。正常室溫指的是約15℃至40℃，更可取的是約25℃。
鍵合后，晶片通常經(jīng)過退火提高鍵合強(qiáng)度，改善界面性能。退火溫度通常在約900℃至1300℃的溫度，更經(jīng)常使用的溫度是從1000℃到1100℃。在上述溫度范圍內(nèi)，退火可以進(jìn)行不同的時(shí)間，約1小時(shí)至24小時(shí)。退火氣氛可以是O2，N2，Ar或低真空，使用或不使用外部粘合力。在此，還可以選擇上述退火氣氛的組合，使用或不使用惰性氣體。
盡管經(jīng)常使用高溫退火(如上所述)，也可以使用低溫退火(低于900℃)，也可以獲得良好的機(jī)械和電學(xué)性能。
應(yīng)當(dāng)指出，半導(dǎo)體-半導(dǎo)體直接鍵合步驟后的退火步驟可以使用特定的上升速度在單一溫度下進(jìn)行，或可以使用不同的溫度進(jìn)行，其中可采用各種上升速度和保溫循環(huán)。
為了獲得第二半導(dǎo)體層16的預(yù)定厚度，在本發(fā)明中可以使用多種層轉(zhuǎn)移技術(shù)。可用于本發(fā)明的一種直接且簡(jiǎn)單的方法是使用晶片研磨，拋光或深蝕工藝。為了更好地控制層轉(zhuǎn)移工藝，可以使用位于第二半導(dǎo)體層16和處理用晶片20之間的阻蝕層18(參見圖4A)；晶片鍵合后，所述阻蝕層和處理用晶片都被去除。阻蝕層18可以是絕緣體，比如氧化物、氮化物或氧氮化物，這意味這起始的頂部晶片可以是SOI襯底。作為選擇，阻蝕層18可以是另一半導(dǎo)體材料，該材料可以在鍵合后從第二半導(dǎo)體層16上選擇性地去除，并可用作阻蝕層而去除處理用晶片20。
在圖4B中示出了另一種層轉(zhuǎn)移技術(shù)，適用于晶片之一包括離子注入?yún)^(qū)的實(shí)施例。在這種情況下，離子注入?yún)^(qū)22形成多孔區(qū)域，該區(qū)域?qū)е码x子注入?yún)^(qū)上方的部分晶片脫落，留下鍵合的晶片，如圖4B所示。注入?yún)^(qū)22通常由利用本領(lǐng)域技術(shù)人員公知的離子注入條件注入到晶片之一表面中的氫離子組成。鍵合后，加熱步驟通常在約100℃至400℃的溫度下的惰性氣氛中進(jìn)行，并保持約2至30小時(shí)，以增加鍵合能。更可取的是，在約200℃至300℃溫度下加熱約2至20小時(shí)。在本發(fā)明中，術(shù)語“惰性氣氛”在本發(fā)明中用于指示使用了惰性氣體，比如He，Ar，N2，Xe，Kr或其混合物的氣氛。在鍵合工藝中優(yōu)選使用的氣氛是N2。在隨后350℃～500℃的退火期間，在注入?yún)^(qū)22會(huì)發(fā)生層的剝離。
圖3所示的混合襯底10(可以通過各種層轉(zhuǎn)移技術(shù)形成)用作圖5A-5E所示的本發(fā)明方法的起始襯底。現(xiàn)在將更詳細(xì)地描述在這些附圖中示出的工藝流程。
在形成圖3所示的混合襯底10后，利用淀積工藝比如化學(xué)氣相淀積(CVD)，等離子增強(qiáng)化學(xué)氣相淀積(PECVD)，化學(xué)溶液淀積，原子層淀積或物理氣相淀積在第二半導(dǎo)體層16裸露的上表面上形成硬掩膜層，即襯墊疊層24。作為選擇，硬掩膜層24可以利用熱氧化，氮化或氮氧化工藝形成。例如，在圖5A中示出了所形成的包括硬掩膜層24的結(jié)構(gòu)。
硬掩膜層24由電介質(zhì)材料，比如氧化物、氮化物、氮氧化物或其疊層組成。硬掩膜層24的厚度可以根據(jù)掩膜材料的成份以及形成硬掩膜層24所使用的技術(shù)變化。通常，硬掩膜層24的淀積厚度約5至500nm。
然后，硬掩膜層24通過平板印刷和蝕刻，制成有圖案的掩膜24’，如圖5B所示。有圖案的掩膜24’用作去除混合襯底10的第二半導(dǎo)體層16裸露部分的蝕刻掩膜，且止于第一半導(dǎo)體層12的上表面或第一半導(dǎo)體層12的內(nèi)部。在圖案轉(zhuǎn)移之后所形成的結(jié)構(gòu)例如在圖5B中示出。如圖所示，在所述混合結(jié)構(gòu)設(shè)置開口26，露出下面的第一半導(dǎo)體層12。
硬掩膜層24的蝕刻和圖案轉(zhuǎn)移可以利用單蝕刻步驟完成，或者可以采用多蝕刻步驟。所述蝕刻可包括干蝕刻工藝，比如反應(yīng)離子蝕刻，離子束蝕刻，等離子蝕刻或激光蝕刻，采用化學(xué)蝕刻劑的濕蝕刻工藝，或其任意組合。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，反應(yīng)離子蝕刻用于有選擇地去除第二半導(dǎo)體層16上未受保護(hù)的部分。
開口26用于在隨后形成半導(dǎo)體器件的過程中限定不同的有源器件區(qū)。與本申請(qǐng)中使用的術(shù)語相一致，包括作為有源器件層的第二半導(dǎo)體層16的所述區(qū)域?qū)⒎Q之為第二器件區(qū)28，而包括作為有源器件層的第一半導(dǎo)體層12(外延再生長(zhǎng)層，將隨后描述)的所述區(qū)域?qū)⒎Q之為第一器件區(qū)30。
接下來，可以在通過上述處理步驟形成暴露出的側(cè)壁上的開口26內(nèi)形成可選的間隔32。所述可選的間隔32通過淀積和蝕刻形成。所述可選的間隔32可以由絕緣材料組成，比如氧化物，氮化物，氮氧化物或其任意組合。所述可選的間隔32可以是單個(gè)的間隔，如圖所示，或可以包含多個(gè)間隔。圖5C示出了在所述結(jié)構(gòu)中有可選的間隔32。
然后在第一半導(dǎo)體層12裸露的表面上形成半導(dǎo)體材料34，以形成圖5C所示的結(jié)構(gòu)。根據(jù)本發(fā)明，半導(dǎo)體材料34具有與第一半導(dǎo)體層12相同的晶向。盡管所述再生長(zhǎng)半導(dǎo)體層將具有與第一半導(dǎo)體層12相同的表面取向，但是它可以是不同于第一半導(dǎo)體層12的半導(dǎo)體材料。
半導(dǎo)體材料34可以包含任何半導(dǎo)體材料，比如Si，應(yīng)變Si，SiGe，SiC，SiGeC或其組合，且能利用選擇性外延生長(zhǎng)的方法形成。半導(dǎo)體材料34可以是應(yīng)變的，未應(yīng)變的，或者它可以由應(yīng)變的和未應(yīng)變的層組成，例如在弛豫的SiGe層上的應(yīng)變Si。
在某些優(yōu)選實(shí)施例中，半導(dǎo)體材料34由Si構(gòu)成。在其他優(yōu)選實(shí)施例中，半導(dǎo)體材料34是應(yīng)變Si層，可以位于或不位于弛豫的SiGe合金層頂部。在本發(fā)明中，半導(dǎo)體材料34是指再生長(zhǎng)的半導(dǎo)體材料。
為了獲得高質(zhì)量的再生長(zhǎng)半導(dǎo)體材料34，推薦選擇性外延，其中在開口26外部形成圖案的掩膜24’頂部沒有形成多晶硅或非晶硅。在外延過程中，為了消除晶體小面的形成，在某些實(shí)施例中，半導(dǎo)體材料34可以生長(zhǎng)到高于形成圖案的掩膜24’，然后拋光到形成圖案的掩膜24’的高度。
在其他實(shí)施例中，在本發(fā)明的利用定時(shí)蝕刻工藝，比如定時(shí)RIF這一點(diǎn)上來說，再生長(zhǎng)半導(dǎo)體材料34可以凹下去?？梢灾苯釉谒鱿掳急砻骓敳啃纬砂雽?dǎo)體材料。形成的半導(dǎo)體材料將具有與第一半導(dǎo)體層12相同的晶向。
為了獲得共面的表面，半導(dǎo)體材料34可能深腐蝕到第二半導(dǎo)體層16的高度。這種蝕刻可以通過干蝕刻，濕蝕刻或硅氧化，然后剝離氧化物的方法完成。
現(xiàn)在，使用常規(guī)剝離工藝從所述結(jié)構(gòu)上去除形成圖案的掩膜24’，其中該工藝能夠從所述結(jié)構(gòu)上有選擇地去除形成圖案的掩膜24’。去除了形成圖案的掩膜24’之后形成的結(jié)構(gòu)如圖5D所示。在該結(jié)構(gòu)中，第二半導(dǎo)體器件表面，也就是第二半導(dǎo)體層16基本上與所述第一半導(dǎo)體器件表面共面，即，所述再生長(zhǎng)的半導(dǎo)體材料34。
在形成了如圖5D所示的結(jié)構(gòu)后，可以進(jìn)行標(biāo)準(zhǔn)CMOS加工，包括例如，器件隔離成形，阱區(qū)成形和柵區(qū)成形。具體而言，在形成如圖5D所示的結(jié)構(gòu)后，隔離區(qū)36(參見圖5E)，比如淺溝槽隔離區(qū)，通常將第一半導(dǎo)體有源器件區(qū)30與第二半導(dǎo)體有源器件區(qū)28分隔開。
隔離區(qū)36是通過本領(lǐng)域技術(shù)人員公知的加工步驟形成的，例如，溝槽限定和蝕刻；可選地用擴(kuò)散隔膜為所述溝槽加襯墊；使用比如氧化物的溝槽電介質(zhì)填充所述溝槽。在溝槽填充后，所述結(jié)構(gòu)可以平坦化，且可以執(zhí)行可選的致密化工藝步驟，使所述溝槽電介質(zhì)致密。
接著，利用離子注入和退火，在暴露的半導(dǎo)體器件層，即層16或再生長(zhǎng)的半導(dǎo)體材料34上形成阱區(qū)，其中這兩種工藝都是本領(lǐng)域技術(shù)人員已經(jīng)公知的。阱區(qū)在圖5E中由標(biāo)記38示出。根據(jù)在每個(gè)半導(dǎo)體層，即第二半導(dǎo)體層16和再生長(zhǎng)半導(dǎo)體材料34上將形成的半導(dǎo)體器件類型，所述阱區(qū)可以是n型阱區(qū)或p型阱區(qū)。例如，如果半導(dǎo)體器件是pFET，阱區(qū)38將是n型阱，而如果半導(dǎo)體器件是nFET，阱區(qū)38將是p型阱。每個(gè)阱的摻雜是在不同的注入步驟中進(jìn)行，其中，在頂部區(qū)域不希望特定的摻雜成份注入的區(qū)域內(nèi)形成注入掩膜。阱區(qū)38在本申請(qǐng)中用作本體接觸，阱區(qū)38的深度可以根據(jù)注入和退火條件以及使用的摻雜劑而變化。
阱形成后，半導(dǎo)體器件，也就是nFET和pFET，在裸露的半導(dǎo)體層(即第二半導(dǎo)體層16和再生長(zhǎng)半導(dǎo)體材料34)上形成。具體而言，第二半導(dǎo)體器件50在第二半導(dǎo)體層16的一部分上形成，第一半導(dǎo)體器件52在所述再生長(zhǎng)半導(dǎo)體材料34上形成。盡管在每個(gè)器件區(qū)僅示出了一個(gè)半導(dǎo)體器件，但本發(fā)明考慮到了在特定的器件區(qū)形成多個(gè)各種類型的器件。根據(jù)本發(fā)明，第一半導(dǎo)體器件52可以是pFET和nFET，反之，第二半導(dǎo)體器件50可以是nFET和pFET，只要第一半導(dǎo)體器件不同于第二半導(dǎo)體器件，且所述特定器件在提供高性能器件的晶向上形成。
nFET和pFET使用已知的標(biāo)準(zhǔn)CMOS加工步驟形成。每個(gè)FET包括柵電介質(zhì)，柵導(dǎo)體，位于所述柵導(dǎo)體頂部的可選的硬掩膜，位于至少所述柵導(dǎo)體的側(cè)壁上的間隔，和源/漏擴(kuò)散區(qū)。應(yīng)指出的是pFET在具有(110)或(111)取向的半導(dǎo)體材料上形成，而nFET在具有(100)或(111)取向的半導(dǎo)體材料上形成。所形成的結(jié)構(gòu)包括圖5E中示出的體式FET。
在本發(fā)明中，有數(shù)種方法在具有不同晶向的混合襯底上設(shè)計(jì)體式nFET和pFET。在此主要的問題是由于引入界面14而造成的器件和阱的隔離。在下述示例中，pFET位于具有傳統(tǒng)的p型襯底的(110)硅上，nFET位于(100)硅上，。STI的深度應(yīng)當(dāng)設(shè)計(jì)為在nFET-pFET，nFET-nFET，pFET-pFET之間具有傳統(tǒng)的隔離。
在圖6-7中，示出了導(dǎo)電(即，鍵合)界面14可以設(shè)計(jì)為位于隔離區(qū)36和阱38下方。在(100)硅12頂部的(110)硅16的情況下(如圖6所示)，p阱中的nFET在(100)外延層34上，n阱中的pFET在(110)硅16上。為了避免阱-阱泄漏，界面14應(yīng)位于n阱下方。具體而言，應(yīng)當(dāng)位于阱pn結(jié)的耗盡區(qū)外部。所述阱pn結(jié)的耗盡區(qū)寬度與其摻雜水平成反比。p阱到p阱的連接來自外延層，通過所述第一半導(dǎo)體和/或跨過所述鍵合界面/外延界面。在同一阱內(nèi)的器件共享同一阱接觸(為避免浮體)。在這種特定的情況下，鍵合界面的導(dǎo)電性并不嚴(yán)格，即所述鍵合界面可以是絕緣體，且所述鍵合可以是硅-硅，硅-氧化物或氧化物-氧化物鍵合。然而，優(yōu)選的是導(dǎo)電鍵合界面。
在(110)硅12頂部的(100)硅16情況下(如圖7所示)，n阱中的pFET在(110)外延層34上，p阱中的nFET在(100)硅層16上。為了避免阱-阱泄漏，鍵合界面仍應(yīng)遠(yuǎn)離所述阱pn節(jié)，因此頂部硅厚度16將類似于圖6所示的情況。在這種情況下，p阱至p阱的連接將跨越所述鍵合界面和/或所述外延界面。盡管所述鍵合界面的導(dǎo)電性并不嚴(yán)格，即所述鍵合界面可以是絕緣體，如上所述，使用硅-硅直接鍵合得到的導(dǎo)電性良好的鍵合界面是優(yōu)選的。
在圖8至9中，示出所述鍵合界面可以設(shè)計(jì)為位于所述阱內(nèi)，但在隔離區(qū)36下方，只要在外延之前形成的間隔能提供良好的隔離，直到工藝最后，其中它用作阱之間的附加隔離。在(100)的處理用晶片12頂部的(110)硅的情況下(如圖8所示)，n阱中的pFET在(110)硅16上，p阱中的nFET在(100)外延層34上。所述鍵合界面可以在所述阱結(jié)上，只要它離所述阱pn結(jié)的耗盡區(qū)足夠遠(yuǎn)。所述間隔(和蝕刻疊層)也應(yīng)當(dāng)位于所述鍵合界面下，從而清除該側(cè)的所述鍵合界面的阱結(jié)。在這種情況下，p阱至p阱的連接將從外延Si穿過處理用晶片。然而，在同一n阱中的器件將在STI下面連通，跨過或不跨過鍵合界面。推薦所述鍵合界面可以具有良好的導(dǎo)電性，以確保同一n阱中的pFET具有良好的本體接觸。在(110)硅12頂部的(100)硅12情況下(如圖9所示)，所述鍵合界面在所述p阱內(nèi)。唯一的要求是所述間隔(和蝕刻疊層)也應(yīng)當(dāng)位于所述鍵合界面下，以清除該側(cè)上所述鍵合界面的所述阱結(jié)。在這種情況下，p阱至p阱的連接必須跨越所述鍵合界面。而且，為了保證在同一p阱中的每個(gè)nFET具有良好的本體接觸，要求所述鍵合界面具有良好的導(dǎo)電性。
在圖10-11中，示出所述鍵合界面怎樣能設(shè)計(jì)在STI上。在(100)處理用晶片12頂部的(110)硅16的情況下(如圖10所示)，鍵合界面和阱結(jié)位于pFET下方。為了避免S/D泄漏，所述鍵合界面應(yīng)當(dāng)位于源/漏結(jié)耗盡區(qū)深度下方。為了避免阱-阱泄漏，所述鍵合界面應(yīng)當(dāng)位于所述阱結(jié)耗散區(qū)外。而且，STI應(yīng)足夠深，以清除該側(cè)的所述鍵合界面的阱結(jié)。為了避免pFET浮體，鍵合界面要求有良好的導(dǎo)電性。
在(110)處理用晶片上的(100)硅16的情況下(如圖11所示)，它類似于圖10的情況。為了避免S/D泄漏，鍵合界面應(yīng)當(dāng)位于所述源/漏極結(jié)耗盡區(qū)深度下方。然而，因?yàn)樗鲦I合界面在p阱中，為了避免阱-阱泄漏，STI的深度是阱隔離的唯一要求。為了避免pFET浮體并且為使p阱和p阱之間具有連接，鍵合界面要求有良好的導(dǎo)電性。
上述混合襯底上的體式CMOS還可以與應(yīng)變Si工藝組合(參見圖12-16)。已知(100)應(yīng)變Si層上的nFET比未應(yīng)變(100)硅襯底上的具有更高的性能。而且還已知，(110)應(yīng)變Si層上的pFET比未應(yīng)變(110)Si襯底上的具有更高的性能。應(yīng)變硅層是通過在頂部Si或底部Si上生長(zhǎng)弛豫的SiGe緩沖區(qū)獲得的。
現(xiàn)在將參照?qǐng)D12至16示出的具體實(shí)施例描述本發(fā)明考慮的應(yīng)變Si工藝。除非特別指出，上述使用的加工步驟和材料也用于應(yīng)變Si的圖12A-12D示出了用于形成應(yīng)變Si MOSFET器件的實(shí)施例。在圖12A中，示出了包括如上所述形成的第一半導(dǎo)體層12，界面14，第二半導(dǎo)體層16的混合結(jié)構(gòu)。
接著，如圖12B所示，通過外延形成具有與第二半導(dǎo)體層16相同晶向的弛豫的緩沖層70，比如SiGe。在弛豫的緩沖層70形成后，應(yīng)變半導(dǎo)體層72，比如應(yīng)變Si，淀積在弛豫的緩沖層70上。在本發(fā)明的這一實(shí)施例中，所述變形/弛豫層具有與第二半導(dǎo)體層16相同的晶向。
然后，包含襯墊氧化物(pad oxide)74和襯墊氮化物(pad nitride)76的掩膜層(此后稱為“襯墊疊層(pad stack)”)通過淀積形成，且所述襯墊疊層進(jìn)行光刻和蝕刻，而使第二半導(dǎo)體層16的一部分裸露出來。然后，第二半導(dǎo)體層16的裸露部分在第一半導(dǎo)體層12上或第一半導(dǎo)體層12內(nèi)停止蝕刻。然后，可選的間隔32在通過前述蝕刻步驟形成的開口內(nèi)的每個(gè)側(cè)壁上形成。所形成的結(jié)構(gòu)例如在圖12C示出。
圖12D示出了半導(dǎo)體材料34從第一半導(dǎo)體層12的暴露表面重新生長(zhǎng)，然后平面化之后的結(jié)構(gòu)。現(xiàn)在，襯墊氧化物74和氮化物76可以去除，且如上所述的CMOS器件可以在應(yīng)變Si層72和再生長(zhǎng)半導(dǎo)體材料34上形成。
圖13A-13D示出可用于本發(fā)明的另一實(shí)施例。在這一實(shí)施例中，弛豫的緩沖層70和應(yīng)變半導(dǎo)體72在第一半導(dǎo)體層12的暴露表面上的開口內(nèi)形成。在這種情況下，弛豫的緩沖層/應(yīng)變半導(dǎo)體疊層具有與第一半導(dǎo)體層12相同的晶向。除了弛豫的緩沖層和應(yīng)變半導(dǎo)體層的位置之外，本實(shí)施例中的加工步驟類似于結(jié)合圖12A-12D中描述的那些。
圖14A-14D示出了本發(fā)明的另一實(shí)施例。在該實(shí)施例中，半導(dǎo)體晶片，如圖14A所示，用作直接鍵合的晶片之一。尤其是，圖14A中示出的晶片包括形成與處理用晶片80上的弛豫的半導(dǎo)體層12’，比如SiGe。弛豫的半導(dǎo)體層12’具有與上述第一半導(dǎo)體層12相同的特征。接著，利用上述的直接鍵合技術(shù)，具有不同于弛豫的半導(dǎo)體層12’的晶向的第二半導(dǎo)體層16鍵合在圖14A所示的晶片上，以形成圖14B所示的結(jié)構(gòu)。
然后，如上所述形成包含襯墊氧化物74和襯墊氮化物76的形成有圖案的襯墊疊層，設(shè)有開口，將弛豫的緩沖層12’一部分露出來，形成可選的間隔32，然后半導(dǎo)體材料34生長(zhǎng)并平面化，形成如圖14C所示的結(jié)構(gòu)。
然后，使用定時(shí)蝕刻工藝，使半導(dǎo)體材料34凹陷下去。然后應(yīng)變半導(dǎo)體層72在凹陷的半導(dǎo)體材料34上形成，然后去除所述襯墊疊層，形成圖14D所示的結(jié)構(gòu)。然后，CMOS器件，如上所述，在第二半導(dǎo)體層16和應(yīng)變半導(dǎo)體層72上形成。應(yīng)注意的是，應(yīng)變半導(dǎo)體層72具有與所述弛豫的緩沖層12’相同的晶向，該晶向不同于第二半導(dǎo)體層16的晶向。
圖15A-15D示出了本發(fā)明的另一實(shí)施例。在該實(shí)施例中，第一半導(dǎo)體層12直接鍵合第二半導(dǎo)體層16。然后，弛豫的半導(dǎo)體70和應(yīng)變半導(dǎo)體層72(如上所述)在第二半導(dǎo)體層16上形成，形成圖15B所示的結(jié)構(gòu)。
然后，在所述應(yīng)變半導(dǎo)體層上形成包含襯墊氧化物74和襯墊氮化物76的襯墊疊層，此后形成圖案。設(shè)有向下延伸至第一半導(dǎo)體層12的開口，然后在所述開口內(nèi)形成可選的間隔32?？蛇x的間隔形成后，形成包含弛豫的SiGe層的半導(dǎo)體材料34并平面化，形成圖15C所示的結(jié)構(gòu)。使用定時(shí)反應(yīng)離子蝕刻工藝，使弛豫的SiGe層34的一部分凹陷下去，然后形成應(yīng)變半導(dǎo)體層72’，并從所述結(jié)構(gòu)上去除所述襯墊疊層，形成圖15D所示的結(jié)構(gòu)。在這種情況下，應(yīng)變半導(dǎo)體層72具有與應(yīng)變半導(dǎo)體層72’不同的晶向。如上所述，CMOS器件可以在每一應(yīng)變半導(dǎo)體層上形成。
圖16A-16B示出了本發(fā)明的另一實(shí)施例。在該實(shí)施例中，在處理用晶片80上形成弛豫的半導(dǎo)體層12’(參見圖16A)，然后該半導(dǎo)體層直接鍵合第二半導(dǎo)體層16。然后，形成弛豫的緩沖層70和具有與第二半導(dǎo)體層16相同晶向的應(yīng)變半導(dǎo)體層72，且形成包含襯墊氧化物74和襯墊氮化物76的襯墊疊層。在光刻和蝕刻后，暴露出弛豫的半導(dǎo)體層12’的一部分表面，形成可選的間隔32，且弛豫的半導(dǎo)體層34在所述弛豫的半導(dǎo)體層12’上外延地生長(zhǎng)，然后所述結(jié)構(gòu)平面化。圖16C示出了所形成的結(jié)構(gòu)。
如上所述再生長(zhǎng)的弛豫的半導(dǎo)體層34凹陷下去，且在所述凹陷的表面上形成應(yīng)變硅層72’。然后，所述結(jié)構(gòu)平面化，形成圖16D所示的結(jié)構(gòu)。然后，如上所述，在應(yīng)變半導(dǎo)體層72和應(yīng)變半導(dǎo)體層72’上形成CMOS器件。根據(jù)本發(fā)明，每個(gè)應(yīng)變半導(dǎo)體層具有不同的晶向。
雖然已經(jīng)參照其優(yōu)選實(shí)施例具體示出和描述了本發(fā)明，但本領(lǐng)域的技術(shù)人員可以理解，可以作出上述和其他形式和細(xì)節(jié)變化，而不脫離本發(fā)明的主旨和范圍。因此，本發(fā)明不限于所述和所示的具體形式和細(xì)節(jié)，而是落入所附的權(quán)利要求范圍內(nèi)。
權(quán)利要求
1.一種混合襯底，包含具有第一晶向的第一半導(dǎo)體層；和具有不同于第一晶向的第二晶向的第二半導(dǎo)體層，其特征在于所述第一半導(dǎo)體層和第二半導(dǎo)體層通過界面互相隔離。
2.如權(quán)利要求1所述的混合襯底，其特征在于所述界面為導(dǎo)電界面且厚度小于10nm。
3.如權(quán)利要求1所述的混合襯底，其特征在于所述界面為絕緣界面且厚度小于10nm。
4.如權(quán)利要求1所述的混合襯底，其特征在于所述界面為絕緣界面且厚度大于等于10nm。
5.如權(quán)利要求1所述的混合襯底，其特征在于所述第二半導(dǎo)體層具有約200nm至約2μm的厚度，所述界面具有約10nm或更大的氧化物厚度。
6.如權(quán)利要求1所述的混合襯底，其特征在于所述第二半導(dǎo)體層具有約200nm至約2μm的厚度，所述界面具有約小于10nm的氧化物厚度。
7.如權(quán)利要求1所述的混合襯底，其特征在于所述第一半導(dǎo)體層和所述第二半導(dǎo)體層由選自Si，SiC，SiGe，SiGeC，Ge，GaAs，InAs，InP，其他III/V，或II/VI復(fù)合半導(dǎo)體及其組合形成的組中選出的相同或不同的半導(dǎo)體材料組成。
8.如權(quán)利要求1所述的混合襯底，其特征在于所述第一半導(dǎo)體層具有(100)晶向，所述第二半導(dǎo)體層具有(110)晶向。
9.如權(quán)利要求1所述的混合襯底，其特征在于所述第一半導(dǎo)體層和所述第二半導(dǎo)體層都由硅構(gòu)成。
10.如權(quán)利要求1所述的混合襯底，其特征在于所述第一半導(dǎo)體層具有(110)晶向，所述第二半導(dǎo)體層具有(100)晶向。
11.如權(quán)利要求1所述的混合襯底，其特征在于所述第一半導(dǎo)體層包含弛豫的半導(dǎo)體材料、或弛豫的半導(dǎo)體材料和應(yīng)變半導(dǎo)體材料的疊層。
12.如權(quán)利要求1所述的混合襯底，其特征在于所述第二半導(dǎo)體材料包含弛豫的半導(dǎo)體材料、或弛豫的半導(dǎo)體材料和應(yīng)變半導(dǎo)體材料的疊層。
13.一種集成半導(dǎo)體結(jié)構(gòu)，包含包含具有第一晶向的第一器件區(qū)和具有第二晶向的第二器件區(qū)的混合結(jié)構(gòu)，所述第一晶向不同于所述第二晶向；分隔所述第一器件區(qū)和第二器件區(qū)的隔離區(qū)；位于所述第一器件區(qū)的至少一個(gè)第一半導(dǎo)體器件和位于所述第二器件區(qū)的至少一個(gè)第二半導(dǎo)體器件。
14.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于至少所述第一器件區(qū)或所述第二器件區(qū)包括厚度約200nm至2μm的半導(dǎo)體層和厚度約10nm或更大的下方界面。
15.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于至少所述第一器件區(qū)或所述第二器件區(qū)包括厚度約200nm至2μm的半導(dǎo)體層和厚度約小于10nm的下方界面。
16.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述第一晶向是(110)，所述第二晶向是(100)。
17.如權(quán)利要求16所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述至少一個(gè)第一半導(dǎo)體器件是pFET，所述至少一個(gè)第二半導(dǎo)體器件是nFET。
18.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述第一晶向是(100)，所述第二晶向是(110)。
19.如權(quán)利要求18所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述至少一個(gè)第一半導(dǎo)體器件是nFET，所述至少一個(gè)第二半導(dǎo)體器件是pFET。
20.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述第一器件區(qū)包括位于第一半導(dǎo)體材料頂部的再生長(zhǎng)半導(dǎo)體材料，所述再生長(zhǎng)半導(dǎo)體材料具有與第一半導(dǎo)體材料相同的晶向。
21.如權(quán)利要求20所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述再生長(zhǎng)半導(dǎo)體材料是凹陷的，另一半導(dǎo)體材料在所述凹陷的再生長(zhǎng)半導(dǎo)體材料頂部形成。
22.如權(quán)利要求21所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述另一半導(dǎo)體材料是應(yīng)變半導(dǎo)體或包含弛豫的半導(dǎo)體和應(yīng)變半導(dǎo)體的疊層。
23.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述第一和第二半導(dǎo)體器件區(qū)都包括應(yīng)變硅。
24.如權(quán)利要求20所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述再生長(zhǎng)半導(dǎo)體材料包含位于弛豫的半導(dǎo)體層頂部的應(yīng)變半導(dǎo)體層。
25.如權(quán)利要求13所述的集成半導(dǎo)體結(jié)構(gòu)，其特征在于所述混合結(jié)構(gòu)包含混合襯底，該混合襯底包含具有第一晶向的第一半導(dǎo)體層和具有不同于第一晶向的第二晶向的第二半導(dǎo)體層，其中所述第一和第二半導(dǎo)體層被界面分隔開。
26.如權(quán)利要求25所述的混合襯底，其特征在于所述界面為導(dǎo)電界面且厚度小于10nm。
27.如權(quán)利要求25所述的混合襯底，其特征在于所述界面為絕緣界面且厚度小于10nm。
28.如權(quán)利要求25所述的混合襯底，其特征在于所述界面為絕緣界面且厚度大于等于10nm。
29.一種制造混合襯底的方法，包含提供包含具有第一晶向的第一半導(dǎo)體材料的第一半導(dǎo)體晶片，包含具有不同于第一晶向的第二晶向的第二半導(dǎo)體材料的第二半導(dǎo)體晶片；使所述第一半導(dǎo)體晶片與所述第二半導(dǎo)體晶片鍵合，其中在所述晶片之間形成導(dǎo)電界面。
30.一種形成集成半導(dǎo)體結(jié)構(gòu)的方法，包含提供包含具有第一晶向的至少一個(gè)第一半導(dǎo)體層和被導(dǎo)電界面分隔開的具有第二晶向的第二半導(dǎo)體層的混合襯底，所述第一晶向不同于所述第二晶向，所述第一半導(dǎo)體層位于所述第二半導(dǎo)體層下方；選擇性地蝕刻所述混合襯底的一部分，以暴露出所述第一半導(dǎo)體層的表面；在所述第一半導(dǎo)體層的暴露表面上再生長(zhǎng)半導(dǎo)體材料，所述半導(dǎo)體材料具有與所述第一晶向相同的晶向；在所述第二半導(dǎo)體層和所述再生長(zhǎng)半導(dǎo)體材料上形成阱區(qū)；在所述再生長(zhǎng)半導(dǎo)體材料上形成至少一個(gè)第一半導(dǎo)體器件，同時(shí)在所述第二半導(dǎo)體層上形成至少一個(gè)第二半導(dǎo)體器件。
全文摘要
本發(fā)明提供了一種采用半導(dǎo)體－半導(dǎo)體直接晶片鍵合，形成具有不同晶向的、被導(dǎo)電界面分開的半導(dǎo)體層的混合襯底的方法。本發(fā)明還提供了由所述方法以及使用直接鍵合方法生產(chǎn)的混合襯底，而形成一種集成的半導(dǎo)體結(jié)構(gòu)，其中，在提高器件性能的表面取向上形成各種CMOS器件。
文檔編號(hào)H01L27/08GK1624921SQ200410087008
公開日2005年6月8日 申請(qǐng)日期2004年10月22日 優(yōu)先權(quán)日2003年10月29日
發(fā)明者楊美基, 亞歷山大·雷茨尼采克, 楊敏 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司