一種襯底內(nèi)部的電容集成結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于硅通孔技術(shù)、原子層沉積技術(shù)領(lǐng)域，具體涉及一種基于原子層沉積技術(shù)的在襯底內(nèi)部集成電容的結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]以TSV (Through Silicon Via，娃通孔)為基礎(chǔ)的 2.5D Interposer 和 3D 1C 集成技術(shù)正迅速發(fā)展。其中，TSV的加工包括側(cè)壁絕緣層沉積、擴(kuò)散阻擋層沉積以及種子層沉積等薄膜沉積工藝。具體來(lái)講，側(cè)壁絕緣層實(shí)現(xiàn)通孔金屬與Si襯底之間的電學(xué)隔離，一般采用 PECVD (Plasma-enhanced Chemical Vapor Deposit1n，等離子增強(qiáng)化學(xué)氣相沉積)沉積Si02的方法，工藝溫度低于200°C ;擴(kuò)散阻擋層阻擋通孔金屬(一般是Cu)向Si襯底的擴(kuò)散，一般采用濺射沉積TiN或者TaN的方法，其中TiN還可以采用M0CVD (Metal-OrganicChemical Vapor Deposit1n，金屬有機(jī)物化學(xué)氣相沉積)的方法；種子層保證后續(xù)通孔鍍銅的完整、無(wú)孔洞，一般采用濺射沉積Cu的方法。上述薄膜的均勻一致性和連續(xù)完整性對(duì)TSV結(jié)構(gòu)的熱機(jī)械可靠性以及電學(xué)性能有重要影響。
[0003]為提高互連密度，TSV尺寸向小孔徑和高深寬比發(fā)展，這給通孔側(cè)壁薄膜沉積帶來(lái)困難，尤其是通孔頂部與底部薄膜的沉積速率差異增大，使得薄膜均勻性變差，甚至發(fā)生底部沉積薄膜不連續(xù)的缺陷。對(duì)于小孔徑、高深寬比的TSV來(lái)講，ALD (Atomic LayerDeposit1n，原子層沉積)可以實(shí)現(xiàn)通孔側(cè)壁均勻一致、連續(xù)完整的絕緣層/金屬層沉積。
[0004]ALD于20世紀(jì)70年代提出，是將物質(zhì)以單原子膜的形式一層一層地沉積在襯底表面。ALD本質(zhì)上為CVD技術(shù)，但與之不同之處在于ALD交替脈沖式地將反應(yīng)氣體通入到反應(yīng)腔中。因此，在原子層沉積過(guò)程中，新一層原子膜的化學(xué)反應(yīng)直接與前一層相關(guān)聯(lián)，使每步反應(yīng)只沉積一層原子，為自限制過(guò)程。因此，ALD在鍍膜均勻性、覆蓋率、厚度控制、薄膜組分以及材料質(zhì)量等方面具有很大的優(yōu)勢(shì)。在20世紀(jì)末，ALD技術(shù)在微電子領(lǐng)域的應(yīng)用潛力凸顯，可制備用以替代Si02的高k介質(zhì)材料以作為M0S晶體管的柵介質(zhì)。目前，ALD已經(jīng)可以實(shí)現(xiàn)Si02等氧化物、TiN或TaN等氮化物以及Cu等金屬薄膜沉積工藝。
[0005]另外，集成電路系統(tǒng)中包含電阻、電容和電感等分立的無(wú)源器件。針對(duì)Si襯底，通過(guò)光刻、CVD或者PVD等半導(dǎo)體工藝可在襯底表面實(shí)現(xiàn)IPD(Integrated Passive Device,集成無(wú)源器件)加工，并通過(guò)選擇材料種類(lèi)、沉積薄膜厚度以及器件結(jié)構(gòu)等滿(mǎn)足對(duì)不同精度和電學(xué)性能的需求。但是，在襯底表面實(shí)現(xiàn)無(wú)源器件的集成會(huì)占用部分表面空間，限制了功能芯片如存儲(chǔ)器芯片和射頻芯片等在襯底表面的布局自由，不利于提尚集成度。

【發(fā)明內(nèi)容】

[0006]本發(fā)明針對(duì)上述問(wèn)題，提出一種基于ALD技術(shù)的在襯底內(nèi)部集成電容的結(jié)構(gòu)及其制造方法，通過(guò)將電容集成在襯底內(nèi)部以增加襯底表面可利用面積。
[0007]本發(fā)明采用的技術(shù)方案如下:
[0008]—種襯底內(nèi)部的電容集成結(jié)構(gòu)，包括襯底，該襯底上設(shè)有TSV盲孔，該TSV盲孔從側(cè)壁表面向外依次為隔離層、第一電極層、介質(zhì)層、第二電極層，在該襯底表面設(shè)有第一電極層、第二電極層的引出電極。
[0009]進(jìn)一步的，所述襯底為Si襯底或者SOI襯底。
[0010]進(jìn)一步的，所述TSV盲孔的數(shù)量為1個(gè)、2個(gè)或者多個(gè)。
[0011]進(jìn)一步的，所述隔離層、第一電極層、介質(zhì)層、第二電極層采用ALD技術(shù)沉積。
[0012]進(jìn)一步的，所述隔離層、第一電極層、介質(zhì)層、第二電極層依次優(yōu)選為Si02、Al或Cu或 Ta 或 TaN、Si3N4或 S1 2或 HfO 2或 Ta 205、Al 或 Cu 或 Ta 或 TaN。
[0013]—種制備上述SOI襯底內(nèi)部的電容集成結(jié)構(gòu)的方法，其步驟包括:
[0014]1)在襯底上刻蝕TSV盲孔；
[0015]2)從TSV盲孔底部向兩側(cè)進(jìn)行濕法腐蝕，去除不需要的襯底中的Si02部分，形成橫向空腔；
[0016]3)通過(guò)ALD工藝技術(shù)沉積Si02隔離層；
[0017]4)通過(guò)ALD工藝技術(shù)沉積第一電極層，并在襯底表面加工第一電極層的引出電極；
[0018]5)通過(guò)ALD工藝技術(shù)沉積介質(zhì)層；
[0019]6)通過(guò)ALD工藝技術(shù)沉積第二電極層，并在襯底表面加工第二電極層的引出電極，至此得到襯底內(nèi)部的電容集成結(jié)構(gòu)。
[0020]一種制備上述SOI (或Si)襯底內(nèi)部的電容集成結(jié)構(gòu)的方法，其步驟包括:
[0021]1’ )準(zhǔn)備兩片襯底，分別為片I及片II ;
[0022]2’)在片I表面進(jìn)行光刻，并通過(guò)濕法腐蝕去除不需要的襯底中的Si02(或Si)部分，形成橫向空腔；
[0023]3’ )將片I與片II對(duì)準(zhǔn)鍵合；
[0024]4’)在片II上刻蝕TSV通孔至已形成的橫向空腔停止；
[0025]5’ )通過(guò)ALD工藝技術(shù)沉積Si02隔離層；
[0026]6’ )通過(guò)ALD工藝技術(shù)沉積第一電極層，并在襯底表面加工第一電極層的引出電極；
[0027]7’ )通過(guò)ALD工藝技術(shù)沉積介質(zhì)層；
[0028]8’ )通過(guò)ALD工藝技術(shù)沉積第二電極層，并在襯底表面加工第二電極層的引出電極，至此得到襯底內(nèi)部的電容集成結(jié)構(gòu)。
[0029]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果如下:
[0030]本發(fā)明提出了一種在襯底內(nèi)部的電容集成結(jié)構(gòu)，通過(guò)襯底內(nèi)部橫向空腔結(jié)構(gòu)，利用ALD工藝技術(shù)實(shí)現(xiàn)該結(jié)構(gòu)內(nèi)側(cè)壁表面薄膜的沉積，進(jìn)而在襯底內(nèi)部集成電容。采用ALD工藝技術(shù)沉積薄膜，在鍍膜均勻性、覆蓋率、厚度控制、薄膜組分以及材料質(zhì)量等方面具有很大的優(yōu)勢(shì)。將電容集成在襯底內(nèi)部，能夠增加襯底表面可利用面積，進(jìn)一步提高集成度。
【附圖說(shuō)明】
[0031]圖1是本發(fā)明的S0I襯底內(nèi)部集成電容結(jié)構(gòu)示意圖，其中TSV盲孔數(shù)為1。
[0032]圖2是本發(fā)明的S0I襯底內(nèi)部集成電容結(jié)構(gòu)示意圖，其中TSV盲孔數(shù)為2。
[0033]圖3是本發(fā)明的S0I襯底內(nèi)部集成電容結(jié)構(gòu)示意圖，其中TSV盲孔數(shù)為3或大于 3。
[0034]圖4是SOI襯底的不意圖。
[0035]圖5是在SOI襯底上刻蝕兩個(gè)TSV盲孔的示意圖。
[0036]圖6是從TSV底部去除Si02的示意圖。
[0037]圖7是沉積Si02隔離層1的示意圖。
[0038]圖8是制備電容的電極極板a的示意圖。
[0039]圖9是沉積介質(zhì)層1的示意圖。
[0040]圖10是制備電容的電極極板b的示意圖。
[0041]圖11是通過(guò)一次光刻去除片I表面特定位置處的Si02的示意圖。
[0042]圖12是片I和片II鍵合后的不意圖。
[0043]圖13是在片II上刻蝕兩個(gè)TSV通孔的示意圖。
[0044]圖14是通過(guò)一次光刻去除片I’表面特定位置處的Si的示意圖。
[0045]圖15是片I’和片II’鍵合后的不意圖。
[0046]圖16是在片II’上刻蝕兩個(gè)TSV通孔的示意圖。
[0047]圖17是沉積Si02隔離層1的示意圖。
[0048]圖18是制備電容的電極極板a及引出電極1’的示意圖。
[0049]圖19是沉積介質(zhì)層1的示意圖。
[0050]圖20是制備電容的電極極板b及引出電極2’的示意圖。
[0051]備注:為了體現(xiàn)出示意圖中的各個(gè)部分，圖中各部分尺寸比例與實(shí)際比例并不一致。
【具體實(shí)施