專利名稱：電容器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體組件，且特別是有關(guān)于一種效能改善的電容器及其制造方法。
背景技術(shù)：
于半導(dǎo)體集成電路芯片中，電源供應(yīng)線路是用來(lái)供應(yīng)電流以對(duì)集成電路中的主動(dòng)及被動(dòng)組件進(jìn)行充/放電。例如，當(dāng)時(shí)脈(clock)轉(zhuǎn)換時(shí)，數(shù)字型CMOS電路將吸引電流。而于電路操作時(shí)，電源供應(yīng)線路需供應(yīng)相對(duì)高密度的瞬間電流，可能會(huì)導(dǎo)致于電源供應(yīng)線路處的電壓噪聲(voltage noise)。當(dāng)瞬間電流的擾動(dòng)時(shí)間較短時(shí)或寄生電感/寄生電阻極大時(shí)，電源供應(yīng)線路的電壓將會(huì)有所擾動(dòng)。
于當(dāng)今電路應(yīng)用技術(shù)中，集成電路的操作頻率可為數(shù)百個(gè)百萬(wàn)赫茲至數(shù)個(gè)十億赫茲。于如此的電路中的時(shí)脈訊號(hào)上升時(shí)間極短，所以電源供應(yīng)線路中的電壓擾動(dòng)將非常大。于驅(qū)動(dòng)電路的電源供應(yīng)線路內(nèi)此不期望的電壓擾動(dòng)將于內(nèi)部訊號(hào)導(dǎo)致噪聲并劣化了噪聲限度。噪聲限度的劣化將降低線路的可靠度，甚至將導(dǎo)致線路故障。
為降低電源供應(yīng)線路內(nèi)的電壓擾動(dòng)幅度，通常于不同電源供應(yīng)線路間的端處或于電源供應(yīng)線路與接地線路間的端處采用有濾波或去耦合電容器。于當(dāng)需要預(yù)防電壓供應(yīng)的瞬間降低時(shí)，去耦合電容可作為電荷儲(chǔ)存器的用以額外供應(yīng)電流至電路處。
圖1中顯示了含有去耦合電容器的一電路圖。電容器C1為安插于電源供應(yīng)線路VDD及接地線路GND間的一去耦合電容器。于大部分芯片中采用不只一條電源供應(yīng)線路，其可能具有接合于外部電路以用于輸出電路的一不同電源供應(yīng)線路0VDD。電容器C2則為安插于輸出電源供應(yīng)線路0VDD以及接地線路GND間的去耦合電容。電容器C3則為安插于電源供應(yīng)線路VDD以及輸出電壓供應(yīng)線路0VDD間的去耦合電容。上述去耦合電容通常盡可能設(shè)置于鄰近瞬間電流源區(qū)或電流汲區(qū)的位置。
去耦合電容器通常應(yīng)用于采用塊狀(bulk)基材或絕緣層上有硅層(silicon-on-insulator)基材的集成電路中。然而，去耦合電容器的角色于絕緣層上有硅層基材上的應(yīng)用將較重要于其于塊狀基材上的應(yīng)用。其理由在于，于塊狀基材上所制備的集成化芯片可因存在于經(jīng)摻雜井區(qū)與塊狀基材間的固有空乏電容而自然地去耦合化電源供應(yīng)電位以及接地電位。相較于塊狀基材，絕緣層上有硅層的芯片具有極少的芯片上電源供應(yīng)線路與接地線路間的去耦合電容。
美國(guó)第6,558,998號(hào)專利中揭露了一種形成于絕緣層上有硅層基材上的去耦合電容。當(dāng)電容器需形成于較大區(qū)域內(nèi)或形成有有較大電容值時(shí)，此去耦合電容需共構(gòu)于基材之內(nèi)。如此，基材需視不同電路設(shè)計(jì)而加以定做。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的就是揭露了一種具有高電容密度的電容器，其可作為去耦合電容之用而應(yīng)用于集成電路芯片以適度降低其內(nèi)電源供應(yīng)線路內(nèi)的電壓擾動(dòng)幅度。
為達(dá)上述目的，本發(fā)明提供了一種電容器，其結(jié)構(gòu)包括一絕緣層，覆蓋于一基材上；一半導(dǎo)體層，覆蓋于絕緣層上；一下電極，形成于部分的半導(dǎo)體層內(nèi)；一電容介電層，覆蓋于下電極上，其中電容介電層包含具有介電常數(shù)大于5的高介電常數(shù)介電材料；以及一上電極，覆蓋于電容介電層上。
此外，本發(fā)明亦提供了一種具有高電容密度電容器的制造方法，其步驟包括提供含有覆蓋于一絕緣層上的一硅層的一絕緣層上有硅層基材；形成一下電極于硅層內(nèi)；形成一電容介電層于下電極上，該電容介電層包含具有介電常數(shù)大于5的介電材料；形成一上電極于電容介電層上；形成一下電極接觸區(qū)于鄰近下電極的硅層內(nèi)；以及電性連結(jié)下電極以及下電極接觸區(qū)。
由于本發(fā)明的電容器采用具有較高電容率的電容介電層，故所形成的電容器可具有較佳的電容密度，無(wú)論是作為集成電路芯片內(nèi)的去耦合電容以降低其內(nèi)電壓擾動(dòng)幅度用或僅作為一般用途的電容器，皆可較使用一般傳統(tǒng)介電材料的電容器表現(xiàn)出較佳的組件表現(xiàn)。


圖1是顯示習(xí)知去耦合電容的等效電路；圖2是顯示本發(fā)明的一實(shí)施例中的剖面情形；
圖3是顯示本發(fā)明實(shí)施例中的電容器的俯視情形；圖4a以及圖4b是顯示本發(fā)明實(shí)施例中的電容器的剖面情形；圖5a以及圖5b是顯示本發(fā)明實(shí)施例中的電容器的剖面情形；圖6a～圖6f是顯示本發(fā)明實(shí)施例中的電容器于不同制程階段中的剖面情形。
符號(hào)說(shuō)明VDD～電源供應(yīng)線路；OVDD～輸出電源供應(yīng)線路；C1、C2、C3～電容器；GND～接地線路；102～去耦合電容器；104～半導(dǎo)體層；106～絕緣層；108～基材；110～下電極；112～電容介電層；114～上電極；116～晶體管；118～源極區(qū)；120～漏極區(qū)；122～柵介電層；124～柵電極；126～主動(dòng)區(qū)；128～隔離區(qū)；130、131～接觸結(jié)構(gòu)、接觸插栓；132～間隔物；134、136～摻雜區(qū)；138～層間介電層；140～金屬導(dǎo)線；142～金屬層間介電層；144～蝕刻停止層；148～掩膜層；W～去耦合電容的寬度；L～去耦合電容的長(zhǎng)度。
具體實(shí)施例方式
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖示，作詳細(xì)說(shuō)明如下本發(fā)明實(shí)施例的剖面情形如圖2所示。于本實(shí)施例中，去耦合電容器102是形成于一絕緣層上有半導(dǎo)體層(semiconductor on insulator)基材，例如為絕緣層上有硅層的基材，其包括位于絕緣層106上的半導(dǎo)體層，而絕緣層106則覆蓋于基材108上。在此，基材108較佳為硅基材。去耦合電容器102則包括下電極110、覆蓋于下電極110上的電容介電層112以及覆蓋于電容介電層112上的上電極114。
下電極110較佳地形成于半導(dǎo)體層104內(nèi)，例如為一硅層內(nèi)。下電極110可經(jīng)輕度摻雜且電性連結(jié)于高度摻雜區(qū)域(請(qǐng)參照?qǐng)D4b，在此并未圖示)。另外，下電極110可為一高度摻雜區(qū)。于不同情形下，下電極110可摻雜有如砷或磷離子的N型摻質(zhì)或摻雜如硼離子的P型摻質(zhì)。
電容介電層112較佳地為一高電容率(即高介電常數(shù))介電材料。藉由具有高介電常數(shù)介電材料的使用，電容介電層112的電容密度(ε0εr/tphys)可明顯地高于采用傳統(tǒng)二氧化硅電容介電層的電容器，其中ε0為自由空間的電容率，εr為相對(duì)電容率以及tphys為電容介電層的實(shí)際厚度(physical thickness)。當(dāng)去耦合電容器102的尺寸維持與于下電極110及上電極112的長(zhǎng)寬乘積相同時(shí)，使用高介電常數(shù)電容介電層將可改善整體電容值且因此減低于去耦合時(shí)于電源供應(yīng)線路中的電壓擾動(dòng)。
上述高介電常數(shù)介電材料較佳具有大于5的相對(duì)電容率，相對(duì)電容率更佳地可大于10甚至20。上述高介電常數(shù)介電材料可擇自于由氧化鋁、氧化鉿、氧化鋯、氮氧化鉿、硅酸鉿、硅酸鋯、氧化鑭及其組合所組成族群中。上述高介電常數(shù)介電材料較佳地為氧化鉿。
電容介電層112的氧化硅等效厚度(EOT，equivalent silicon oxidethichness)較佳地少于100埃，更佳地少于50埃，甚至少于10埃。電容介電層112的實(shí)際厚度可少于100埃，較佳地少于50埃，甚至少于10埃。
上電極114可由如多晶硅、多晶硅鍺、金屬、金屬氮化物、金屬硅化物或金屬氧化物或上述材料的組合等導(dǎo)電材料所組成。如鉬、鎢、鈦、鉭、鉑及鉿等金屬材料可形成于一部分的上電極上。金屬氮化物則可能包括如氮化鉬、氮化鎢、氮化鈦、氮化鉭等材質(zhì)，但不局限于上述材質(zhì)。金屬硅化物則可能包括如硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺等材質(zhì)，但不局限于上述材質(zhì)。金屬氧化物則可能包括如化釕、氧化銦錫等材質(zhì)，但不局限于上述材質(zhì)。
如圖2所示，去耦合電容器可以晶體管116的主動(dòng)組件型式形成于鄰近的主動(dòng)區(qū)內(nèi)。晶體管116包括于如硅層的半導(dǎo)體層104內(nèi)的源極區(qū)118及漏極區(qū)120、柵介電層122以與柵電極124。柵介電層112較佳地與電容介電層112形成于同一膜層中，而柵電極124較佳地與上電極114形成于同一膜層中。事實(shí)上，如下文中所討論，晶體管116及去耦合電容器102較佳地為同時(shí)形成。
圖2中亦圖示了一第三主動(dòng)區(qū)126。其內(nèi)無(wú)顯示有任何組件的存在，但實(shí)際上仍可于其內(nèi)形成有如晶體管或二極管、電阻等其它組件。于實(shí)際情形中，半導(dǎo)體芯片上通常形成有多種不同類型的組件。而于某些情況中，于單一主動(dòng)區(qū)內(nèi)將會(huì)形成有復(fù)數(shù)個(gè)組件或僅形成有單一組件。
在此，主動(dòng)區(qū)126藉由隔離區(qū)128與含有電容器102以及含有晶體管116的兩主動(dòng)區(qū)所隔絕。于本實(shí)施例中，其是以淺溝槽隔離(STI)方式達(dá)成。此時(shí)，介于上述主動(dòng)區(qū)間的溝槽中填入有如氧化硅的絕緣物。其內(nèi)所填入的絕緣物較佳地為化學(xué)氣相沉積法所形成的氧化硅。于此淺溝槽隔離結(jié)構(gòu)的邊界上亦可形成有氧化襯層，但于此不加以顯示以簡(jiǎn)化圖示。此氧化襯層可含或不含氮原子。此外，亦可采用如臺(tái)地隔離法(mesa isolation)的其它隔離技術(shù)。如此，于主動(dòng)區(qū)內(nèi)形成組件時(shí)，上述溝槽內(nèi)將留空而無(wú)填充。
圖3是顯示本實(shí)施例的電容器102的俯視情形。電容器102具有一寬W以及一長(zhǎng)L。寬W的尺寸較佳地可大于5微米，且更較佳地大于10微米。長(zhǎng)L的尺寸則較佳地可大于1微米，且更較佳地大于5微米。電容器102的詳細(xì)結(jié)構(gòu)可分別參照?qǐng)D4a、圖4b所顯示的沿其A～A’線段及沿其B～B’線段內(nèi)的剖面情形。而接觸結(jié)構(gòu)130的剖面情形則請(qǐng)參照?qǐng)D5a、圖5b。
如圖4a所示的沿A～A’線段剖面情形中，上電極114橫向地延伸并覆蓋于隔離區(qū)128上。于圖4a中所圖示的上電極114具有一厚度t，其厚度較佳地介于200～2000埃。電容器102的結(jié)構(gòu)中可于上電極114側(cè)邊上附加地形成有間隔物132。通常，間隔物132是于晶體管116(詳見圖2)的制備時(shí)所形成。然而，間隔物132并非必要的結(jié)構(gòu)。
如圖4b所示的沿B～B’線段剖面情形中，下電極112可電性連結(jié)于鄰近的摻雜區(qū)134以及136。其中可能不只包含有一摻雜區(qū)134(及136)。當(dāng)下電極110未經(jīng)高度摻雜(heavily doped)時(shí)，于下電極110中可能形成有一反轉(zhuǎn)層(inversion layer)。此反轉(zhuǎn)層可藉由鄰近摻雜區(qū)內(nèi)所供應(yīng)的移動(dòng)載子而形成，以及當(dāng)上電極114與下電極110間存在有實(shí)質(zhì)上偏壓時(shí)產(chǎn)生。此實(shí)質(zhì)偏壓可為介于VDD以及GND的電位、介于0VDD以及GND的電位或介于0VDD以及VDD間的電位。
下電極110可摻雜形成相同于接觸區(qū)134及136的同種導(dǎo)電性。如此，摻雜于如硅層的一半導(dǎo)體層104內(nèi)的摻質(zhì)有相同于摻雜于下電極110以及摻雜區(qū)134及136內(nèi)的導(dǎo)電性(N型或P型)的摻質(zhì)。
此外，下電極110亦可摻雜有不同導(dǎo)電性。于此情形下，反轉(zhuǎn)區(qū)將形成于下電極與摻雜區(qū)134及136之間。舉例來(lái)說(shuō)，摻雜區(qū)134及136物理性地?fù)诫s有如磷或/及砷的N型摻質(zhì)而下電極110物理性地?fù)诫s有如硼的P型摻質(zhì)。當(dāng)上電極114連結(jié)于一夠高電壓時(shí)，于下電極110內(nèi)便會(huì)形成N型摻雜的一反轉(zhuǎn)區(qū)。于如此的方式中，下電極110連結(jié)于摻雜有特定電性(在此例如為N型)的摻雜區(qū)134及/或136而下電極110則于操作中摻雜有已知導(dǎo)電性。于本說(shuō)明書中，“操作中摻雜”的意思為當(dāng)芯片于可操作時(shí)所具有的摻雜程度。此定義適用于只有晶體管開啟而非芯片開啟時(shí)的摻雜程度。
于圖5a及圖5b(統(tǒng)稱為圖5)中則顯示了依據(jù)本發(fā)明實(shí)施例中的連結(jié)于下電極110及上電極114的接觸結(jié)構(gòu)130及131。圖5a顯示了沿圖3內(nèi)A～A’線段的剖面情形而5b圖顯示了沿圖3內(nèi)B～B’線段的剖面情形。
于圖5圖示中包括了一層間介電層138。此層間介電層138可為如二氧化硅的化學(xué)氣相沉積而成的介電材料。層間介電層138的材質(zhì)亦可為應(yīng)用于內(nèi)聯(lián)機(jī)技術(shù)中的低介電常數(shù)介電材料。藉由低介電常數(shù)介電材料的使用而覆蓋于電容器102上，可防止于上電極114與金屬導(dǎo)線140間鄰近于上電極114處的寄生電容形成。
低介電常數(shù)138的相對(duì)電容率較佳地少于3.5，更佳地少于3.0。舉例來(lái)說(shuō)，低介電常數(shù)介電材料可為如苯并環(huán)丁烯(BCB)、SILK、FLARE等有機(jī)材料。或者，低介電常數(shù)介電材料可采用如MSQ、HSQ、SiOF等無(wú)機(jī)介電材料。在此則不以上述材料而限定可使用的低介電常數(shù)介電材料的種類。
如圖5所示，于上電極114以及間隔物132上可更覆蓋有一蝕刻停止層144。蝕刻停止層144的材質(zhì)較佳地為氮化硅，亦可使用其它可與層間介電層138顯現(xiàn)出不同蝕刻速率的材料。蝕刻停止層144可具有介于-2～+2Gpa的應(yīng)力，其中負(fù)值表示壓縮應(yīng)力(compressives tress)而正值表示拉伸應(yīng)力(tensile stress)。
如圖5a所示，上電極114藉由接觸結(jié)構(gòu)131電性耦合于金屬導(dǎo)線140。而如圖5b所示，下電極110藉由接觸結(jié)構(gòu)130電性耦合于位于半導(dǎo)體層104內(nèi)的摻雜區(qū)134(136)。此些接觸結(jié)構(gòu)的材質(zhì)可為如鎢的導(dǎo)電材料且其內(nèi)可更包含有如鈦或氮化鈦等阻障層(未顯示)。
于金屬導(dǎo)線140及層間介電層138上更覆蓋有一金屬層間介電層142。金屬層間介電層142可為非前述材料的材料所構(gòu)成。金屬層間介電層142的材質(zhì)可相同層間介電層138的材質(zhì)。接觸結(jié)構(gòu)亦可穿過(guò)金屬層間介電層142以連結(jié)金屬層140，但在此未顯示此情形。
電容器102可藉由隔離溝槽的使用而應(yīng)用于絕緣層上有半導(dǎo)體層的技術(shù)中，或者其可能藉由臺(tái)地隔離法的使用而應(yīng)用于絕緣層上有半導(dǎo)體層的技術(shù)中。在此，臺(tái)地隔離法是指于晶體管或電容器形成前，于隔離溝槽內(nèi)無(wú)介電材料的填入。于采用臺(tái)地隔離法的半導(dǎo)體芯片中，形成于主動(dòng)區(qū)之間的溝槽于主動(dòng)組件形成前并無(wú)介電材料的填入。
接著，以下將藉由圖6a～圖6f以說(shuō)明本發(fā)明的電容器制作方法。如前所述，可同時(shí)形成一電容器，如圖2內(nèi)所示的電容器116，以作為晶體管之用。
請(qǐng)參照?qǐng)D6a，首先提供一含有基材108、絕緣層106以及半導(dǎo)體層104的絕緣層上有半導(dǎo)體層基材。藉由具有主動(dòng)圖案的掩膜148的使用以于半導(dǎo)體層104內(nèi)定義出溝槽150。半導(dǎo)體層104較佳地具有不大于1000埃的厚度。絕緣層106的厚度則較佳地不大于1200埃。掩膜層148較佳地為氮化硅層，更佳地為形成于氧化硅層上的氮化硅層。
溝填用介電材料是藉由化學(xué)氣相沉積法而沉積以填入溝槽150，接著藉由化學(xué)機(jī)械研磨程序以平坦化之。然后，于移除掩膜層148后形成如圖6b的剖面情形。此時(shí)，下電極110可為經(jīng)高度摻雜或無(wú)任何摻雜的情形。此時(shí)，當(dāng)采用高摻雜劑量的離子布值步驟以于主動(dòng)區(qū)內(nèi)摻雜半導(dǎo)體層104時(shí)將可形成一經(jīng)高度摻雜的下電極110。上述經(jīng)高度摻雜的主動(dòng)區(qū)或下電極110可具有高于1019/每平方公分的摻雜濃度。
如圖6c所示，接著形成電容介電層112。電容介電層112的實(shí)際厚度較佳地大于5埃，更佳地大于20埃，甚至大于40埃。電容介電層112與半導(dǎo)體芯片(請(qǐng)參照?qǐng)D2，在此未顯示)上不同區(qū)域內(nèi)的電容器的柵介電層可同時(shí)形成。亦可無(wú)需額外的制程步驟，而經(jīng)由于半導(dǎo)體芯片上不同區(qū)域內(nèi)的電容器柵介電層的形成同時(shí)形成高介電常數(shù)的電容介電層。
高介電常數(shù)介電材料可采用前述材質(zhì)。前述的高介電常數(shù)介電材料可藉由化學(xué)氣相沉積法、濺鍍法或其它已知形成高介電常數(shù)介電材料的方法所形成。而于高介電常數(shù)的電容介電層112形成前，可更于下電極110上形成一中間層(未圖示)。此中間層可為一氧化硅層或一氮氧化硅層。于此中間層形成前，主動(dòng)區(qū)可額外地經(jīng)由一含氫或一含氮的氣體環(huán)境而處理之。
接著，沉積上電極114材料于電容介電層112上。上電極114的材料可為如前述的傳統(tǒng)多晶硅、多晶硅鍺、金屬、金屬硅化物或金屬氮化物等材料。上電極材料可藉由如化學(xué)氣相沉積的傳統(tǒng)技術(shù)所形成。上電極材料亦可藉由首先沉積硅與金屬并接著經(jīng)由回火以形成金屬硅化柵電極材料。上電極材料接著經(jīng)由微影技術(shù)以圖案化之，并藉由電漿蝕刻程序以形成柵電極。
上電極114材料的沉積可與形成于半導(dǎo)體芯片不同區(qū)域內(nèi)晶體管的柵電極材料的沉積于同一制程步驟內(nèi)完成，且接著上電極的蝕刻可類似晶體管的柵電極蝕刻而一并完成。所形成的上電極114如圖6d所示。電容介電層112至少保留于為上電極114所覆蓋的部分電容器中。
于鄰近下電極的區(qū)域中可能導(dǎo)入適當(dāng)?shù)膿诫s以形成與下電極110的電性接觸。例如圖4b及圖5b(以及垂直于圖6d平面的上方及下方內(nèi))內(nèi)所示的摻雜區(qū)134及136。摻雜區(qū)134及136的摻雜是于形成晶體管(圖2的116)的源極區(qū)以及漏極區(qū)時(shí)同步完成。舉例來(lái)說(shuō)，如圖6d內(nèi)所示的摻雜步驟亦可用于形成源/漏極區(qū)內(nèi)的輕度摻雜區(qū)。
如圖6e所示，間隔物132可額外地形成于上電極114的側(cè)邊上。接著可更經(jīng)由另一布值程序以摻雜主動(dòng)區(qū)內(nèi)未為上電極114及間隔件132所覆蓋的區(qū)域(如圖4b內(nèi)的區(qū)域134及136)。上述步驟可藉由芯片上形成晶體管的高度摻雜源極區(qū)/漏極區(qū)時(shí)同步地完成。
而于上電極114及間隔物132上可形成有一蝕刻停止層144。層間介電層138可更形成于電容器上，而接觸結(jié)構(gòu)131(及圖5b內(nèi)的接觸結(jié)構(gòu)130)可藉由蝕刻層間介電層142直到接觸到下電極110及上電極114而形成。然后采用如鎢的導(dǎo)電材料以填入于上述接觸結(jié)構(gòu)內(nèi)以使上/下電極與金屬導(dǎo)線(如圖5b內(nèi)的金屬導(dǎo)線140)形成接觸。
如此，本發(fā)明教導(dǎo)了一種具有較佳電容密度的電容器及其制造方法，本發(fā)明的電容器是形成于一絕緣層上有半導(dǎo)體層的基材且其是使用高電容率的介電材料作為其電容介電層，因此本發(fā)明的電容器可具有較高的電容密度。
此外，雖然本發(fā)明實(shí)施例中的電容器是以一去耦合電容器加以解說(shuō)，本發(fā)明的制造方法亦可應(yīng)用于制備其它用途的電容器，而不在此加以限定僅用于形成去耦合電容器。舉例來(lái)說(shuō)，上述電容器亦可為一耦合電容器。再者，本發(fā)明的制造方法亦可應(yīng)用于其它含有元素態(tài)半導(dǎo)體材料、合金半導(dǎo)體材料以及化合物半導(dǎo)體材料的基材，以于其上制備出本發(fā)明的具有高電容密度的電容器。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種電容器，包括一絕緣層，覆蓋于一基材上；一半導(dǎo)體層，覆蓋于該絕緣層上；一下電極，形成于部分的該半導(dǎo)體層內(nèi)；一電容介電層，覆蓋于該下電極上，其中該電容介電層包含具有介電常數(shù)大于5的高介電常數(shù)介電材料；以及一上電極，覆蓋于該電容介電層上。
2.根據(jù)權(quán)利要求1所述的電容器，其中該電容器為去耦合電容器。
3.根據(jù)權(quán)利要求1所述的電容器，其中該上電極包括擇自由鉬、鎢、鈦、鉭、鉑、鉿、氮化鉬、氮化鎢、氮化鈦、氮化鉭、硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺及其組合所組成族群。
4.根據(jù)權(quán)利要求1所述的電容器，其中該上電極包括擇自由氧化釕、氧化銦錫及其組合所組成族群。
5.根據(jù)權(quán)利要求1所述的電容器，其中該高介電常數(shù)介電材料包括擇自由氧化鉿、氧化鋁、氮氧化鉿、氧化鋯、氮氧化鉿、硅酸鉿、硅酸鋯、氧化鑭及其組合所組成族群。
6.根據(jù)權(quán)利要求1所述的電容器，其中該高介電常數(shù)介電材料的介電常數(shù)大于10。
7.根據(jù)權(quán)利要求1所述的電容器，其中該電容介電層的實(shí)際厚度少于100埃。
8.根據(jù)權(quán)利要求1所述的電容器，其中該電容器的寬度大于5微米。
9.根據(jù)權(quán)利要求1所述的電容器，其中該電容器的長(zhǎng)度大于1微米。
10.根據(jù)權(quán)利要求1所述的電容器，其中該下電極摻雜區(qū)摻雜有第一導(dǎo)電性，而該下電極摻雜有第二導(dǎo)電性并耦合于可產(chǎn)生具有第一導(dǎo)電性的反轉(zhuǎn)區(qū)的一電源供應(yīng)線路。
11.根據(jù)權(quán)利要求1所述的電容器，其中該下電極以及該下電極摻雜區(qū)摻雜有第一導(dǎo)電性。
12.一種電容器，包括含有表面硅層的一半導(dǎo)體基材；一平坦的下電極，形成于部分的該表面硅層內(nèi)；一電容介電層，覆蓋于該下電極上，其中該電容介電層包含具有介電常數(shù)大于5的高介電常數(shù)介電材料；以及一平坦的上電極，覆蓋于該電容介電層上，其中該上電極電性耦合于一第一參考電壓線路而該下電極電性耦合于一第二參考電壓電路。
13.根據(jù)權(quán)利要求12所述的電容器，其中該半導(dǎo)體基材，其中該上電極包含擇自由鉬、鎢、鈦、鉭、鉑、鉿、氮化鉬、氮化鎢、氮化鈦、氮化鉭、硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、硅化鉺及其組合所組成族群。
14.根據(jù)權(quán)利要求12所述的電容器，其中該高介電常數(shù)介電材料包括擇自由氧化鉿、氧化鋁、氮氧化鉿、氧化鋯、氮氧化鉿、硅酸鉿、硅酸鋯、氧化鑭及其組合所組成族群。
15.根據(jù)權(quán)利要求12所述的電容器，其中該高介電常數(shù)介電材料的介電常數(shù)大于10。
16.根據(jù)權(quán)利要求12所述的電容器，其中該電容介電層的實(shí)際厚度少于100埃。
17.根據(jù)權(quán)利要求12所述的電容器，其中該電容器的寬度大于5微米。
18.根據(jù)權(quán)利要求12所述的電容器，其中該電容器的長(zhǎng)度大于1微米。
19.根據(jù)權(quán)利要求12所述的電容器，其中該下電極摻雜有第一導(dǎo)電性而該電容器更包括摻雜有第二導(dǎo)電性的鄰近摻雜區(qū)。
20.根據(jù)權(quán)利要求12所述的電容器，其中該下電極摻雜有第一導(dǎo)電性，而該電容器更包括具有第一導(dǎo)電性的鄰近摻雜區(qū)。
21.一種電容器制造方法，包括提供含有覆蓋于一絕緣層上的一硅層的一絕緣層上有硅層基材；形成一下電極于該硅層內(nèi)；形成一電容介電層于該下電極上，該電容介電層包含具有介電常數(shù)大于5的介電材料；形成一上電極于該電容介電層上；形成一下電極接觸區(qū)于鄰近該下電極的該硅層內(nèi)；以及電性連結(jié)該下電極以及該下電極接觸區(qū)。
22.根據(jù)權(quán)利要求21所述的電容器制造方法，其中該電容器為去耦合電容器。
23.根據(jù)權(quán)利要求21所述的電容器制造方法，其中形成該下電極的步驟包括形成一主動(dòng)區(qū)；形成環(huán)繞該主動(dòng)區(qū)的隔離區(qū)；以及摻雜該主動(dòng)區(qū)。
24.根據(jù)權(quán)利要求23所述的電容器制造方法，其中該主動(dòng)區(qū)具有大于1019/立方公分的摻雜濃度。
25.根據(jù)權(quán)利要求21所述的電容器制造方法，其中形成該電容介電層的步驟包括形成一中間層；以及形成一高介電常數(shù)介電層。
26.根據(jù)權(quán)利要求21所述的電容器制造方法，更包括下列步驟摻雜部分未為該上電極所覆蓋的該硅層；于該上電極側(cè)邊上形成間隔物；以及摻雜未為該上電極以及該些間隔物所覆蓋的部分該硅層。
27.根據(jù)權(quán)利要求26所述的電容器制造方法，更包括下列步驟沉積一蝕刻停止層于該上電極以及該些間隔物上；形成一層間介電層于該蝕刻停止層上；于該層間介電層內(nèi)形成接觸孔；以及于該些接觸孔內(nèi)填入一導(dǎo)電材料以形成接觸結(jié)構(gòu)。
28.根據(jù)權(quán)利要求21所述的電容器制造方法，其中該絕緣層的厚度少于1200埃。
29.根據(jù)權(quán)利要求21所述的電容器制造方法，其中該高介電常數(shù)介電材料的介電常數(shù)大于10。
30.根據(jù)權(quán)利要求21所述的電容器制造方法，其中該電容介電層的實(shí)際厚度少于100埃。
全文摘要
本發(fā)明是關(guān)于一種電容器及其制造方法，其結(jié)構(gòu)包括一絕緣層，覆蓋于一基材上；一半導(dǎo)體層，覆蓋于絕緣層上；一下電極，形成于部分的半導(dǎo)體層內(nèi)；一電容介電層，覆蓋于下電極上，其中電容介電層包含具有介電常數(shù)大于5的高介電常數(shù)介電材料；以及一上電極，覆蓋于電容介電層上。
文檔編號(hào)H01L21/84GK1577866SQ200410070949
公開日2005年2月9日 申請(qǐng)日期2004年7月16日 優(yōu)先權(quán)日2003年7月25日
發(fā)明者楊育佳, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司