專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CMOS半導(dǎo)體器件，特別涉及三重阱構(gòu)造的CMOS半導(dǎo)體器件中的鎖定(Latch up)對策。
背景技術(shù)：
以往已知三重阱構(gòu)造的CMOS半導(dǎo)體器件。圖4是表示這樣的三重阱構(gòu)造的CMOS半導(dǎo)體器件的斷面圖。
20是P型硅襯底。21是N型的深阱，形成在P型硅襯底20的表面上。22是P型阱，形成在N型的深阱21內(nèi)。23是N型的淺阱，與P型阱22相鄰，形成在N型的深阱21的表面上。24是N+層，形成在N型的深阱21的端部的表面。N+層24被施加電源電位VDD。
由此，在P型阱22的表面上形成N溝道型MOS晶體管Mn，同時在N型的淺阱23的表面上形成P溝道型MOS晶體管Mp。
N溝道型MOS晶體管Mn由在P型阱22的表面上形成的漏極27、柵極氧化膜、柵極電極28、源極29構(gòu)成。25是P+層，形成在P型阱22的表面。P+層25連接到接地電壓VSS，將P型阱22的電位設(shè)定為接地電壓VSS。
P溝道型MOS晶體管Mp由在N型的深阱21的表面上形成的源極30、柵極氧化膜、柵極電極31、漏極32構(gòu)成。N+層26連接到電源電位VDD，將N型的淺阱23的電位設(shè)定為電源電位VDD。
這樣，在現(xiàn)有的三重阱構(gòu)造的CMOS半導(dǎo)體器件中，在一個N型的深阱21之中形成P型阱22和N型的淺阱23。
再有，作為現(xiàn)有技術(shù)文獻(xiàn)有以下的專利文獻(xiàn)1。
(日本)特開2002-222869號公報但是，現(xiàn)有的三重阱構(gòu)造的CMOS半導(dǎo)體器件中，由于寄生性的雙極晶體管而形成可控硅，有對鎖定弱的問題。下面詳細(xì)說明該問題。
如圖4所示，寄生性的雙極晶體管Bip41由N型的淺阱23、源極30、P型阱22構(gòu)成。N型的淺阱23作為基極、源極30作為發(fā)射極、P型阱22作為集電極而形成PNP型雙極晶體管Bip41。
此外，寄生性的雙極晶體管Bip42由淺的P型阱22、源極29、N型的淺阱23構(gòu)成。P型阱22作為基極、源極29作為發(fā)射極、N型的淺阱23作為集電極而形成NPN型雙極晶體管Bip42。
因此，如圖5所示，通過寄生性的雙極晶體管Bip41和寄生性的雙極晶體管Bip42而形成為鎖定的原因的寄生可控硅構(gòu)造。為了防止鎖定，以往采用將雙極晶體管Bip41、Bip42的基極寬度WB1、WB2(參照圖4)加寬的對策。但是，如果加寬基極寬度WB1、WB2，則布線面積增大。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種三重阱構(gòu)造的CMOS半導(dǎo)體器件，通過防止寄生可控硅的導(dǎo)通來防止鎖定，可縮小布線面積。
本發(fā)明的三重阱構(gòu)造的CMOS半導(dǎo)體器件通過將N型的深阱21分離，使寄生可控硅不導(dǎo)通，可提高鎖定強(qiáng)度依據(jù)本發(fā)明，在三重阱構(gòu)造的CMOS半導(dǎo)體器件中，可防止鎖定，同時可縮小圖形面積。


圖1是本發(fā)明的實施方式的三重阱構(gòu)造的CMOS半導(dǎo)體器件的斷面圖。
圖2是本發(fā)明的實施方式的三重阱構(gòu)造的CMOS半導(dǎo)體器件的斷面圖。
圖3是表示本發(fā)明的實施方式的三重阱構(gòu)造中的寄生性雙極晶體管的連接關(guān)系的電路圖。
圖4是現(xiàn)有的三重阱構(gòu)造的CMOS半導(dǎo)體器件的斷面圖。
圖5是表示現(xiàn)有的三重阱構(gòu)造中的寄生性雙極晶體管的連接關(guān)系的電路圖。
具體實施例方式
下面參照附圖詳細(xì)說明本發(fā)明的實施方式。
圖1是實施方式的CMOS半導(dǎo)體器件的斷面圖。
在圖1中，對與圖4相同的構(gòu)成部分付與相同的標(biāo)號并省略其說明。13是N型的深阱，形成在P型硅襯底20的表面上。11是P型阱，形成在N型的深阱13內(nèi)。14是N型的深阱，形成在P型硅襯底20的表面上。12是N型的淺阱，形成在N型的深阱14內(nèi)。由此，在P型阱11的表面上形成N溝道型MOS晶體管Mn，在N型的淺阱12的表面上形成P溝道型MOS晶體管Mp。
本實施方式的特征點在于N型的深阱13和N型的深阱14間隔。由此，防止寄生可控硅的導(dǎo)通，可防止鎖定。此外，由于不將相當(dāng)于現(xiàn)有技術(shù)的基極寬度WB1、WB2的距離D1、D2加寬(WB1＞D1、WB2＞D2)就可防止鎖定，可縮小布線面積。下面詳細(xì)說明本實施方式中寄生可控硅不導(dǎo)通的原因。
圖2是表示形成的寄生性雙極晶體管的樣子的斷面圖。圖3是表示圖2的寄生性雙極晶體管的連接的電路圖。
在圖2、圖3中示出寄生性雙極晶體管Bip1、寄生性雙極晶體管Bip2、寄生性雙極晶體管Bip3、寄生性雙極晶體管Bip4。
寄生性的雙極晶體管Bip1由N型的淺阱12以及N型的深阱14、源極30、P型硅襯底20構(gòu)成。N型的淺阱12以及N型的深阱14作為基極、源極30作為發(fā)射極、P型硅襯底20作為集電極而形成PNP型雙極晶體管Bip1。
此外，寄生性的雙極晶體管Bip2由P型硅襯底20、N型的深阱13、N型的淺阱12以及N型的深阱14構(gòu)成。P型硅襯底20作為基極、N型的深阱13作為發(fā)射極、N型的淺阱12以及N型的深阱14作為集電極而形成NPN型雙極晶體管。
此外，寄生性的雙極晶體管Bip3由P型阱11、源極29、N型的深阱13構(gòu)成。P型阱11作為基極、源極29作為發(fā)射極、N型的深阱13作為集電極而形成NPN型雙極晶體管Bip3。
此外，寄生性的雙極晶體管Bip4由N型的深阱13、P型阱11、P型硅襯底20構(gòu)成。N型的深阱13作為基極、P型阱11作為發(fā)射極、P型硅襯底20作為集電極而形成PNP型雙極晶體管Bip4。
如圖3所示，由寄生晶體管Bip1和Bip2形成寄生可控硅，但由于其兩端電位都是VDD，所以寄生可控硅不導(dǎo)通。因此，可防止鎖定的發(fā)生，可縮小布線面積。此外，在本實施方式中，兩個N型的深阱13、14被以相同電位(電源電位VDD)偏置。
即，本實施方式不是將以相同電位偏置的兩個N型的深阱13、14一體化，而是通過相互間隔來防止鎖定的發(fā)生。
權(quán)利要求
1.一種CMOS半導(dǎo)體器件，其特征在于包括第一導(dǎo)電型半導(dǎo)體襯底；在所述半導(dǎo)體襯底的表面上互相間隔形成的第二導(dǎo)電型的第一阱和第二阱；在所述第一阱內(nèi)形成的第一導(dǎo)電型的第三阱；在所述第二阱內(nèi)形成的第二導(dǎo)電型的第四阱；在所述第三阱的表面上形成的第二導(dǎo)電溝道型MOS晶體管；以及在所述第四阱的表面上形成的第一導(dǎo)電溝道型MOS晶體管。
2.如權(quán)利要求1所述的CMOS半導(dǎo)體器件，其特征在于，將所述第一阱和所述第二阱以相同電位偏置。
全文摘要
提供一種三重阱構(gòu)造的CMOS半導(dǎo)體器件，通過防止寄生可控硅的導(dǎo)通來防止發(fā)生鎖定，可縮小布線面積。該半導(dǎo)體器件包括P型硅襯底(20)、在P型硅襯底(20)的表面上互相間隔形成的N型的深阱(13)和N型的深阱(14)、在N型的深阱(13)上形成的P型阱(11)、在N型的深阱(14)內(nèi)形成的N型的淺阱(12)、在P型阱(11)的表面上形成的N溝道型MOS晶體管(Mn)、以及在N型的淺阱(12)的表面上形成的P溝道型MOS晶體管(Mp)。
文檔編號H01L23/62GK1581354SQ20041006962
公開日2005年2月16日 申請日期2004年7月15日 優(yōu)先權(quán)日2003年8月6日
發(fā)明者安藤亮一, 植本彰, 垣內(nèi)俊雄 申請人:三洋電機(jī)株式會社