技術(shù)編號(hào)：6833059
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及CMOS半導(dǎo)體器件，特別涉及三重阱構(gòu)造的CMOS半導(dǎo)體器件中的鎖定(Latch up)對(duì)策。背景技術(shù) 以往已知三重阱構(gòu)造的CMOS半導(dǎo)體器件。圖4是表示這樣的三重阱構(gòu)造的CMOS半導(dǎo)體器件的斷面圖。20是P型硅襯底。21是N型的深阱，形成在P型硅襯底20的表面上。22是P型阱，形成在N型的深阱21內(nèi)。23是N型的淺阱，與P型阱22相鄰，形成在N型的深阱21的表面上。24是N+層，形成在N型的深阱21的端部的表面。N+層24被施加電源電位VDD。由...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。