專利名稱：非易失半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有包含浮動?xùn)艠O和控制柵極的多層?xùn)艠O結(jié)構(gòu)的非易失半導(dǎo)體存儲器。
背景技術(shù)：
圖1至3圖解了通過使用淺溝槽隔離(STI)實現(xiàn)的已知NAND型EEPROM。圖1是示意頂視圖，圖2和3是圖1的兩個不同的剖視圖。
如圖2所示，在硅質(zhì)基底(Si-sub)上形成作為隧道絕緣膜的柵極絕緣膜GI，并且在其上形成浮動?xùn)艠OFG。相鄰單元的浮動?xùn)艠OFG分立并且彼此電氣隔離。彼此分離位置鄰近的浮動?xùn)艠OFG的結(jié)構(gòu)被稱作縫隙(slit)。一對縫隙之間的浮動?xùn)艠OFG被柵極間絕緣膜IGI覆蓋在頂部和相對橫向側(cè)。因為其被隧道絕緣膜和柵極間絕緣膜覆蓋，可以使每個浮動?xùn)艠OFG長時間擁有電荷。
在柵極間絕緣膜上形成控制柵極CG。通常，控制柵極CG被大量單元晶體管共享，并且適于同時驅(qū)動該數(shù)目的單元晶體管?？刂茤艠OCG還被稱作字線WL。
另一方面，沿著位線BL得到圖3的剖視圖。從圖3觀察，圖2圖解的堆疊柵極結(jié)構(gòu)沿著位線BL的方向在基底上按行排列。通過抗蝕劑或加工掩模層，以自對準(zhǔn)方式加工每個單元晶體管。在若干單元通過選擇柵極串聯(lián)的NAND型存儲器中，相鄰單元共享源極和漏極以減少每個單元占據(jù)的面積。以微制程的最小特征尺寸形成每個字線WL和分隔相鄰字線WL的間隙。
通過向相應(yīng)控制柵極CG提供高寫電位并且使基底接地，電子被注入浮動?xùn)艠OFG。由于單元晶體管被微型化(micronized)，在相鄰單元之間，以及浮動?xùn)艠OFG和外圍結(jié)構(gòu)之間出現(xiàn)更高的寄生電容。因此，為了提高數(shù)據(jù)寫入速率，往往提高單元晶體管的寫電壓。當(dāng)高電壓被用于寫電壓時，控制柵極CG需要可靠地彼此絕緣，并且字線驅(qū)動電路需要承受高電壓。當(dāng)高密度地排列存儲器元件并且驅(qū)動它們高速操作時，會帶來問題。
通過觀察圖1和3示出的結(jié)構(gòu)，可以粗略估計寫操作所需的電位?？刂茤艠OCG和浮動?xùn)艠OFG，以及浮動?xùn)艠OFG和基底可以被看作電容器，其中柵極絕緣膜和隧道絕緣膜分別被夾在中間。換言之，從控制柵極CG觀察，存儲器單元相當(dāng)于其中串聯(lián)兩個電容器的結(jié)構(gòu)。
圖4是當(dāng)控制柵極CG和浮動?xùn)艠OFG之間的電容器的電容為Cip，并且浮動?xùn)艠OFG和基底之間的電容器的電容為Ctox時所獲得的單元的等價電路圖。通過Cip和Ctox定義當(dāng)高寫電位(Vpgm＝Vcg)提供給控制柵極CG時浮動?xùn)艠OFG的電位Vfg，并且使用下面的公式可以粗略估計電位VfgVfg＝Cr×(Vcg-Vt+Vt0)，其中Cr＝Cip/(Cip+Ctox)，并且Vt表示單元晶體管的閾值電壓，而Vto表示當(dāng)浮動?xùn)艠OFG全部釋放電荷時的閾值電壓(中性(neutral)閾值電壓)。
浮動?xùn)艠OFG的電位Vfg越高，則提供給隧道絕緣膜的電場就越強，因此可以容易地向浮動?xùn)艠OFG注入電子。根據(jù)上述公式應(yīng)當(dāng)理解，通過提高電容比(Cr)可以提高Vfg的數(shù)值，假定Vcg保持到固定水平。換言之，有必要使Cip相對于Ctox具有較大數(shù)值，以減少寫電壓。
電容器的電容與電極之間排列的薄膜的介電常數(shù)和相對電極的面積成比例，并且與相對電極之間的距離成反比。當(dāng)為進(jìn)行寫入/擦除操作而使泄漏電流流過隧道絕緣膜以允許電荷通過時，寫入/擦除操作遇到阻礙。因此，提高柵極絕緣膜和浮動?xùn)艠OFG的接觸面積，以及柵極絕緣膜和控制柵極CG的接觸面積的技術(shù)通常被用來提高Cip的數(shù)值。目前已經(jīng)開發(fā)出各種技術(shù)，例如通過減少縫隙的寬度來增加浮動?xùn)艠OFG的頂端表面(圖2的尺寸A)的技術(shù)，和通過提高浮動?xùn)艠OFG的薄膜厚度來提高浮動?xùn)艠OFG的橫向壁長度(圖2中的尺寸B)的技術(shù)。
然而，當(dāng)使用這種技術(shù)時，需要相對于柵極和線材的尺寸使得縫隙極其微型化，并且隨著浮動?xùn)艠OFG的變厚，形成柵極的難度相應(yīng)增加。另外，由于微型化，F(xiàn)G-FG之間的寄生電容增加。概括地說，它阻礙單元晶體管的微型化保持電容比。
期望通過修改浮動?xùn)艠OFG和控制柵極CG的結(jié)構(gòu)來降低寫電壓。
事實上，日本公開專利(Kokai)No.11-145429描述了一種NAND型EEPROM，其被設(shè)計成允許通過提高增流板(booster plates)之間的電容，以低電壓執(zhí)行寫/擦除/讀操作。
日本公開專利(Kokai)No.2002-217318描述了一種非易失存儲器器件，其包含通過提高浮動?xùn)艠O和控制柵極的耦合比并且從而降低寫電壓來實現(xiàn)的微型化元件。
日本公開專利(Kokai)No.2002-50703描述了一種包含MOSFET的非易失半導(dǎo)體存儲器器件，該MOSFET具有通過在每個控制柵極的相對橫向側(cè)形成浮動?xùn)艠O來實現(xiàn)的改進(jìn)寫/擦除/讀特性和面積。
此外，Y.Sasago等人，＂10-MB/s Multi-Level Programming ofGb-Scale Flash Memory Enabled by New AG-AND Cell Technology＂，2002 IEEE IEDM，pp.952-954描述了一種AG-AND存儲器單元，其中輔助柵極排列在浮動?xùn)艠O附近。
然而仍然難以通過上述現(xiàn)有技術(shù)提高控制柵極和浮動?xùn)艠O之間的電容。換言之，難以通過現(xiàn)有技術(shù)降低寫電壓和實現(xiàn)高速操作的高度集成的存儲器。因此，能夠降低寫電壓的非易失半導(dǎo)體存儲器具有高容量，并且實現(xiàn)了高速操作。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供了一種非易失半導(dǎo)體存儲器，包括具有浮動?xùn)艠O和一對控制柵極的存儲器單元，浮動?xùn)艠O形成在柵極絕緣膜上，而柵極絕緣膜形成在半導(dǎo)體基底上，浮動?xùn)艠O具有沿著一個平面得到的截面，該平面以平行于半導(dǎo)體基底上的第一方向并且垂直于半導(dǎo)體基底的方式延伸，浮動?xùn)艠O還具有與柵極絕緣膜接觸的底部，和兩個從底部的端部向上延伸的傾斜側(cè)，而該對控制柵極與浮動?xùn)艠O的兩個傾斜側(cè)上形成的柵極間絕緣膜接觸，浮動?xùn)艠O適于由與該對控制柵極的電容性耦合來驅(qū)動。
根據(jù)本發(fā)明的另一個方面，提供了一種非易失半導(dǎo)體存儲器，包括 具有多個存儲器單元的存儲器單元列，每個存儲器單元具有浮動?xùn)艠O和控制柵極，并且適于進(jìn)行電數(shù)據(jù)改寫，連接到存儲器單元列的一端的第一選擇晶體管，連接到第一選擇晶體管的另一端的位線，連接到位線并且具有鎖存特性的檢測放大器電路，連接到存儲器單元列另一端的第二選擇晶體管，連接到第二選擇晶體管另一端的源極線，驅(qū)動源極線的源極線驅(qū)動電路，和驅(qū)動多個存儲器單元的控制柵極的控制柵極驅(qū)動電路，多個存儲器單元的浮動?xùn)艠O在半導(dǎo)體基底的表面的第一方向上循環(huán)排列，每個浮動?xùn)艠O具有沿著一個平面得到的截面，所述平面以平行于第一方向并且垂直于半導(dǎo)體基底的方式延伸，所述浮動?xùn)艠O還具有底部和從底部的端部向上延伸的兩個傾斜側(cè)，并且一對控制柵極與每個浮動?xùn)艠O的兩個傾斜側(cè)上形成的柵極間絕緣膜接觸。


圖1是已知非易失半導(dǎo)體存儲器的示意頂視圖；圖2是圖1的示意剖視圖；圖3是圖1的不同于圖2的示意剖視圖；圖4是圖1的等價電路的電路圖；圖5是非易失半導(dǎo)體存儲器的第一實施例的部分單元陣列的示意頂視圖；圖6是圖5的單元陣列的示意剖視圖；圖7是圖5的單元陣列的不同于圖6的示意剖視圖；圖8是第一實施例的單元的等價電路的電路圖；圖9是非易失半導(dǎo)體存儲器的第一實施例的一部分的示意剖視圖，其圖解了制造方法的第一步驟；圖10是圖解圖9的步驟之后的下一步驟的示意剖視圖；圖11是圖解圖10的步驟之后的下一步驟的示意剖視圖；
圖12是所獲得的非易失半導(dǎo)體存儲器部分的示意剖視圖，其是第一實施例的第一修改實施例；圖13是所獲得的非易失半導(dǎo)體存儲器部分的示意剖視圖，其是第一實施例的第二修改實施例；圖14是所獲得的非易失半導(dǎo)體存儲器部分的示意剖視圖，其是第一實施例的第三修改實施例；圖15是非易失半導(dǎo)體存儲器的第二實施例的單元陣列的示意剖視圖；圖16是圖15的單元陣列的等價電路的電路圖；圖17是非易失半導(dǎo)體存儲器的第三實施例的單元陣列的示意剖視圖；圖18是圖17的單元陣列的等價電路的電路圖；圖19是非易失半導(dǎo)體存儲器的第四實施例的單元陣列的示意剖視圖；圖20是已知NAND型EEPROM的電路圖；圖21是在向圖20所示的NAND型EEPROM寫入數(shù)據(jù)時可以使用的示例性電位組合的示意圖；圖22是在向非易失半導(dǎo)體存儲器的第二實施例寫入數(shù)據(jù)時分別提供給相關(guān)部分的示例性電位組合的示意圖；圖23是圖22中示出的單元的等價電路的電路圖，用于圖解當(dāng)向單元寫入數(shù)據(jù)時可以使用的第一示例性選擇電位組合；圖24是圖22中示出的單元的等價電路的電路圖，用于圖解當(dāng)向單元寫入數(shù)據(jù)時可以使用的第二示例性選擇電位組合；圖25是使用圖24示出的電位組合的數(shù)據(jù)寫入操作例子的示意圖；圖26是在從非易失半導(dǎo)體存儲器的第二實施例擦除數(shù)據(jù)時分別提供給相關(guān)部分的示例性電位組合的示意圖；圖27是在從非易失半導(dǎo)體存儲器的第二實施例讀取數(shù)據(jù)時分別提供給相關(guān)部分的示例性電位組合的示意圖；而圖28是非易失半導(dǎo)體存儲器的第五實施例的存儲器單元陣列的電路圖。
具體實施例方式
現(xiàn)在更詳細(xì)地描述本發(fā)明的實施例。
(第1實施例)圖5至7圖解了非易失半導(dǎo)體存儲器的第一實施例的部分單元陣列。圖5是該部分單元陣列的示意頂視圖。圖6和7是沿著圖5中的不同剖面線得到的示意剖視圖。
在P型硅半導(dǎo)體基底(P-sub)11上形成N型井(N-well)12。在N型井12上形成P型井(P-well)13。在P型井13中形成淺溝槽隔離(STI)的多個溝道。在溝道中埋植絕緣膜以形成STI層18。
在被STI層18彼此電氣隔離的P型井13的表面中的每個上以預(yù)定間距形成和排列多個浮動?xùn)艠O15，其中作為例如氧化硅薄膜的柵極絕緣膜14介入其間。柵極絕緣膜14或者是單氮化硅層，或者是具有多層結(jié)構(gòu)并且包含氮化硅的層。如圖5所示，多個浮動?xùn)艠O15在與相應(yīng)STI層18平行延伸的方向(第一方向)上循環(huán)排列。如沿著在第一方向延伸的線相對于P型井13的表面垂直得到的圖6的橫截面視圖所示，每個浮動?xùn)艠O15顯示出基本為三角形的橫截面，該橫截面具有與柵極絕緣膜14保持接觸并且與半導(dǎo)體基底平行延伸的底線，和一對相對配置、分別從底線的相對端向上延伸的斜邊。
此外，在浮動?xùn)艠O15上形成柵極間絕緣膜16。柵極間絕緣膜16或者是單層薄膜(可以是例如氧化硅薄膜，氮化硅薄膜，氧化鋁(Al)薄膜，氧化鉿薄膜或氧化鋯薄膜)，或者是多層薄膜(可以是例如通過排列氧化硅薄膜和氮化硅薄膜(ONO薄膜)而形成的多層薄膜)。柵極間絕緣膜16的厚度大于柵極絕緣膜14。
另外，充當(dāng)字線WL的控制柵極17被埋植在任何兩個位置鄰近的浮動?xùn)艠O15的對之間。控制柵極17以預(yù)定間距排列，并且在垂直于圖5所示的STI層18的方向上延伸。
如圖7所示，任何兩個位置鄰近的浮動?xùn)艠O15被STI層18電氣隔離，STI層18是埋植在半導(dǎo)體基底中形成的溝道內(nèi)的絕緣體。
更具體地，得到單個浮動?xùn)艠O15。在浮動?xùn)艠O15的兩個斜邊上形成一對控制柵極17，17，柵極間絕緣膜16介入其間并且與柵極15的斜邊保持接觸。如沿著在第一方向延伸的線相對于P型井的表面垂直得到的圖6的剖視圖所示，每個控制柵極17具有向下突出的反置三角輪廓，該輪廓具有與P型井的表面平行延伸的頂端表面，和一對相對配置、從頂端表面的相對邊緣向下延伸的斜邊。
通過例如其中注入雜質(zhì)以降低電阻的多晶硅薄膜形成浮動?xùn)艠O15和控制柵極17。
這里假定浮動?xùn)艠O15或控制柵極17的排列間距為2F，并且每個浮動?xùn)艠O15的與柵極絕緣膜14保持接觸的表面的長度，或者對應(yīng)于浮動?xùn)艠O15的底部長度的柵極長度為Lfg。
排列浮動?xùn)艠O15和控制柵極17，其中柵極間絕緣膜16介入其間。任何兩個位置鄰近的浮動?xùn)艠O15或控制柵極17之間需要彼此分離一個大于柵極間絕緣膜16的厚度(Tigi)的距離，以避免每個柵極的任何擊穿。于是，選擇Lfg以滿足以下關(guān)系。
F＜Lfg＜2F-Tigi應(yīng)當(dāng)理解，這個實施例的每個浮動?xùn)艠O15的柵極長度Lfg可以得到盡可能大的數(shù)值。結(jié)果，不必形成擴散層，該擴散層在位于浮動?xùn)艠O15下面的P型井13的表面上形成的溝道的相對邊緣上，即在位于控制柵極17下面的P型井13的每個部分上變成源極/漏極區(qū)，并且對應(yīng)于一個區(qū)域，其中沒有排列浮動?xùn)艠O15并且柵極間絕緣膜16與圖6示出的柵極絕緣膜14接觸。換言之，可以只在顯示相同導(dǎo)電類型的半導(dǎo)體區(qū)中形成每個單元。概括地說，在第一實施例中，位于控制柵極17和浮動?xùn)艠O15下面的P型井13的每個部分完全是顯示相同導(dǎo)電類型的半導(dǎo)體區(qū)。
由于沒有在P型井13中形成導(dǎo)電類型與P型井13相反的擴散層，可以完全避免會給晶體管微型化造成嚴(yán)重問題的短溝道效應(yīng)的影響。
在常規(guī)單元中，由控制柵極驅(qū)動每個浮動?xùn)艠O。相反，在第一實施例的單元中，由位于浮動?xùn)艠O15相對側(cè)的一對控制柵極17驅(qū)動浮動?xùn)艠O15。于是，從圖8的等價電路觀察，控制柵極CG和浮動?xùn)艠OFG之間的有效電容是Cip和Cip的和數(shù)，該和數(shù)大于常規(guī)單元，使得可以降低寫電壓。注意，在圖8中，Ctox表示浮動?xùn)艠OFG和基底之間的電容。
根據(jù)上述應(yīng)當(dāng)理解，第一實施例的每個單元可以保證足夠大的電容比。結(jié)果，如果降低單元晶體管的柵極長度和溝道寬度，則可以提高電容比，使得能夠降低寫電壓。
例如，根據(jù)設(shè)計規(guī)則，可以在55nm的生成中使用大約90nm的柵極長度。
控制柵極17被埋植在兩個位置鄰近的浮動?xùn)艠O15之間的空間中。因此，防止發(fā)生在字線方向位置附近的任何兩個浮動?xùn)艠O15的電容性耦合。
圖9至11圖解了制造第一實施例的非易失半導(dǎo)體存儲器的方法的不同步驟。
如圖9所示，在P型硅半導(dǎo)體基底11上形成N型井12，并且在N型井12上形成P型井13。接著，在P型井13上形成柵極絕緣膜14。隨后多晶硅薄膜15a被沉積在柵極絕緣膜14以便形成浮動?xùn)艠O15，并且在其上形成蝕刻掩模層19。蝕刻掩模層19具有線條/空白的重復(fù)圖案，并且符合設(shè)計規(guī)則的最小間距F被用于線條/空間的排列。
接著，隨著通過各向異性蝕刻技術(shù)有選擇地蝕刻多晶硅薄膜15a，按行形成具有圖10所示的基本為三角形的截面的若干浮動?xùn)艠O15。
此后，柵極間絕緣膜16被沉積在圖11所示的整個表面上，并且接著還在整個表面上沉積多晶硅薄膜以形成控制柵極。隨著通過化學(xué)機械拋光(CMP)步驟使多晶硅薄膜變平，產(chǎn)生圖5和6所示的若干控制柵極17。
通過適當(dāng)選擇圖9示出的步驟中使用的掩模層19的輪廓，圖10示出的各向異性蝕刻步驟中使用的蝕刻氣體類型，蝕刻條件等等，可以使浮動?xùn)艠O15顯示不同的截面，以產(chǎn)生諸如圖12所示的第一修改實施例或圖13所示的第二修改實施例的修改實施例。
例如，在圖12所示的非易失半導(dǎo)體存儲器的第一修改實施例的情況下，浮動?xùn)艠O15顯示出具有圓形頂點的基本為三角形的截面。
另一方面，在圖13所示的非易失半導(dǎo)體存儲器的第二修改實施例的情況下，浮動?xùn)艠O15顯示出梯形截面，并且沒有頂點。換言之，每個浮動?xùn)艠O15的截面具有與半導(dǎo)體基底的表面平行延伸的底線，相對布置并且與底線平行延伸的頂線，和連接頂線與底線的拖曳斜線。
浮動?xùn)艠O15的兩個斜線可以是直線或曲線。
圖14示出了非易失半導(dǎo)體存儲器的第三修改實施例的部分的示意剖視圖，其中兩個斜線是曲線，其傾斜角根據(jù)相距半導(dǎo)體基底的高度的函數(shù)而線性增加，假定每個曲線的傾斜角被定義成通過相距半導(dǎo)體基底表面的指定高度和半導(dǎo)體基底表面的正切形成的角度，并且根據(jù)相對一個變量的，其值只會增加并且不會減小，因此不顯示任何拐點的函數(shù)來定義線性增加。傾斜角始終不大于90度。
圖14的修改實施例可以被稱作圖13的實施例(其中浮動?xùn)艠O15顯示出基本為梯形的截面)的變型。
(第2實施例)圖5至7示出的第一實施例的單元陣列通過實際電路排列中的選擇柵極晶體管連接到位線和源極線。
圖15是非易失半導(dǎo)體存儲器的第二實施例的單元陣列的示意剖視圖。所說明的單元陣列包括多個串聯(lián)存儲器單元和一對選擇柵極。在圖15中，對應(yīng)于圖6的部件的部件分別用相同的參考符號表示，并且不會進(jìn)一步地描述。
在圖15的單元陣列中，布置在位線BL一側(cè)的選擇柵極晶體管SGT1包括充當(dāng)源極/漏極區(qū)的一對N型擴散層S/D，和選擇柵極SGS。位線BL與該對擴散層S/D中的一個接觸。布置在源極線SL一側(cè)的選擇柵極晶體管SGT2包括充當(dāng)源極/漏極區(qū)的一對擴散層S/D和選擇柵極SGD。源極線SL與該對擴散層S/D中的一個接觸。如上所述，每個單元中沒有形成充當(dāng)源極/漏極區(qū)的擴散層S/D。
與鄰近布置的浮動?xùn)艠O15和控制柵極17的每個組合之間形成的柵極間絕緣膜16的絕緣膜相同的絕緣膜還被用于分別布置在選擇柵極晶體管SGT1，SGT2的選擇柵極SGS，SGD下面的柵極絕緣膜。
在圖15的單元陣列中，選擇柵極SGS，SGD分別與單元MC的位線一側(cè)的控制柵極17和源極線一側(cè)的控制柵極17分離。如上所述，每個單元中沒有形成充當(dāng)源極/漏極區(qū)的擴散層S/D。
圖16是圖15的單元陣列的等價電路的電路圖。在圖16中，CG表示控制柵極，F(xiàn)G表示存儲器單元的浮動?xùn)艠O。
具有鎖存特性的檢測放大器電路(S/A)31連接到位線BL。源極線驅(qū)動電路(SLD)32連接到源極線SL，以便通過向其提供各種電壓中的任何電壓來驅(qū)動源極線SL。選擇柵極驅(qū)動電路(SGDR)33分別連接到選擇柵極晶體管SGT1，SGT2的選擇柵極SGS，SGD，以便驅(qū)動相應(yīng)的選擇柵極SGS，SGD。行解碼器34通過由鎢，鋁或銅組成的相應(yīng)導(dǎo)線35連接到存儲器單元的控制柵極CG，以便充當(dāng)驅(qū)動控制柵極CG的控制柵極驅(qū)動電路。
(第3實施例)圖17是非易失半導(dǎo)體存儲器的第三實施例的單元陣列的示意剖視圖。所說明的單元陣列包括多個存儲器單元和一對選擇柵極。在圖17中，對應(yīng)于圖15的部件的部件分別用相同的參考符號表示，并且不會進(jìn)一步地描述。
如前所述，在圖15的實例中，在每個單元陣列中存儲器單元MC的每個浮動?xùn)艠O15的相對側(cè)的基底上沒有形成充當(dāng)源極/漏極區(qū)的擴散層。相反，在圖17的實例中，在每個浮動?xùn)艠O15的相對側(cè)的基底中形成充當(dāng)源極/漏極區(qū)的N型擴散層S/D。圖18是圖17的單元陣列的等價電路的電路圖。
(第4實施例)圖19是非易失半導(dǎo)體存儲器的第四實施例的單元陣列的示意剖視圖。所說明的單元陣列包括多個存儲器單元和一對選擇柵極。在圖19中，對應(yīng)于圖15的部件的部件分別用相同的參考符號表示，并且不會進(jìn)一步地描述。
在圖19的單元陣列中，存儲器單元MC的每個控制柵極17具有saliside結(jié)構(gòu)。通?？梢园凑杖缦滤龅姆绞叫纬蓅aliside結(jié)構(gòu)。參照圖19，在控制柵極17和選擇柵極SGS，SGD上形成鈦，鈷，鎳等等的金屬薄膜。隨后，隨著對金屬薄膜進(jìn)行熱處理步驟以產(chǎn)生金屬硅化物(siliside)或硅化物薄膜20，使控制柵極17和選擇柵極SGS，SGD具有硅化物結(jié)構(gòu)。
在這個實施例中，可以降低存儲器單元MC的每個控制柵極17和選擇柵極SGS，SGD的電阻。
現(xiàn)在描述非易失半導(dǎo)體存儲器的第二至第四實施例的操作。
首先參照圖20和21討論已知NAND型EEPROM的操作。
圖20是已知NAND型EEPROM的電路圖，用于說明電路結(jié)構(gòu)。圖21是當(dāng)向圖20示出的NAND型EEPROM寫入數(shù)據(jù)時可以使用的示例性電位組合的示意圖。在圖20和21中，分別通過相同參考符號表示相同的部件。
通過連接并排布置的多個單元晶體管的源極/漏極以使許多存儲器單元和選擇柵極SGT1，SGT2串聯(lián)，形成NAND型EEPROM。選擇柵極SGT1連接到位線BL，而選擇柵極SGT2連接到源極線SL。
當(dāng)寫入數(shù)據(jù)時，預(yù)定柵極電位Vsg被提供給位線BL一側(cè)的選擇柵極SGS。足夠低的電位Vbl被提供給位線BL。為柵極電位Vsg選擇相對于Vbl足夠高，以使選擇柵極SGT1導(dǎo)通(ON)的電位水平。當(dāng)Vbl被提供給位線時，選擇柵極SGT1變成導(dǎo)通(ON)，并且Vbl被傳遞到選定單元晶體管，使得選定單元晶體管的溝道電位充分下降以允許在那里執(zhí)行寫操作。
在所圖解的已知EEPROM中，通過向選定字線WL提供寫電位Vpgm(圖21中的CG8)以向單元寫入數(shù)據(jù)的操作，和向非選定字線WL提供傳遞電位Vpass(不同于圖21中的CG8)以形成溝道的操作均使用控制柵極和浮動?xùn)艠O的電容性耦合。
圖22是當(dāng)向非易失半導(dǎo)體存儲器的第二實施例寫入數(shù)據(jù)時分別向相關(guān)部分提供的示例性電位組合的示意圖。
如上所述，浮動?xùn)艠OFG具有一對控制柵極CG，并且通過一對控制柵極CG選擇浮動?xùn)艠OFG。換言之，通過與一對控制柵極CG的電容性耦合驅(qū)動浮動?xùn)艠OFG。
對于寫操作，相同寫入電壓Vpgm被提供給排列在對其寫入數(shù)據(jù)的浮動?xùn)艠OFG附近的兩個控制柵極CG，并且通常將基底(P型井13)保持到0V。圖23是其中進(jìn)行這種寫操作的單元的等價電路的電路圖。在圖解的狀態(tài)中，電荷從基底注入浮動?xùn)艠OFG。
如前面參照第一實施例所述，即使元件微型化，也可以提高電容比，因此與現(xiàn)有技術(shù)的Vpgm相比，這里的Vpgm可以得到降低。
分別由選擇柵極驅(qū)動電路33和行解碼器34產(chǎn)生提供給選擇柵極SGD，SGS的電位和提供給每個控制柵極CG的電位。由源極線驅(qū)動電路32產(chǎn)生提供給源極線SL的電位。檢測放大器電路31連接到位線BL。檢測放大器電路31向位線BL提供預(yù)定電壓以進(jìn)行數(shù)據(jù)讀操作，并且鎖存所讀取的數(shù)據(jù)。
前面描述了向一對控制柵極CG提供相同電壓以驅(qū)動單個浮動?xùn)艠OFG進(jìn)行寫操作的例子。然而也可以分別向一對控制柵極CG提供不同的電壓。
圖24是其中進(jìn)行這種寫操作的單元的等價電路的電路圖。在這種情況下，Vpgm被提供給該對控制柵極CG中的一個，而0V被提供給另一個控制柵極CG。在圖24中，假定Cip和Ctox的電容比為1.5∶1，并且假定沒有電荷注入浮動?xùn)艠OFG的條件下的中性閾值電壓和當(dāng)前閾值電壓為0V。在圖23的情況下，通過下面的公式得到浮動?xùn)艠OFG的電位Vfg。
Vfg＝Vpgm×2×Cip/(2×Cip+Ctox)＝0.75×Vpgm另一方面，在圖24的情況下，通過下面的公式得到浮動?xùn)艠OFG的電位Vfg。
Vfg＝Vpgm×Cip/(2×Cip+Ctox)＝0.375×Vpgm
于是，通過改變該對控制柵極CG中的一個的電位，可以明顯降低電容比。
圖25是使用上述特性的數(shù)據(jù)寫入操作的例子。參照圖25，Vpgm被提供給其中進(jìn)行寫操作的單元(目標(biāo)單元)的相對側(cè)上的控制柵極CG。使用上述假定，0.75×Vpgm被提供給寫入目標(biāo)單元的浮動?xùn)艠OFG。另一方面，0V被提供給位于寫入目標(biāo)單元左邊附近的單元的控制柵極CG對中的一個，而Vpgm被提供給另一個控制柵極CG。于是，0.375×Vpgm的電位被提供給位于寫入目標(biāo)單元左邊附近的單元的浮動?xùn)艠OFG。因此，相鄰單元的場應(yīng)力是選定單元的浮動?xùn)艠OFG的1/2，這足夠抑制任何寫入差錯。為電位傳遞或提高溝道電位而預(yù)定的電位Vpass被提供給遠(yuǎn)離該單元的控制柵極CG。對于實際器件的操作，通過考慮器件的寫入特性，溝道電壓上升特性，電位傳遞特性等等，為控制柵極CG準(zhǔn)備適當(dāng)?shù)碾娢唤M合。
圖26是當(dāng)從非易失半導(dǎo)體存儲器的第二實施例擦除數(shù)據(jù)時分別提供給相關(guān)部分的示例性電位組合的示意圖。
當(dāng)擦除單元的數(shù)據(jù)時，其中形成存儲器單元的基底(P型井13)的電位提高到擦除電位Vera。同時，擴散層S/D和分別連接到位線BL和源極線SL的選擇柵極SGS，SGD的電位被提高到基底的電位Vera，以防止擊穿。另外，足夠低的電位，例如0V電位被提供給與其中執(zhí)行擦除操作的單元鄰近的單元的控制柵極CG。接著，浮動?xùn)艠OFG的電荷被提取到其電位被提高以擦除數(shù)據(jù)的基底。
通過使沒有執(zhí)行擦除操作的單元的控制柵極CG的電位保持浮動，防止擦除那些單元的數(shù)據(jù)，因為通過控制柵極CG和基底的電容性耦合將控制柵極CG的電位提高到基底的電位。
通過這種方式，能夠可靠地從具有以下單元結(jié)構(gòu)的存儲器中擦除數(shù)據(jù)，在該單元結(jié)構(gòu)中，兩個控制柵極CG分別排列在每個浮動?xùn)艠OFG的相對側(cè)。
圖27是當(dāng)從非易失半導(dǎo)體存儲器的第二實施例讀取數(shù)據(jù)時分別向相關(guān)部分提供的示例性電位組合的示意圖。
參照圖27，對于讀操作，讀電壓Vwl被提供給其中執(zhí)行讀操作的單元的浮動?xùn)艠OFG的該對控制柵極CG。期望通過考慮單元晶體管的寫入特性，數(shù)據(jù)保持特性和閾值電壓的工作范圍等等，為讀電壓Vwl選擇適當(dāng)?shù)碾娢凰?。如果假定讀電壓為Vwl＝0V，則0V的電位被提供給針對其讀取數(shù)據(jù)的單元(目標(biāo)單元)的浮動?xùn)艠OFG。
另一方面，電位Vread被提供給位于讀取目標(biāo)單元的控制柵極CG附近的控制柵極CG。期望為Vread選擇適當(dāng)?shù)碾娢凰剑员隳軌虼_定讀取目標(biāo)單元的閾值電壓，從而消除連接到讀取目標(biāo)單元的非選定單元的影響。
注意，上述具有鎖存特性的檢測放大器電路31連接到位線BL，使得確定讀取目標(biāo)單元的閾值電壓，并且由檢測放大器電路31檢測讀取目標(biāo)單元的數(shù)據(jù)。注意，其被安排成使得在寫操作中，只有其布置在單元的相對側(cè)的控制柵極CG對被定為具有讀電壓Vwl的單元的閾值電壓得到確定，并且其控制柵極CG對顯示不同于上述組合的組合的所有單元被保持到導(dǎo)通狀態(tài)，而不管其中存儲的數(shù)據(jù)如何。
應(yīng)當(dāng)理解，本發(fā)明不限于上述實施例，在不偏離本發(fā)明范圍的前提下可以通過各種不同的方式修改上述實施例。例如，多個存儲器單元被串聯(lián)以實現(xiàn)前面參照圖15或17描述的NAND型存儲器，可選地，以圖28所示的方式連接多個存儲器單元以實現(xiàn)AND型存儲器。
在圖28圖解的非易失半導(dǎo)體存儲器中，每個AND型存儲器單元具有子位線SBBL和子源極線SBSL，并且在子位線SBBL和子源極線SBSL之間并聯(lián)多個存儲器單元MC。
子位線SBBL通過選擇柵極晶體管SGT1連接到主位線MBL。子源極線SBSL通過選擇柵極晶體管SGT2連接到主源極線MSL。
本領(lǐng)域的技術(shù)人員會很容易地想到其它優(yōu)點和修改。因此，本發(fā)明的范圍不僅限于圖中示出和這里描述的具體細(xì)節(jié)和典型實施例。因此，在不偏離如所附權(quán)利要求書及其等同描述定義的一般發(fā)明概念的構(gòu)思或范圍的前提下，可以進(jìn)行各種修改。
權(quán)利要求
1.一種非易失半導(dǎo)體存儲器，其特征在于包括具有浮動?xùn)艠O和一對控制柵極的存儲器單元，浮動?xùn)艠O形成在柵極絕緣膜上，而柵極絕緣膜形成在半導(dǎo)體基底上，浮動?xùn)艠O具有沿著一個平面得到的截面，該平面以平行于半導(dǎo)體基底上的第一方向并且垂直于半導(dǎo)體基底的方式延伸，浮動?xùn)艠O還具有與柵極絕緣膜接觸的底部，和兩個從底部的端部向上延伸的傾斜側(cè)，而該對控制柵極與浮動?xùn)艠O的兩個傾斜側(cè)上形成的柵極間絕緣膜接觸，其中浮動?xùn)艠O適于通過與該對控制柵極的電容性耦合來驅(qū)動。
2.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O具有基本為三角形的截面。
3.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O具有基本為梯形的截面。
4.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于兩個傾斜側(cè)基本為直線。
5.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于兩個傾斜側(cè)分別由曲線形成，所述曲線的傾斜角根據(jù)相距半導(dǎo)體基底的高度的函數(shù)而線性增加，其中假定每個曲線的傾斜角被定義成通過相距半導(dǎo)體基底表面的指定高度和半導(dǎo)體基底表面的正切形成的角度。
6.如權(quán)利要求5所述的非易失半導(dǎo)體存儲器，其特征在于傾斜角不大于90度。
7.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于還包括具有與半導(dǎo)體基底相反的導(dǎo)電類型的擴散層，其中在位于控制柵極下面但不位于浮動?xùn)艠O下面的表面區(qū)域中形成擴散層。
8.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于半導(dǎo)體基底的位于控制柵極下面的所有區(qū)域和位于浮動?xùn)艠O下面的區(qū)域是具有相同導(dǎo)電類型的半導(dǎo)體區(qū)。
9.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于柵極間絕緣膜是單層薄膜或多層薄膜，所述單層薄膜是氧化硅薄膜，氮化硅薄膜，氧化鋁薄膜，氧化鉿薄膜或氧化鋯薄膜。
10.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于柵極間絕緣膜的薄膜厚度大于柵極絕緣膜。
11.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于柵極絕緣膜或者是單個氮化硅層，或者是具有多層結(jié)構(gòu)并且包含氮化硅的層。
12.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于通過多晶硅薄膜形成浮動?xùn)艠O和控制柵極中的每個。
13.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于控制柵極具有由鈦，鈷或鎳組成的saliside結(jié)構(gòu)。
14.如權(quán)利要求1所述的非易失半導(dǎo)體存儲器，其特征在于控制柵極連接到由鎢，鋁或銅組成的導(dǎo)線。
15.一種非易失半導(dǎo)體存儲器，其特征在于包括具有多個存儲器單元的存儲器單元列，每個存儲器單元具有浮動?xùn)艠O和控制柵極，并且適于進(jìn)行電數(shù)據(jù)改寫；連接到存儲器單元列的一端的第一選擇晶體管；連接到第一選擇晶體管的另一端的位線；連接到位線并且具有鎖存特性的檢測放大器電路；連接到存儲器單元列另一端的第二選擇晶體管；連接到第二選擇晶體管另一端的源極線；驅(qū)動源極線的源極線驅(qū)動電路；和驅(qū)動多個存儲器單元的控制柵極的控制柵極驅(qū)動電路；其中多個存儲器單元的浮動?xùn)艠O在半導(dǎo)體基底的表面的第一方向上循環(huán)排列，每個浮動?xùn)艠O具有沿著一個平面得到的截面，所述平面以平行于第一方向并且垂直于半導(dǎo)體基底的方式延伸，所述浮動?xùn)艠O還具有底部和從底部的端部向上延伸的兩個傾斜側(cè)，并且一對控制柵極與每個浮動?xùn)艠O的兩個傾斜側(cè)上形成的柵極間絕緣膜接觸。
16.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O具有基本為三角形的截面。
17.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O具有基本為梯形的截面。
18.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于兩個傾斜側(cè)基本為直線。
19.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于兩個傾斜側(cè)分別由曲線形成，所述曲線的傾斜角根據(jù)相距半導(dǎo)體基底的高度的函數(shù)而線性增加，其中假定每個曲線的傾斜角被定義成通過相距半導(dǎo)體基底表面的指定高度和半導(dǎo)體基底表面的正切形成的角度。
20.如權(quán)利要求19所述的非易失半導(dǎo)體存儲器，其特征在于傾斜角不大于90度。
21.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O被埋植在半導(dǎo)體基底中形成的溝道內(nèi)的絕緣體電氣隔離。
22.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O的排列被定義如下F＜Lfg＜2F-Tigi，其中F是浮動?xùn)艠O或控制柵極的排列的間距的一半，Lfg是浮動?xùn)艠O的柵極長度，Tigi是柵極間絕緣膜的薄膜厚度。
23.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于還包括具有與半導(dǎo)體基底相反的導(dǎo)電類型的擴散層，其中在位于控制柵極下面但不位于浮動?xùn)艠O下面的表面區(qū)域中形成擴散層。
24.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于半導(dǎo)體基底的位于控制柵極下面的所有區(qū)域和位于浮動?xùn)艠O下面的區(qū)域是具有相同導(dǎo)電類型的半導(dǎo)體區(qū)。
25.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于柵極間絕緣膜是單層薄膜或多層薄膜，所述單層薄膜是氧化硅薄膜，氮化硅薄膜，氧化鋁薄膜，氧化鉿薄膜或氧化鋯薄膜。
26.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于柵極間絕緣膜的薄膜厚度大于柵極絕緣膜。
27.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于柵極絕緣膜或者是單個氮化硅層，或者是具有多層結(jié)構(gòu)并且包含氮化硅的層。
28.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于通過多晶硅薄膜形成浮動?xùn)艠O和控制柵極中的每個。
29.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于控制柵極具有由鈦，鈷或鎳組成的saliside結(jié)構(gòu)。
30.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于控制柵極連接到由鎢，鋁或銅組成的導(dǎo)線。
31.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于在存儲器單元列中提供多個存儲器單元，所述多個存儲器單元具有N個串聯(lián)的存儲器單元和(N+1)個控制柵極。
32.如權(quán)利要求15所述的非易失半導(dǎo)體存儲器，其特征在于排列多個存儲器單元以形成AND類型。
33.一種非易失半導(dǎo)體存儲器，其特征在于包括一對浮動?xùn)艠O，在柵極絕緣膜上形成并且在半導(dǎo)體基底的相同平面的第一方向上排列，所述柵極絕緣膜在半導(dǎo)體基底上形成，每個浮動?xùn)艠O具有沿著一個平面得到的截面，所述平面以平行于第一方向并且垂直于半導(dǎo)體基底的方式延伸，所述浮動?xùn)艠O還具有底部和從底部的端部向上延伸的兩個傾斜側(cè)；和控制柵極，以自對準(zhǔn)方式被形成為埋植在該對浮動?xùn)艠O之間，其中柵極間絕緣膜介入其間。
34.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O具有基本為三角形的截面。
35.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O具有基本為梯形的截面。
36.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于兩個傾斜側(cè)基本為直線。
37.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于兩個傾斜側(cè)分別由曲線形成，所述曲線的傾斜角根據(jù)相距半導(dǎo)體基底的高度的函數(shù)而線性增加，其中假定每個曲線的傾斜角被定義成通過相距半導(dǎo)體基底表面的指定高度和半導(dǎo)體基底表面的正切形成的角度。
38.如權(quán)利要求37所述的非易失半導(dǎo)體存儲器，其特征在于傾斜角不大于90度。
39.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于浮動?xùn)艠O被埋植在半導(dǎo)體基底中形成的溝道內(nèi)的絕緣體電氣隔離。
40.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于還包括具有與半導(dǎo)體基底相反的導(dǎo)電類型的擴散層，其中在位于控制柵極下面但不位于浮動?xùn)艠O下面的表面區(qū)域中形成擴散層。
41.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于半導(dǎo)體基底的位于控制柵極下面的所有區(qū)域和位于浮動?xùn)艠O下面的區(qū)域是具有相同導(dǎo)電類型的半導(dǎo)體區(qū)。
42.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于柵極間絕緣膜是單層薄膜或多層薄膜，所述單層薄膜是氧化硅薄膜，氮化硅薄膜，氧化鋁薄膜，氧化鉿薄膜或氧化鋯薄膜。
43.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于柵極間絕緣膜的薄膜厚度大于柵極絕緣膜。
44.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于柵極絕緣膜或者是單個氮化硅層，或者是具有多層結(jié)構(gòu)并且包含氮化硅的層。
45.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于通過多晶硅薄膜形成浮動?xùn)艠O和控制柵極中的每個。
46.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于控制柵極具有由鈦，鈷或鎳組成的saliside結(jié)構(gòu)。
47.如權(quán)利要求33所述的非易失半導(dǎo)體存儲器，其特征在于控制柵極連接到由鎢，鋁或銅組成的導(dǎo)線。
全文摘要
在半導(dǎo)體基底上形成柵極絕緣膜(14)。在柵極絕緣膜(14)上形成浮動?xùn)艠O(15)。浮動?xùn)艠O(15)具有基本為三角形的、沿著一個平面得到的截面，該平面以平行于半導(dǎo)體基底上的第一方向并且垂直于半導(dǎo)體基底的方式延伸，并且具有與柵極絕緣膜接觸的底部和從底部的端部向上延伸的兩個傾斜側(cè)。一對控制柵極(17，17)與浮動?xùn)艠O(15)的兩個傾斜側(cè)上形成的柵極間絕緣膜(16)接觸。浮動?xùn)艠O(15)適于由與該對控制柵極(17，17)的電容性耦合驅(qū)動。
文檔編號H01L27/115GK1542977SQ20041003669
公開日2004年11月3日 申請日期2004年4月28日 優(yōu)先權(quán)日2003年4月28日
發(fā)明者作井康司, 白田理一郎, 荒井史隆, 市毛正之, 一郎, 之, 隆 申請人:株式會社東芝