專利名稱：一種改善位線接觸電阻值的方法
技術(shù)領(lǐng)域：
本發(fā)明與半導體中形成位線插塞有關(guān)，尤其是一種利用粗糙球形多晶硅薄膜以加大其接觸面積，因而降低位線接觸電阻值的一種方法。
背景技術(shù)：
由于記憶裝置在各種不同的應(yīng)用領(lǐng)域上被廣泛地使用，記憶裝置如動態(tài)隨機存取內(nèi)存，在最近幾年快速蓬勃發(fā)展。記憶裝置中的導線密度近年大幅度快速成長。集成電路設(shè)計者，通常面對如何在晶圓線路中，以有限的空間來增加內(nèi)存容量與功效，卻不須大量地增加電路的面積。
動態(tài)隨機存取內(nèi)存，由數(shù)百萬個相同的電路集中起來，稱為動態(tài)內(nèi)存胞，該動態(tài)內(nèi)存胞是一地址(address)，以儲存一比特位的資料。動態(tài)內(nèi)存胞的制作包括一晶體管、一電容與一位線接觸，一字符線與一參考電壓。
動態(tài)內(nèi)存制造是一高競爭性的事業(yè)。廠商一直有連續(xù)不斷的壓力，迫使他們必須在單一胞中減少其大小尺寸，且增加記憶胞的密度，以容許更多的內(nèi)存擠進一單一記憶晶圓。
為使芯片容納更大量的內(nèi)存，導致動態(tài)內(nèi)存廠商朝向三維的電容設(shè)計，包括疊積型電容(stacked capacitors)，此種疊積型電容是被擺置在存取晶體管的上面。
另一方面，記憶胞的內(nèi)連線，也是動態(tài)內(nèi)存記憶裝置商有興趣之處，由于導線線寬與半導體裝置的尺寸有很大關(guān)聯(lián)例如當線寬由0.14微米減至0.11微米，半導體的尺寸會因而減至原來面積的75％。此外，當線寬由0.14微米減至0.09微米時，半導體的尺寸將會減至原來面積的50％。因此如何有效減小內(nèi)連線的線寬，將會相對地縮小半導體裝置的面積。但當動態(tài)內(nèi)存尺寸縮小了，金屬導線的線寬卻不能因應(yīng)MOS裝置縮小原則(shrinking ratio)而縮小，其原因乃是金屬導線會面臨面積的縮小使得電阻值的大幅增加，導致上層的電流無法順暢的流向下層的源、汲極與場氧化層中。此外，另一常發(fā)現(xiàn)的問題乃是MOS結(jié)構(gòu)中一般會施予摻雜(doping)過程以降低閘極導電層的RC延遲時間，但實際上由于摻雜的厚度約僅為2000至4000埃，由于漏電流(leakage current)的限制，其摻雜的深度不能太深，否則將會導致制造過程中良率的大幅降低，若位線的線路相對減小則電阻有時甚至會因而上升到1000歐姆的譜；因此，上層的電流將難以有效到達MOS的FET區(qū)域，這種狀況也會導致制程良率的降低。

發(fā)明內(nèi)容
本發(fā)明旨在克服上述記憶裝置制造過程中的諸多問題，主要目的是提供一方法以增加多晶硅層的接觸面積，通過沉積一層半球型多晶硅薄膜于位線接觸的形成過程中，半球型多晶硅薄膜呈半球形狀因此能有效增大其接觸面積，并相對降低其電阻值。如此，動態(tài)內(nèi)存中由上層而來的電流便可以容易且順暢的流經(jīng)動態(tài)內(nèi)存的陣列式晶體管，因而使得高電阻值的問題可以克服。
本發(fā)明一目的，是提供同一材質(zhì)的多晶硅，在動態(tài)內(nèi)存制造過程中，可消除常見的異質(zhì)接合情形并大幅降低電阻值。
本發(fā)明之另一目的，是提供一材料具有半球型多晶硅薄膜，其材質(zhì)與半球型多晶硅薄膜下方的摻雜多晶硅屬同一材質(zhì)，因而在動態(tài)內(nèi)存制造過程中，不會產(chǎn)生異質(zhì)接合現(xiàn)象(heterojunction)發(fā)生。
本發(fā)明所提供的這些及其它的特點，僅利用慣用的半導體制程技術(shù)，并不需要用到昂貴或瑣碎的過程，因此不至于造成制程中花費的額外增加。


圖1為顯示本發(fā)明的記憶胞陣列包含閘極結(jié)構(gòu)與間隙壁；圖2為顯示本發(fā)明的記憶胞陣列包含BPSG與摻雜多晶硅層；圖3為顯示本發(fā)明的記憶胞陣列去除BPSG與摻雜多晶硅層形成插塞；圖4為顯示本發(fā)明的記憶胞陣列包含沉積摻雜多晶硅層與粗糙多晶硅薄膜層沉積于該插塞內(nèi)；圖5為顯示本發(fā)明的記憶胞陣列包含沉積一層擴散阻障層在該粗糙多晶硅薄膜上面；
圖6為顯示本發(fā)明的記憶胞陣列包含沉積一層鎢金屬層在該粗糙導電薄膜上面；及圖7為顯示本發(fā)明的記憶胞陣列包含回蝕過程以形成位線接觸。圖中18DRAM胞39第一絕緣層40閑隙壁41第二絕緣層43第一導電層45第二導電層47第三導電薄膜 51離子植入與雷射處理53擴散阻障層55鎢金屬64，62主動區(qū)域 70間隙壁72間隙壁75閘氧化層96插塞開口區(qū)域具體實施方式
動態(tài)內(nèi)存記憶結(jié)構(gòu)為目前最受歡迎的內(nèi)存處理系統(tǒng)。本發(fā)明將討論與動態(tài)內(nèi)存憶結(jié)構(gòu)有關(guān)的相關(guān)裝置，但并不限于動態(tài)內(nèi)存記憶結(jié)構(gòu)；相反的，其包含范圍更寬廣，也可以包含其它記憶結(jié)構(gòu)，如(SRAM)靜態(tài)隨機存取內(nèi)存；同時，本發(fā)明可以應(yīng)用于半導體金屬化過程中內(nèi)連線的相關(guān)過程。
以下僅就本發(fā)明的實施例作一說明。必須了解的是此一半導體結(jié)構(gòu)與制造過程，僅是很多種可能結(jié)構(gòu)中的一個范例。例如，BPSG是用來隔絕兩導電層，至于其它的絕緣材質(zhì)，例如，磷硅玻璃(PSG)或二氧化硅，也能用來做為隔絕的用途。至于電容、疊積式溝槽或平面式電容也可以使用。此外，化學機械研磨或干、濕蝕刻也可以用于蝕刻過程。本發(fā)明并不應(yīng)局限于如下所述的特殊結(jié)構(gòu)。
此外，本發(fā)明也可以用于半導體制程的其它領(lǐng)域，只要是記憶儲存區(qū)與邏輯控制線路的內(nèi)連線上。因此，本發(fā)明的方法亦適合于動態(tài)內(nèi)存，SRAM，EDRAM，VDRAM，NVSRAM，NVDRAM，PSDRAM與ROM(例如EPROM，EEPROM，EAROM)及其相關(guān)的金屬內(nèi)連線。
圖1中，F(xiàn)ET包含兩個主動區(qū)域64，62。閘氧化層75與間隙壁70可以由氧化硅或氮化硅所構(gòu)成，閘頂絕緣層72由氮化硅或TEOS所構(gòu)成，底材則由單晶硅晶圓所構(gòu)成。在本實施例中是以本圖當作背景圖來說明。圖2中，一第一絕緣層39沉積在圖1的結(jié)構(gòu)上面，第一絕緣層的材質(zhì)可以是BPSG并經(jīng)CMP以磨平該表面。圖2中，一第二絕緣層41沉積在第一絕緣層39與閘極結(jié)構(gòu)上面，第一絕緣層的材質(zhì)可以是TEOS。接著一第一導電層43沉積在第二絕緣層41上面。
圖3中，為方便說明起見，下層結(jié)構(gòu)中的源、汲極與主動區(qū)域不再顯示出來。
經(jīng)過數(shù)次光罩、蝕刻過程以去除部分的第一絕緣層39、第二絕緣層41與第一導電層43以形成插塞開口區(qū)域96。此插塞開口區(qū)域96會曝露出底下的FET區(qū)域，以作為金屬化內(nèi)連線之用。
圖4中，一第二導電層45正形地(conformally)沉積在插塞開口區(qū)域96與第一導電層43的上面。事實上，第二導電層45的材質(zhì)為摻雜的多晶硅，此一多晶硅層是與底材FET區(qū)域作接觸。此外，離子植入與雷射處理51是用來減低其電阻值。接著，一第三導電層47沉積在第二導電層45的上面，該第三導電薄膜47的材質(zhì)為多晶硅，其形狀類似半球狀，又名半球狀顆粒(hemispheric silicon grain，HSG)。
本發(fā)明的特色即在于其半球狀的接觸面積能較其它傳統(tǒng)式的平面式接觸面積來的大，由于此一接觸面積加大的特征，可以因而大幅減低其電阻值。本發(fā)明的另一特征在于粗糙式多晶硅薄膜與其上一層摻雜多晶硅層(doped polysilicon layer)的材質(zhì)是一樣的，都含有多晶硅，因此會減少異質(zhì)接合(heterojunction)中不同材料間高電阻值發(fā)生的可能。
圖5中，一擴散阻障層53沉積在第三導電層47的上面，此一擴散阻障層53是用來防止硅與金屬間尖峰(spike)現(xiàn)象產(chǎn)生，擴散阻障層53的材質(zhì)為Ti/TiN，在此明顯可看出本發(fā)明中較大的電阻值會在此層中產(chǎn)生，此乃因其材質(zhì)明顯與其它層材質(zhì)明顯地不同所致。
圖6中，接著一金屬層55，例如鎢金屬經(jīng)過選擇性鎢過程(selectivetungsten process)沉積在第三導電薄膜47上面并充分地填滿該插塞開口區(qū)域96以進行金屬化過程。
圖7中，接著執(zhí)行一平坦化過程，以回蝕部分的鎢金屬層55、部分的擴散阻障層53、部分的半球狀第三導電多晶硅層47、部分的第二摻雜多晶硅層45與部分的第一導電層43以曝露出該位線接觸。
本發(fā)明不僅適用于半導體動態(tài)內(nèi)存制程也適用于任意其它領(lǐng)域，只要是線路的相關(guān)內(nèi)連線的領(lǐng)域。因此，本發(fā)明的方法亦適用于CMOS制程領(lǐng)域及其相關(guān)的金屬內(nèi)連線過程中。
以上所述者僅為用以解釋本發(fā)明的較佳實施例，并非企圖具以對本發(fā)明作任何形式上的限制，因此，凡有在相同的創(chuàng)作精神下所作有關(guān)本發(fā)明的任何修飾或變化，皆仍應(yīng)包括在本發(fā)明的權(quán)利保護的范疇。
權(quán)利要求
1.一種形成電路接觸以改善該電路接觸電阻值的方法，該方法包含下列步驟在底材上形成源、汲極及阻絕區(qū)域；在底材上形成閘極結(jié)構(gòu)，該閘極結(jié)構(gòu)包含閘氧化層、間隙壁與閘頂絕緣層；形成一主動區(qū)域，該主動區(qū)域包含源、汲極；形成一第一絕緣層以覆蓋該閘極結(jié)構(gòu)與該間隙壁；以平坦化過程進行研磨該第一絕緣層以曝露出該閘頂絕緣層；形成一第二絕緣層在該閘頂絕緣層與該第一絕緣層上面；形成一第一導電層在該第二絕緣層上面；去除部分的該第一導電層、第二絕緣層及部分的該第一絕緣層以形成插塞開口區(qū)域(plug opening)；形成一第二摻雜導電薄膜在該插塞開口區(qū)域及該第一導電層，該第二摻雜導電薄膜與底材上的源、汲極接觸；形成一第三導電薄膜，該粗糙導電薄膜為一半球型形狀在該第二摻雜導電薄膜層上面；形成一擴散阻障層在該第三導電薄膜上面；形成一鎢金屬層在該擴散阻障層上與該插塞的開口區(qū)域；回蝕部份的該鎢金屬層、該擴散阻障層、該第三導電薄膜、與該第二導電層與該第一導電層以形成該電路接觸。
2.如權(quán)利要求1所述的方法，該形成主動區(qū)域更包含形成電路接觸于該主動區(qū)域上面。
3.如權(quán)利要求1所述的方法，該形成主動區(qū)域更包含沉積、光罩、蝕刻過程以形成位線接觸。
4.如權(quán)利要求1所述的方法，該形成第一絕緣層至少包含BPSG。
5.如權(quán)利要求4所述的方法，該形成BPSG層是以化學機械研磨以磨平該表面。
6.如權(quán)利要求1所述的方法，該第二絕緣層至少包含TEOS。
7.如權(quán)利要求1所述的方法，該第一導電層至少包含多晶硅層。
8.如權(quán)利要求1所述的方法，該第二導電摻雜導電層至少包含摻雜多晶硅材質(zhì)。
9.如權(quán)利要求1所述的方法，該第三導電層是一粗糙多晶硅材質(zhì)。
10.如權(quán)利要求9所述的方法，該粗糙多晶硅至少包含復數(shù)個半球形圓頂以增加接觸面積。
11.如權(quán)利要求10所述的方法，該粗糙多晶硅是用來改善其接觸電阻值。
12.如權(quán)利要求1所述的方法，該第二與第三導電層為同一材質(zhì)，該材質(zhì)至少包含多晶硅。
13.如權(quán)利要求1所述的方法，該擴散阻障層至少包含Ti/TiN。
14.如權(quán)利要求13所述的方法，該擴散阻障層是用反應(yīng)式濺鍍方式(reactive sputtering)進行沉積。
15.如權(quán)利要求1所述的方法，該回蝕過程包含多數(shù)次光罩、顯影、蝕刻過程以改善電極接觸的電阻值。
16.一種形成位線接觸以改善該位線接觸電阻值的方法，該方法包含下列步驟在底材上形成源、汲極及阻絕區(qū)域；在底材上形成閘極結(jié)構(gòu)，該閘極結(jié)構(gòu)包含閘氧化層、間隙壁與閘頂絕緣層；形成一主動區(qū)域，該主動區(qū)域包含源、汲極；形成一BPSG層覆蓋該閘極結(jié)構(gòu)與該間隙壁；以平坦化過程進行研磨該BPSG層以暴露出該閘頂絕緣層；形成一TEOS層在該閘頂絕緣層與該BPSG層上面；形成一多晶硅層在該TEOS層上面；移除部分的該多晶硅層、該TEOS層及部分的該BPSG層以形成位線接觸；形成一摻雜多晶硅薄膜層在該位線接觸區(qū)域及該多晶硅層上面，該摻雜多晶硅薄膜層是與該底材上的主動區(qū)域接觸；形成一粗糙多晶硅薄膜，該粗糙多晶硅薄膜有半球型形狀在該摻雜多晶硅薄膜層上面；形成一擴散阻障層在該粗糙多晶硅薄膜上面；形成一鎢金屬層在該擴散阻障層上與該位線接觸；以及回蝕部份的該鎢金屬層、該擴散阻障層、該粗糙多晶硅薄膜、該摻雜多晶硅薄膜層與該多晶硅層以暴露出該位線接觸。
17.如權(quán)利要求16所述的方法，該BPSG層是用化學機械研磨以磨平該表面。
18.如權(quán)利要求16所述的方法，該沉積粗糙多晶硅薄膜的目的是增加接觸面積以改善其電阻值太大的問題。
全文摘要
本發(fā)明提供一方法以增加多晶硅層的接觸面積，通過沉積一層半球型多晶硅薄膜在位線接觸(bit line contact)的形成過程中。半球型多晶硅呈半球形狀，能夠有效增大其接觸面積，并降低其電阻值。因此，動態(tài)內(nèi)存中由上層來的電流便可以容易且順暢的流經(jīng)動態(tài)內(nèi)存的陣列式晶體管，相對地減少高電阻值的困擾問題。
文檔編號H01L21/02GK1627504SQ20031012135
公開日2005年6月15日 申請日期2003年12月12日 優(yōu)先權(quán)日2003年12月12日
發(fā)明者張明成, 陳逸男, 徐裕盛 申請人:南亞科技股份有限公司