專利名稱：低源漏接觸電阻mosfets及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種有效降低了源漏接觸電阻的由后柵工藝制造的M0SFETS及其相應(yīng)的制造方法。
背景技術(shù)：
IC集成度不斷增大需要器件尺寸持續(xù)按比例縮小，然而電器工作電壓有時維持不變，使得實際MOS器件內(nèi)電場強(qiáng)度不斷增大。高電場帶來一系列可靠性問題，使得器件性能退化。例如，MOSFET源漏區(qū)之間的寄生串聯(lián)電阻會使得等效工作電壓下降。


圖1所示為現(xiàn)有技術(shù)中重?fù)诫s源漏上帶有金屬硅化物的M0SFET，其中，在襯底100 上形成由柵介質(zhì)層210、柵電極220共同構(gòu)成的柵堆疊結(jié)構(gòu)200，以柵堆疊結(jié)構(gòu)200為掩模進(jìn)行第一次源漏離子注入形成輕摻雜源漏區(qū)(LDD)或源漏擴(kuò)展區(qū)310，然后在柵堆疊結(jié)構(gòu) 200兩側(cè)形成有隔離側(cè)墻400，以隔離側(cè)墻400為掩模進(jìn)行第二次源漏離子注入形成重?fù)诫s源漏區(qū)320，然后通過自對準(zhǔn)硅化物工藝在隔離側(cè)墻400兩側(cè)的重?fù)诫s源漏區(qū)320上形成金屬硅化物的源漏接觸500。值得注意的是，圖1以及后續(xù)附圖中，為了方便示意起見，僅顯示了體硅襯底上的各種結(jié)構(gòu)，但是本發(fā)明依然適用于SOI襯底。
為了簡便明了起見，僅顯示了 MOSFET器件的左半邊結(jié)構(gòu)，其中源漏串聯(lián)寄生電阻 Rsd如圖所示由四部分電阻串聯(lián)構(gòu)成，包括源漏擴(kuò)展區(qū)310與柵堆疊200重疊部分的電阻 Rov、源漏擴(kuò)展區(qū)310的電阻Rext、源漏接觸500下方重?fù)诫s源漏區(qū)320的電阻Rdp、源漏接觸500與重?fù)诫s源漏區(qū)320之間的接觸電阻Rcsd，也即Rsd = Rcsd+Rdp+Rext+Rov。隨著技術(shù)節(jié)點持續(xù)推進(jìn)，器件尺寸持續(xù)減小，這些電阻隨著器件尺寸縮小均會增大，而其中接觸電阻Rcsd尤為重要、起到了越來越重要的作用。例如在物理柵長小于53nm的器件中，接觸電阻Rcsd占整個源漏串聯(lián)寄生電阻Rsd的60%以上。
如下表I所示，依照2010年技術(shù)路線圖，在未來十年時間內(nèi)，全耗盡SOI(FDSOI) 器件所能允許的最大接 觸電阻將達(dá)到10_9Q*cm2的量級，這給器件設(shè)計和制造帶來了極大的挑戰(zhàn)。
表I
年份2015201620172018201920202021技術(shù)節(jié)點(nm)222017. 715. 714. O12. 511.1物理柵長(nm)17151412. 811. 710. 79. 7FDSOI最大接觸電阻 (Ω *cm2)4.0 X 10-82.0 X 10-81. O X 10-88.0 X 10-97.0 X 10-96.0 X 10-95.0 X 10-9
而由金屬與半導(dǎo)體(例如η型半導(dǎo)體)之間的導(dǎo)電機(jī)制可知，接觸電阻是勢壘高度和寬度的函數(shù)當(dāng)半導(dǎo)體摻雜濃度較低、肖特基勢壘高度較大時，導(dǎo)電機(jī)制為熱電子發(fā)射，金屬與半導(dǎo)體構(gòu)成肖特基接觸；當(dāng)半導(dǎo)體摻雜濃度適中、肖特基勢壘高度中等時，導(dǎo)電機(jī)制為熱電子-場發(fā)射的結(jié)合，金屬與半導(dǎo)體之間的接觸介于肖特基接觸與歐姆接觸之間；當(dāng)半導(dǎo)體摻雜濃度較高、肖特基勢壘高度較低時，導(dǎo)電機(jī)制為場發(fā)射，金屬與半導(dǎo)體構(gòu)成歐姆接觸，此時電子能較容易越過勢壘也即接觸電阻較低?？梢?，為了降低接觸電阻 Rcsd,金屬與半導(dǎo)體之間必須構(gòu)成歐姆接觸。
接觸電阻Rcsd的大小由其電阻率P c確定，而對于歐姆接觸而言，P c正比于和肖特基勢壘高度、摻雜濃度以及有效載流子質(zhì)量相關(guān)的函數(shù)，如下數(shù)學(xué)式(I)所示
權(quán)利要求
1.一種在后柵工藝中有效降低了源漏接觸電阻的M0SFET，包括襯底、襯底上的由柵極介質(zhì)層和柵極金屬層構(gòu)成的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底上的柵極側(cè)墻、襯底上的層間介質(zhì)、源漏區(qū)上層間介質(zhì)中的源漏接觸塞、源漏區(qū)與源漏接觸塞之間的金屬硅化物，其特征在于金屬硅化物與源漏區(qū)的界面處具有摻雜離子的分凝區(qū)，柵極介質(zhì)層位于柵極金屬層下方以及側(cè)面。
2.如權(quán)利要求1的M0SFET，其中，源漏區(qū)包括源漏擴(kuò)展區(qū)和重?fù)诫s源漏區(qū)。
3.如權(quán)利要求1的M0SFET，其中，柵極介質(zhì)層包括高k材料，柵極金屬層包括金屬、金屬合金、金屬氮化物，層間介質(zhì)包括氧化硅、氮氧化硅、低k材料，源漏接觸塞包括接觸墊層和金屬接觸材料。
4.如權(quán)利要求3的M0SFET，其中，接觸墊層材質(zhì)包括但不限于T1、Ta、TiN、TaN及其組合，金屬接觸材料包括但不限于W、Cu、TiAl、Al及其組合。
5.如權(quán)利要求1的MOSFET，其中，金屬硅化物包括NiS1、PtS1、CoSi2、NiPtS1、NiCoSi2、 PtCoSi2, NiPtCoSi2O
6.如權(quán)利要求1的M0SFET，其中，對于NMOS而言，摻雜離子包括N、P、As、O、S、Se、Te、 F、Cl及其組合，對于PMOS而言，摻雜離子包括B、Al、Ga、In及其組合。
7.一種有效降低了源漏接觸電阻的MOSFET的制造方法，包括步驟在襯底上形成由墊層、假柵極和蓋層構(gòu)成的假柵極堆疊結(jié)構(gòu)；在假柵極堆疊結(jié)構(gòu)兩側(cè)形成源漏區(qū)和柵極側(cè)墻；在源漏區(qū)上形成層間介質(zhì)；去除假柵極堆疊結(jié)構(gòu)，形成柵極溝槽；在柵極溝槽中形成柵極介質(zhì)層和柵極金屬層構(gòu)成的柵極堆疊結(jié)構(gòu)；在層間介質(zhì)中光刻/刻蝕形成源漏接觸孔，暴露出源漏區(qū)；在源漏接觸孔中的源漏區(qū)上形成金屬硅化物；對金屬硅化物注入摻雜離子；執(zhí)行推進(jìn)退火，使得摻雜離子分凝在金屬硅化物與源漏區(qū)的界面處而形成摻雜離子的分凝區(qū)；在源漏接觸孔中形成源漏接觸塞。
8.如權(quán)利要求7的方法，墊層包括氧化硅，假柵極包括多晶硅、非晶硅、微晶硅、氧化物及其組合，蓋層包括氮化硅。
9.如權(quán)利要求7的方法，其中，形成源漏區(qū)和柵極側(cè)墻的步驟包括以假柵極堆疊結(jié)構(gòu)為掩模進(jìn)行第一次源漏離子注入，在假柵極堆疊結(jié)構(gòu)兩側(cè)的襯底中形成源漏擴(kuò)展區(qū)；在假柵極堆疊結(jié)構(gòu)兩側(cè)的襯底上形成柵極側(cè)墻；以柵極側(cè)墻為掩模進(jìn)行第二次源漏離子注入，在柵極側(cè)墻兩側(cè)的襯底中形成重?fù)诫s源漏區(qū)。
10.如權(quán)利要求7的方法，其中，形成層間介質(zhì)的步驟包括在源漏區(qū)、假柵極堆疊結(jié)構(gòu)、柵極側(cè)墻上沉積層間介質(zhì)，平坦化層間介質(zhì)直至暴露假柵極，其中層間介質(zhì)包括氧化硅、氮氧化硅、低K材料。
11.如權(quán)利要求7的方法，其中，形成柵極堆疊結(jié)構(gòu)的步驟包括在柵極溝槽中沉積柵極介質(zhì)層和柵極金屬層，平坦化直至暴露層間介質(zhì)層，其中，柵極介質(zhì)層包括高k材料,柵極金屬層包括金屬、金屬合金、金屬氮化物。
12.如權(quán)利要求7的方法，形成金屬硅化物的步驟包括在層間介質(zhì)層上以及源漏接觸孔中形成金屬層；執(zhí)行硅化物退火工藝，使得金屬層與源漏區(qū)中的硅反應(yīng)生成金屬硅化物；剝除未反應(yīng)的金屬層。
13.如權(quán)利要求12的方法，其中，金屬層包括N1、Pt、Co、N1-Pt,N1-Co, Pt-Co, N1-Pt-Co，其厚度為I 30nm。
14.如權(quán)利要求12的方法，其中，硅化物退火工藝為450-550°C下的快速熱退火，或者硅化物退火工藝包括在300°C的第一退火以及在450-550°C下的第二退火。
15.如權(quán)利要求7的方法，其中，對于NMOS而言，摻雜離子包括N、P、As、O、S、Se、Te、 F、Cl及其組合，對于PMOS而言，摻雜離子包括B、Al、Ga、In及其組合。
16.如權(quán)利要求7的方法，其中，推進(jìn)退火溫度為400-1200°C。
17.如權(quán)利要求7的方法，其中，推進(jìn)退火為RTA、激光退火或微波退火。
18.如權(quán)利要求7的方法，其中，形成源漏接觸塞的步驟包括在源漏接觸孔中沉積接觸墊層和金屬接觸材料并平坦化直至暴露層間介質(zhì)，接觸墊層材質(zhì)包括但不限于T1、Ta、 TiN、TaN及其組合，金屬接觸材料包括但不限于W、Cu、TiAl、Al及其組合。
全文摘要
本發(fā)明公開了一種在后柵工藝中有效降低了源漏接觸電阻的MOSFET及其制作方法，包括襯底、襯底上的由柵極介質(zhì)層和柵極金屬層構(gòu)成的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底上的柵極側(cè)墻、襯底上的層間介質(zhì)、源漏區(qū)上層間介質(zhì)中的源漏接觸塞、源漏區(qū)與源漏接觸塞之間的金屬硅化物，其特征在于金屬硅化物與源漏區(qū)的界面處具有摻雜離子的分凝區(qū)，柵極介質(zhì)層位于柵極金屬層下方以及側(cè)面。依照本發(fā)明的有效降低源漏接觸電阻的器件及其制造方法，在金屬硅化物與摻雜源漏區(qū)之間的界面處具有摻雜離子的分凝區(qū)，能有效降低肖特基勢壘高度，從而大大降低了源漏接觸電阻，進(jìn)一步提高了器件的性能。
文檔編號H01L29/78GK103000675SQ20111026498
公開日2013年3月27日 申請日期2011年9月8日 優(yōu)先權(quán)日2011年9月8日
發(fā)明者羅軍, 趙超 申請人:中國科學(xué)院微電子研究所