專利名稱：通過使用外延層減小三維晶體管的外電阻的方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有薄溝道區(qū)的晶體管的半導(dǎo)體處理領(lǐng)域。
背景技術(shù)：
互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管的制造趨勢(shì)是具有d 、溝道 區(qū)。在US 2004/0036127中示出了具有減小主體的晶體管的示例，其 包括溝道區(qū)連同三柵結(jié)構(gòu)。其它小溝道晶體管是在重?fù)诫s村底上生長(zhǎng) 的輕摻雜或無摻雜外延層中形成的5摻雜晶體管。例如參見轉(zhuǎn)讓給本 申請(qǐng)受讓人的、2004年9月29日提交的、申請(qǐng)序號(hào)為10/955669的 "Metal Gate Transistor with Epitaxial Source and Drain Regions"。
這些器件中 一 些的 一個(gè)問題是從源區(qū)和漏區(qū)的減薄、有時(shí)在柵極 邊緣發(fā)生的普遍的高外電阻。其它器件具有引起較高外電阻的類似問 題，例如源區(qū)和漏區(qū)的有限可用截面區(qū)域。結(jié)合圖1來論述這些問題。


圖1是現(xiàn)有技術(shù)晶體管的截面正視圖。 圖2A是有時(shí)稱作鰭板的半導(dǎo)體主體和偽柵的透^見圖。 圖2B是通過圖2A的剖面線2B-2B截取的圖2A的主體和偽柵的 截面正^L圖。
圖3示出外延生長(zhǎng)之后及第一離子注入工藝期間的圖2B的結(jié)構(gòu)。
圖4示出制造隔離物之后及第二離子注入步驟之后的圖3的結(jié)構(gòu)。
圖5示出形成介電層和平面化工藝之后的圖4的結(jié)構(gòu)。
圖6示出去除偽柵之后的圖5的結(jié)構(gòu)。
圖7示出形成高k柵絕緣層和金屬柵層之后的圖6的結(jié)構(gòu)。
具體實(shí)施例方式
描述一種用于制造CMOS場(chǎng)效應(yīng)晶體管的工藝以及所得到的晶體 管。在以下描述中，闡述了許多具體細(xì)節(jié)，例如具體尺寸和化學(xué)制度， 以便提供對(duì)本發(fā)明的透徹理解。本領(lǐng)域的技術(shù)人員會(huì)清楚，沒有這些 具體細(xì)節(jié)也可實(shí)施本發(fā)明。在其它情況下，沒有詳細(xì)描述例如凈化步 驟等眾所周知的處理步驟，以免不必要地影響對(duì)本發(fā)明的理解。
圖1示出與小主體晶體管關(guān)聯(lián)的問題。柵結(jié)構(gòu)IO示為在具有源區(qū) /漏區(qū)16的晶體管的溝道區(qū)14處穿過半導(dǎo)體主體12。在柵邊緣11對(duì) 半導(dǎo)體主體或鰭板進(jìn)行減薄。這種減薄是用于定義主體、形成隔離物
和凈化氧化物的處理的結(jié)果。這種處理可減小主體，使得它可以不再 具有充分的結(jié)晶晶種以支持外延層的生長(zhǎng)。在這種處理期間，通?？?損失柵邊緣處的主體的多達(dá)20-50%。除了產(chǎn)生損失，這種處理還引起 較高源/漏電阻以及晶體管性能的必然降低。在柵邊緣處減薄的問題不 僅發(fā)生在具有硅-絕緣體(SOI)襯底的三柵結(jié)構(gòu)中，而且發(fā)生在某些體硅 層和S摻雜晶體管中。
如圖2A所示，在埋入氧化物層(BOX)21上制造半導(dǎo)體主體20。 例如，從設(shè)置在BOX 21上的單晶硅層制造主體20。 SOI襯底是半導(dǎo) 體工業(yè)眾所周知的。舉例來說，通過將BOX21和硅層鍵合到襯底(未 示出)上，然后對(duì)硅層平面化以使它比較薄，來制造SOI襯底。形成 SOI村底的其它技術(shù)是已知的，例如包括將氧注入硅襯底中以形成埋 入氧化物層。還可使用除硅之外的其它半導(dǎo)體材料，例如砷化鎵。
例如在BOX 21上穿過主體20形成氮化硅偽柵結(jié)構(gòu)25。在柵結(jié)構(gòu) 25與主體20相交的地方定義晶體管的溝道區(qū)，這通常是替代柵工藝 中的情況?？捎善渌牧现圃靷螙沤Y(jié)構(gòu)，后面將進(jìn)行論述。
在圖2B中，再次示出半導(dǎo)體主體20和氮化硅偽柵結(jié)構(gòu)25,沒有 BOX 21。圖2B的視圖一般是通過圖2A的剖面線2B-2B截取的。在 圖2B和其余附圖中，未示出BOX21。以下所述的處理不依賴于主體 20制造在BOX21上。實(shí)際上，可從體村底制造主體20。例如，可從單晶硅襯底或其它半導(dǎo)體村底有選擇地生長(zhǎng)主體20。備選地，可通過
有選擇地蝕刻單晶半導(dǎo)體層以便定義多個(gè)主體20來形成主體20。
如圖3所示，在主體20上生長(zhǎng)外延層27?？缮L(zhǎng)硅或硅鍺或者 其它半導(dǎo)體層。重要的是，不在偽柵25上生長(zhǎng)所述層27。如前面所 述，在一個(gè)實(shí)施例中，由氮化硅制造偽柵25,以及例如在主體20是 硅主體時(shí)，外延生長(zhǎng)可發(fā)生在主體20上，而無需在偽柵25上形成。 注意，如果偽柵是多晶硅柵，則某種外延生長(zhǎng)將發(fā)生在偽柵結(jié)構(gòu)上。 這種生長(zhǎng)在后續(xù)替代柵工藝中不容易去除，并且如果未去除，則將使 替代柵短接到源區(qū)和漏區(qū)。由此，用于偽柵結(jié)構(gòu)的材料選擇成，在如 圖3所示加厚主體時(shí)，在該結(jié)構(gòu)上沒有外延生長(zhǎng)發(fā)生。此外，應(yīng)去除 偽柵而沒有去除源/漏隔離物，否則，柵極不會(huì)在高要求尺寸之內(nèi)。
這時(shí)，發(fā)生離子注入步驟，為n溝道晶體管注入n型離子，或者 為p型溝道晶體管注入p型離子。線28所示的這個(gè)初始注入步驟形成 尖或延伸源區(qū)和漏區(qū)，這是通常使用的。由此，這個(gè)注入步驟留下了 相對(duì)輕摻雜的主體20。
接下來，氮化硅層被保形地沉積在圖3的結(jié)構(gòu)上，并用來制造圖 4所示的隔離物38?？墒褂闷胀ū娝苤母飨虍愋晕g刻來制造隔離 物。在一個(gè)實(shí)施例中，將用5-13%碳濃度摻雜的;友摻雜氮化物用于隔 離物。稍后論述所述的其它隔離物。在形成氮化物層之前，去除主體 20上存在的任何氧化物。這種凈化工藝是通常減小^Hi緣處主體厚度 的工藝之一。在隔離物形成之后，通過離子注入35形成源區(qū)和漏區(qū) 30的主要部分。對(duì)于n溝道器件，以高達(dá)lxlO"-lxlO"原子/cmS注入 劑量來使用砷或磷。對(duì)于p溝道器件，將硼注入到相同劑量水平。
以上使用氮化物偽柵和碳摻雜氮化物隔離物。材料的這種組合允 許生長(zhǎng)外延層，而沒有生長(zhǎng)在偽柵上，并且允許去除偽柵，而沒有蝕 刻隔離物。偽柵材料的其它示例包括具有極性鍵的非晶材料，例如基 于CVD的二氧化硅或者碳摻雜氮化硅。對(duì)于后一種材料，隔離物可由 氧化物制成。在這種情況下，源區(qū)/漏區(qū)的摻雜有助于改進(jìn)偽柵與隔離
物之間的選擇性，或者隔離物被摻雜。
備選地，在形成隔離物38之后，可在外延層27上生長(zhǎng)第二外延 層，以進(jìn)一步加厚主體以及源區(qū)和漏區(qū)，由此進(jìn)一步減小隨后形成的 晶體管的外電阻。然后將使主要源區(qū)和漏區(qū)30上升(未示出)到隔離物 38的邊緣之上。
對(duì)于以上使用第二外延生長(zhǎng)的p溝道晶體管，例如，可通過有選 擇地沉積外延硼(B)摻雜硅或鍺濃度高達(dá)30。/Q的SiGe來形成源區(qū)和漏 區(qū)。在100sccm的二氯曱硅烷(DCS)、 20slmH2、 750-800。C、 20Toit、 150-200sccmHCl、 150-200sccm的乙硼烷(B2H6)流量和150-200sccm的 GeH4流量的處理?xiàng)l件下，得到了沉積速率為20nm/min、B濃度為1E20 cm-3且鍺濃度為20%的高摻雜SiGe薄膜。由薄膜中高B濃度引起的 0.7-0.9 mOhm-cm的低電阻率提供了如下好處尖源區(qū)/漏區(qū)中的高電
導(dǎo)率，以及由此減小的Rextemal。源區(qū)/漏區(qū)中的SiGe對(duì)溝道施加壓縮
應(yīng)變，其又引起增強(qiáng)的移動(dòng)性和改進(jìn)的晶體管性能。
對(duì)于NMOS晶體管，例如使用在100sccm的DCS、 25-50sccm HC1、 200-300sccm的、在750°C和20Torr載流子H2氣體流量為20slm的1% PH3的處理?xiàng)l件下有選擇沉積的原地磷摻雜硅來形成源區(qū)/漏區(qū)。在沉 積薄膜中，得到電阻率為0.4-0.6 mOhm-cm的2E20 cm-3的石粦濃度。
這時(shí)在圖4的結(jié)構(gòu)上保形地沉積介電層40,如圖5所示。這可包 括二氧化硅層，其將成為集成電路中的層間電介質(zhì)(ILD)?？墒褂玫蚹 介電層或犧牲介電層。在任一情況下，層40通常都具有承受平面化工 藝如化學(xué)機(jī)械拋光(CMP)的機(jī)械強(qiáng)度。
在處理中的這一點(diǎn)，或者更早，進(jìn)行退火以部分激活摻雜。
在介電層40的沉積和平面化之后，使用濕法蝕刻去除氮化物偽柵 25，留下開口45,如圖6所示。還去除剩余的任何偽柵氧化物。濕法 蝕刻劑(例如H3P04)有選擇地蝕刻氮化物，而沒有附連主體25,或者 基本上蝕刻隔離物38。
才妄下來，在包括主體20中位于開口 45內(nèi)的側(cè)面和上面的暴露表
面上形成柵電介質(zhì)50。在一個(gè)實(shí)施例中，柵電介質(zhì)具有高介電常數(shù)(k), 例如Hf02或Zr02等金屬氧化物電介質(zhì)，或者例如PZT或BST等其它 高k電介質(zhì)?？赏ㄟ^諸如原子層沉積(ALD)或者化學(xué)汽相沉積(CVD) 的任何眾所周知的技術(shù)來形成柵電介質(zhì)。備選地，柵電介質(zhì)可以是生 長(zhǎng)電介質(zhì)。例如，柵電介質(zhì)50可以是用濕法或干法氧化工藝生長(zhǎng)到 5-50A之間的厚度的二氧化硅薄膜。
此后，還如在圖7中看到的，在柵介電層50上形成柵電極(金屬) 層52。柵電才及層52可通過適當(dāng)柵電極材料的逸狀沉積來形成。在一 個(gè)實(shí)施例中，柵電極材料包括諸如鴒、鉭、鈦和/或氮化物及它們的合 金之類的金屬薄膜。對(duì)于n溝道晶體管，可使用范圍為3.9至4.6 eV 的功函數(shù)。對(duì)于p溝道晶體管，可使用范圍為4.6至5.2eV的功函數(shù)。 因此，對(duì)于具有n溝道和p溝道兩種晶體管的襯底，可能需要使用兩 個(gè)獨(dú)立的金屬沉積工藝。
例如使用CMP對(duì)金屬層52進(jìn)行平面化，并且平面化繼續(xù)，直到 至少暴露出介電層40的上表面，如圖7所示。
這時(shí)使用普通處理來完成圖7的晶體管，例如形成到柵極以及源 區(qū)和漏區(qū)的觸點(diǎn)。
值得注意的是，在將圖7的晶體管與圖1的現(xiàn)有技術(shù)晶體管相比 時(shí)，應(yīng)注意，沒有圖l所示的減薄ll。反而，如圖7所示，由于外延 生長(zhǎng)能夠與偽柵對(duì)準(zhǔn)，因此，主體的橫截面在溝道區(qū)外的實(shí)際上比在 溝道區(qū)內(nèi)的更大。這與圖1的現(xiàn)有技術(shù)圖形成鮮明對(duì)照，在圖1中存 在主體超出溝道區(qū)的相當(dāng)大的減薄，這極大地增加了晶體管的外電阻。
權(quán)利要求
1.一種用于形成場(chǎng)效應(yīng)晶體管的方法，包括由第一材料在半導(dǎo)體主體上形成偽柵；在所述主體上與所述偽柵對(duì)準(zhǔn)生長(zhǎng)外延半導(dǎo)體層，使得在所述第一材料上沒有生長(zhǎng)發(fā)生；在所述主體中至少部分與所述偽柵對(duì)準(zhǔn)形成源區(qū)和漏區(qū)；以及用與所述主體絕緣的導(dǎo)電柵替代所述偽柵。
2. 如權(quán)利要求l所述的方法，其中所述主體是硅主體。
3. 如權(quán)利要求l所述的方法，其中所述偽柵覆蓋所述主體的兩個(gè) 相對(duì)側(cè)面和上表面。
4. 如權(quán)利要求l所述的方法，其中形成所述源區(qū)和漏區(qū)包括 與所述偽柵對(duì)準(zhǔn)摻雜所述主體；由所選第二材料在所述偽柵的相對(duì)側(cè)面上形成隔離物，使得可蝕 刻所述第一材料而基本上沒有蝕刻所述第二材料；以及 與所述隔離物對(duì)準(zhǔn)摻雜所述主體。
5. 如權(quán)利要求l所述的方法，其中替代所述偽柵包括 用介電材料包圍所述偽柵；以及蝕刻所述偽柵而基本上沒有蝕刻所述主體和所述介電材料，由此 暴露所迷主體中的溝道區(qū)。
6. 如權(quán)利要求5所述的方法，包括 在所述主體的所述溝道區(qū)上形成高k柵電介質(zhì)；以及 在所述高k柵電介質(zhì)上形成金屬柵。
7. 如權(quán)利要求6所述的方法，其中所述金屬柵的功函數(shù)在3.9至 5.2 eV的范圍之間。
8. 如權(quán)利要求7所述的方法，其中形成所迷源區(qū)和漏區(qū)包括 與所述偽柵對(duì)準(zhǔn)摻雜所述主體；由所選第二材料在所述偽柵的相對(duì)側(cè)面上形成隔離物，使得可蝕刻所述第 一材料而基本上沒有蝕刻所述第二材料；以及 與所述隔離物對(duì)準(zhǔn)摻雜所述主體。
9. 如權(quán)利要求4所述的方法，包括 在形成所述隔離物之后，在所述主體上形成附加外延生長(zhǎng)。
10. 如權(quán)利要求9所述的方法，其中所述主體包括硅。
11. 如權(quán)利要求9所述的方法，其中替代所述偽柵包括 用介電材料包圍所述偽柵；以及蝕刻所述偽柵而基本上沒有蝕刻所述介電材料或所述主體，由此 暴露所述主體中的溝道區(qū)。
12. 如權(quán)利要求11所述的方法，包括 在所述主體的所述溝道區(qū)上形成高k電介質(zhì)；以及 在所述高k電介質(zhì)上形成金屬柵。
13. 如權(quán)利要求12所迷的方法，其中所述金屬柵的功函數(shù)在3.9 至5.2eV的范圍之間。
14. 在使用替代柵工藝形成場(chǎng)效應(yīng)晶體管時(shí)， 一種改進(jìn)包括 在半導(dǎo)體主體上形成氫化石圭犧牲柵；通過外延生長(zhǎng)增大未被所述犧牲柵覆蓋的所迷半導(dǎo)體主體的尺 寸；以及用介電材料包圍所述犧牲柵，使得可蝕刻所述犧牲柵而基本上沒 有蝕刻所迷介電材料或所述主體。
15. 如權(quán)利要求14所述的工藝，包括在所述主體中至少部分與所述犧牲柵對(duì)準(zhǔn)形成源區(qū)和漏區(qū)。
16. 如權(quán)利要求15所述的工藝，其中形成所述源區(qū)和漏區(qū)包括 與所述犧牲柵對(duì)準(zhǔn)摻雜所述主體； 在所述犧牲柵的相對(duì)側(cè)面上形成隔離物；以及與所述隔離物對(duì)準(zhǔn)摻雜所述主體；
17. 如權(quán)利要求16所述的工藝，包括去除所述犧牲柵而基本上沒有去除所述電介質(zhì)或所述主體，由此定義溝道區(qū)； 在所述主體的所述溝道區(qū)上形成高k電介質(zhì)；以及 在所述高k電介質(zhì)上形成金屬柵。
18. —種晶體管，包括半導(dǎo)體主體，具有溝道區(qū)以及所述溝道區(qū)的相對(duì)側(cè)面上的源區(qū)和漏區(qū)；所述主體具有直接與所述溝道區(qū)相鄰供更大截面區(qū)域的外延區(qū),所述主體的所述更大截面區(qū)域包括尖源區(qū)以及主源區(qū)和漏區(qū);高k柵電介質(zhì)，在所述主體的所述溝道區(qū)上；以及 金屬柵，設(shè)置在所述高k柵電介質(zhì)上。
19. 如權(quán)利要求18所述的晶體管，其中所述金屬柵的功函數(shù)在3.9 和5.2eV之間。
20. 如權(quán)利要求18所述的晶體管，包括隔離物，設(shè)置在所述主體上的所述尖源區(qū)和漏區(qū)上。
全文摘要
描述了用替代柵工藝形成的三柵晶體管的制造。在一個(gè)實(shí)施例中，使用氮化物偽柵，允許直接與偽柵相鄰的外延源區(qū)和漏區(qū)的生長(zhǎng)。這減小了外電阻。
文檔編號(hào)H01L29/786GK101346811SQ200680049438
公開日2009年1月14日 申請(qǐng)日期2006年12月18日 優(yōu)先權(quán)日2005年12月29日
發(fā)明者A·馬朱姆達(dá), B·S·多伊爾, J·K·布拉斯克, J·卡瓦利羅斯, M·拉多薩夫杰維克, R·S·喬, S·達(dá)塔 申請(qǐng)人:英特爾公司