專利名稱：帶有集成電阻的高壓晶體管器件的制作方法
技術(shù)領(lǐng)域：
本公開(kāi)內(nèi)容總體涉及高壓器件結(jié)構(gòu)的領(lǐng)域。
背景技術(shù)：
高壓場(chǎng)效應(yīng)晶體管(HVFET)在半導(dǎo)體領(lǐng)域是廣為人知的。許多HVFET采用了包括 擴(kuò)展漏極區(qū)的器件結(jié)構(gòu)，所述擴(kuò)展漏極區(qū)在器件位于“截止”狀態(tài)時(shí)承受或“阻塞”所施加的 高電壓(例如，200伏或更大)。此類HVFET通常用于功率轉(zhuǎn)換設(shè)備，諸如用于離線式電源、 電機(jī)控制等的AC/DC轉(zhuǎn)換器。這些器件可以在高電壓上切換，并在截止?fàn)顟B(tài)實(shí)現(xiàn)高阻塞電 壓，而在“導(dǎo)通”狀態(tài)最小化對(duì)電流的阻抗。典型的HVFET的擴(kuò)展漏極區(qū)通常被輕摻雜，以在 器件截止時(shí)承受施加至漏極的高電壓。與常規(guī)低壓MOSFET相較，擴(kuò)展漏極區(qū)的長(zhǎng)度也增加 了，以將電場(chǎng)分布至更大的區(qū)域，從而使得該器件能夠耐受更高的電壓。當(dāng)器件導(dǎo)通(即， 導(dǎo)電)時(shí)，電流流過(guò)擴(kuò)展漏極區(qū)。在垂直HVFET結(jié)構(gòu)中，半導(dǎo)體材料的臺(tái)面(mesa)在導(dǎo)通狀態(tài)形成了電流的擴(kuò)展漏 極區(qū)或漂移區(qū)。在鄰近于布置了體區(qū)的臺(tái)面的側(cè)壁區(qū)域，靠近襯底頂部形成槽柵結(jié)構(gòu)。向 柵極施加適合的電勢(shì)，使得沿體區(qū)的垂直側(cè)壁部分形成導(dǎo)電溝道，使得電流可以垂直流過(guò) 半導(dǎo)體材料，即，從源極區(qū)所在的襯底的頂部表面向下流至漏極區(qū)所在的襯底的底部。常規(guī)的功率集成電路(IC)器件通常采用大型垂直高壓輸出晶體管，在其配置中， 晶體管的漏極被直接聯(lián)接至外部引腳。所述IC通常包括在與包括高壓輸出晶體管的半導(dǎo) 體管芯相分立的半導(dǎo)體管芯(die)或芯片上形成的控制器電路。所述兩種半導(dǎo)體芯片(控 制器和輸出晶體管)通常被容納在同一 IC封裝中。為了提供IC控制器電路的啟動(dòng)電流，可 以在外部引腳上施加一個(gè)外部高電壓。通?？刂破鞅槐Ｗo(hù)以免受外部高電壓的影響，所述 外部高電壓受結(jié)型場(chǎng)效應(yīng)晶體管(JFET)的“抽頭(tap)”結(jié)構(gòu)的限制。例如，當(dāng)高電壓輸出 晶體管的漏極例如為550V電壓時(shí)，抽頭晶體管將聯(lián)接至控制器的最高電壓限制到約50V， 從而提供一個(gè)用于啟動(dòng)所述器件的小(2-3毫安)電流。但是，此類電路配置會(huì)發(fā)生問(wèn)題， 當(dāng)漏極引腳變?yōu)樨?fù)時(shí)(這在一些電源配置中經(jīng)常發(fā)生)。垂直輸出HVFET的漏極的負(fù)擺動(dòng) (negativeswing)會(huì)將大量的少數(shù)載流子注入襯底，這會(huì)導(dǎo)致控制器的閂鎖(latch-up)。


本發(fā)明在以下附圖的圖示中以舉例而非限制的方式得到闡釋，在附圖中圖1闡釋了功率集成電路(IC)的輸出部分的示例性電路示意圖。圖2闡釋了用于圖1的功率IC的另一集成高壓器件結(jié)構(gòu)的示例性等價(jià)電路的示 意圖。圖3闡釋了圖1和2中示出的集成高壓器件結(jié)構(gòu)的示例性橫截面圖。圖4闡釋了圖3中示出的集成高壓器件結(jié)構(gòu)的示例性頂部布線視圖。
具體實(shí)施例方式為了使本發(fā)明得到徹底的理解，在以下描述中闡明了具體的細(xì)節(jié)諸如材料類型、 尺寸、結(jié)構(gòu)性特征、處理步驟等等。但是，本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到，實(shí)現(xiàn)所述的實(shí)施方 案也可能不需要這些具體細(xì)節(jié)。應(yīng)理解的是，圖中的要素是代表性的，并未為了清晰而按比例繪制。也應(yīng)認(rèn)識(shí)到， 雖然所公開(kāi)的是采用N溝道晶體管器件的IC，也可以通過(guò)對(duì)所有適合的摻雜區(qū)使用相反的 導(dǎo)電類型而裝配P溝道晶體管。此外高壓半導(dǎo)體器件領(lǐng)域的普通技術(shù)人員將理解，諸如在 附圖中以舉例方式示出的晶體管結(jié)構(gòu)也可以集成在其他晶體管器件結(jié)構(gòu)中，或以使得不同 器件共享公共的連接件和半導(dǎo)體區(qū)(例如，N阱、襯底等)的方式裝配。在本申請(qǐng)的上下文中，高壓或功率晶體管是在“截止”狀態(tài)或條件下能夠承受約 150V或更大電壓的任何半導(dǎo)體晶體管結(jié)構(gòu)。在一個(gè)實(shí)施方案中，高壓輸出晶體管被闡釋 為N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)，其中在源極區(qū)和漏極區(qū)之間承受一高 壓。在其他實(shí)施方案中，高壓輸出晶體管可以包括雙板結(jié)型晶體管(BJT)、絕緣柵場(chǎng)效應(yīng)管 (IGFET)或提供晶體管功能的其他器件結(jié)構(gòu)。在本公開(kāi)內(nèi)容的意圖中，“地”或“地電勢(shì)”是指電路或I C中的所有其他電壓或電 勢(shì)被限定或被測(cè)量時(shí)所參照的參考電壓或電勢(shì)。在本公開(kāi)內(nèi)容的上下文中，抽頭晶體管是如下一種晶體管器件結(jié)構(gòu)當(dāng)?shù)诙偷?三終端上所施加的電壓小于晶體管器件的夾斷電壓時(shí)，第一或抽頭終端的電壓基本與所述 的第二和第三終端上所施加的電壓成比例。當(dāng)?shù)诙偷谌K端上所施加的電壓超過(guò)夾斷電 壓時(shí)，抽頭終端提供的電壓在所施加的電壓增長(zhǎng)時(shí)是基本恒定或不變的。在一個(gè)實(shí)施方案 中，抽頭晶體管包括結(jié)型場(chǎng)效應(yīng)晶體管(JFET)。圖1闡釋了功率集成電路(IC)的輸出部分10的示例性電路示意圖，該IC包括大 型垂直N溝道HVFET11，其具有柵極、接地的源極、以及聯(lián)接至外部引腳或節(jié)點(diǎn)(VEXTEK·) 13 的漏極。施加至柵極的控制電壓確定了節(jié)點(diǎn)13處的電壓狀態(tài)(例如，高或低)。當(dāng)HVFET11 導(dǎo)電，也即在導(dǎo)通狀態(tài)時(shí)，電流可以流至一個(gè)或多個(gè)連接至節(jié)點(diǎn)13的外部負(fù)載。例如，在開(kāi) 關(guān)模式的電源IC中，輸出晶體管11可以通過(guò)變壓器的一次繞組控制電流，從而控制由該電 源輸送的功率。圖1還示出了集成高壓器件結(jié)構(gòu)12，其在所示的實(shí)施方案中包括了抽頭晶體管 15，該抽頭晶體管15具有接地的柵極以及聯(lián)接至集成高壓電阻14的漏極(節(jié)點(diǎn)17)。抽頭 晶體管15的源極(節(jié)點(diǎn)16)向IC的內(nèi)部控制器提供了抽頭電壓，根據(jù)一個(gè)實(shí)施方案，該電 壓可被限制為約50V。所述內(nèi)部控制器電路(未示出)和器件結(jié)構(gòu)12可以形成在與包括輸 出晶體管11的半導(dǎo)體管芯分立的半導(dǎo)體管芯上。在圖1的實(shí)施例中，電阻14包括集成在包括抽頭晶體管15的高壓器件結(jié)構(gòu)中的 小電阻(例如，約100歐姆)。電阻14由在一個(gè)場(chǎng)氧化物厚層的頂部形成的多晶硅制成。 為了耐受高電壓，將電阻14布置在位于場(chǎng)晶體管15的N阱區(qū)的正上方的場(chǎng)氧化物以上(見(jiàn) 圖3)。抽頭晶體管15的漏極金屬墊被連接至電阻14的一端，即節(jié)點(diǎn)17，而電阻14的另一 端被連接至HVFET11的漏極，即，節(jié)點(diǎn)13。在功率IC器件的操作中，當(dāng)垂直HVFET11的漏極(節(jié)點(diǎn)13)轉(zhuǎn)換為負(fù)電壓時(shí)，電 阻14限制了流至控制器的電流，從而防止了內(nèi)部控制器電路的閂鎖。電阻14的值可以基于在閂鎖發(fā)生之前IC的控制器部分可以經(jīng)受的最大電流來(lái)確定。例如，如果功率IC器件 能夠經(jīng)受大至10毫安的電流，并假定在最壞情況下，HVFETl 1的漏極會(huì)轉(zhuǎn)換為約-IV的負(fù) 電壓，那么電阻14應(yīng)具有100歐姆的電阻值。本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到，當(dāng)節(jié)點(diǎn)13轉(zhuǎn)換為正電壓550V時(shí)，電阻14的兩個(gè) 終端(即節(jié)點(diǎn)13和17)均漂浮至基本相同的高電壓電平。也就是說(shuō)，在電阻14兩端在節(jié) 點(diǎn)13和17之間僅出現(xiàn)相對(duì)較小的電勢(shì)差。例如，聯(lián)接至節(jié)點(diǎn)13的電阻14的一端可以處 于550V ；而聯(lián)接至節(jié)點(diǎn)17的電阻14的另一端可以處于約549. 8V。注意，HVFETl 1的漏極 金屬電極以及下方抽頭晶體管結(jié)構(gòu)的N阱同樣與聯(lián)接至節(jié)點(diǎn)13的電阻14的端部處于基本 相同的電勢(shì)下。在這一狀態(tài)(即，截止?fàn)顟B(tài)下)，N阱之下的襯底以及抽頭晶體管的柵極處 于或接近于地電勢(shì)。控制器電路從節(jié)點(diǎn)13通過(guò)抽頭晶體管15和電阻14獲得啟動(dòng)電流(例如，約2毫 安)。當(dāng)此發(fā)生時(shí)，在電阻14 (假定電阻為100歐姆)兩端的電壓降是約0. 2V，其較之可獲 得的電壓是可忽略的。圖2闡釋了另一集成器件結(jié)構(gòu)20的示例等價(jià)電路示意圖。器件結(jié)構(gòu)20可以用作 圖1中的功率IC的器件結(jié)構(gòu)12的替代。器件結(jié)構(gòu)20包括連接至節(jié)點(diǎn)17的抽頭晶體管15， 集成電阻14處于與圖1所示的基礎(chǔ)電路配置相同的配置中。節(jié)點(diǎn)16，作為晶體管15的源 極，向功率IC的控制器部分提供抽頭電壓。節(jié)點(diǎn)17是抽頭晶體管15的漏極，其被連接至 電阻14的一個(gè)端部。高壓M0SFET22的漏極也被連接至節(jié)點(diǎn)17，M0SFET22被示為配置成將其源極、體區(qū) 以及柵極接地。在正常的操作條件下，晶體管22是截止的，也即，非導(dǎo)通的。在一個(gè)實(shí)施方 案中，高壓M0SFET22以及抽頭晶體管15被裝配為該兩個(gè)器件共享了形成在P型襯底中的 同一個(gè)N阱區(qū)。在圖2的實(shí)施例中，應(yīng)理解的是，晶體管15、電阻14和電壓M0SFET22被布 置在與包括輸出晶體管11的半導(dǎo)體管芯分立的半導(dǎo)體管芯上。圖3闡釋了圖1和2中示出的集成高壓器件結(jié)構(gòu)的示例性橫截面30。在這一實(shí)施 例中，抽頭晶體管與高壓電阻39集成，所述高壓電阻39包括多晶硅層，該多晶硅層形成于 覆于N阱區(qū)33的一片不包含P型埋區(qū)的區(qū)域上的場(chǎng)氧化物區(qū)38的一部分上。也就是說(shuō)， 電阻39布置在N阱33的一片不存在P型埋區(qū)的區(qū)域的正上方。這一結(jié)構(gòu)性的布置限制了 出現(xiàn)在位于晶體管39正下方的場(chǎng)氧化物38上的電壓——當(dāng)在聯(lián)接至高壓輸出晶體管11 的漏極的電極或終端41上施加高電勢(shì)時(shí)。如從圖中可見(jiàn)，多個(gè)基本平行的間隔開(kāi)的P型埋區(qū)34被示出為布置在N阱33的 左邊區(qū)域，并橫向相鄰于位于電阻39正下方的區(qū)域。最上面的埋區(qū)34被示為與場(chǎng)氧化物 區(qū)38疊合。N阱33的右邊區(qū)域包括抽頭JFET結(jié)構(gòu)，該結(jié)構(gòu)包括布置在形成于N+區(qū)36和 37之間的場(chǎng)氧化物區(qū)38之下的多個(gè)基本平行的間隔開(kāi)的P型埋區(qū)35。注意，在這一實(shí)施方案中，P型埋區(qū)34或35并不在N+區(qū)36或37之下延伸。在場(chǎng) 氧化物區(qū)38和電阻層39的部分之上形成夾層介電層40。電極41穿過(guò)夾層介電層40為層 39的一端提供了電連接。經(jīng)由夾層介電層40的開(kāi)口，使得電極42能夠電連接至層39的一 端以及N+區(qū)36 (圖1和2中的節(jié)點(diǎn)17)。電極43經(jīng)由夾層介電層40和場(chǎng)氧化物區(qū)38的 開(kāi)口，向N+區(qū)37(節(jié)點(diǎn)16)提供電連接。半導(dǎo)體領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，P型埋區(qū)35包括JFET結(jié)構(gòu)的柵極。深植入片(未示出)或任何其他類型的等價(jià)結(jié)構(gòu)可以用于電連接每一埋區(qū)35的一端。例如，在圖3 中，最左端的P型埋區(qū)35是接地的。類似的結(jié)構(gòu)可以用于電連接每一埋區(qū)34。這允許了包 括抽頭晶體管的JFET結(jié)構(gòu)的柵極電連接到地或接近地的電勢(shì)，如圖1和2所示。在截止?fàn)顟B(tài)，每一未接地的P型的埋區(qū)35的端部(即，最靠近區(qū)37的端部)向上 漂浮至最大電壓，例如，與電極43(輸出晶體管11的漏極)處出現(xiàn)的電壓基本相同。在這 一配置中，施加至節(jié)點(diǎn)13的外部高電壓在每一 P型埋層35上橫向下降。因此，JFET柵極 (P型埋區(qū))上的實(shí)際電壓從JFET結(jié)構(gòu)的漏極(區(qū)域37)到源極(區(qū)域36)沿橫向變化。在圖3示出的器件結(jié)構(gòu)的一個(gè)實(shí)施方案中，場(chǎng)氧化物38在N阱區(qū)33和P襯底區(qū) 31以上形成約5000-10000埃的厚度。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，當(dāng)多晶硅電阻層39漂浮 至電極41 ( > 500V)上的最大施加高電勢(shì)時(shí)，場(chǎng)氧化物38的厚度不足以可靠地在長(zhǎng)時(shí)間內(nèi) 承受那電壓。還應(yīng)認(rèn)識(shí)到，當(dāng)多晶硅層39在高電壓(例如，500至700V)時(shí)，下方的P襯底 區(qū)31通常是接地的。在這一情況下，電壓在P型埋層34和35上下降，使多晶硅電阻下的 N阱區(qū)33向上漂浮至基本與多晶硅電阻層39的電勢(shì)相同。這確保了場(chǎng)氧化物(在多晶硅 層39和下方的N阱區(qū)33之間)上的電勢(shì)相對(duì)較小。在圖3的示例性橫截面中，電極或終端41、42和43分別對(duì)應(yīng)于圖1和2的節(jié)點(diǎn) 13、17和16。如上所述，在P襯底31和P埋區(qū)34和35接地時(shí)，電極43 (所述抽頭)處的 電壓與高至某個(gè)夾斷電壓的電極42的電壓成比例。如果電極42的電壓超過(guò)夾斷電壓，電 極43的電壓相對(duì)恒定地保持在一個(gè)遠(yuǎn)小于電極41和42上可能出現(xiàn)的最大電壓的抽頭電 勢(shì)下。通過(guò)這種方式，圖3示出的集成高壓器件結(jié)構(gòu)保護(hù)了功率晶體管IC的低壓電路(例 如，控制器部分)不受電極41處所出現(xiàn)的高壓的影響。半導(dǎo)體領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到，圖3示出的集成高壓器件結(jié)構(gòu)的抽頭晶體 管部分包括結(jié)型場(chǎng)效應(yīng)管(JFET)，其有漏極(連接至電極42的N+區(qū)36)、通常接地(通過(guò) 未示出的連接件)的柵極(P型埋區(qū)35和P襯底31)，以及充當(dāng)抽頭終端或節(jié)點(diǎn)的源極(連 接至電極43的N+區(qū)37)——其為P襯底31上布置的其它電路提供電壓。在圖2示出的實(shí) 施方案中，包括JFET的抽頭晶體管15與高壓M0SFET22集成在一起，也就是說(shuō)，抽頭晶體管 15和高壓M0SFET22共享了公共的N阱區(qū)。繼續(xù)圖3的示例性實(shí)施方案，P型埋區(qū)34和35的各自的最上面的那個(gè)均被示為 嵌入襯底表面的N阱33中，即，與場(chǎng)氧化物38疊合或相鄰。P型埋區(qū)34和35的剩下的那 些每一個(gè)都垂直地分立，以在N阱33產(chǎn)生多個(gè)JFET導(dǎo)電溝道。在圖3的實(shí)施方案中，JFET 溝道的數(shù)目等于P型埋區(qū)35的數(shù)目。區(qū)34和35可以例如通過(guò)高能離子植入來(lái)形成。這形成了被劃分為多個(gè)交織著P 埋區(qū)34(在層39之下)和P埋區(qū)35 (在N+區(qū)36和37之間)的多個(gè)JFET導(dǎo)電溝道。應(yīng) 認(rèn)識(shí)到，N阱33也可以由高能離子植入形成?？梢赃x擇植入能量和劑量，以便將N阱P埋 層結(jié)處的最大電場(chǎng)保持在發(fā)生雪崩擊穿的標(biāo)準(zhǔn)電場(chǎng)以下。在一個(gè)實(shí)施方案中，P埋區(qū)34和 35以及每一 JFET溝道的最大電荷是約lX102/cm2至2X102/cm2。本領(lǐng)域普通技術(shù)人員將 認(rèn)識(shí)到，為了用多個(gè)JFET導(dǎo)電溝道形成N阱33，N阱和多個(gè)P埋區(qū)的摻雜和植入能量水平 可以被選擇為接近上述的電荷水平。在圖1的功率IC的正常運(yùn)行中，當(dāng)電極42和43之間的電壓差較低時(shí)，電流通過(guò) N阱33中的JFET導(dǎo)電溝道從終端42流向終端43。當(dāng)終端43的電壓增長(zhǎng)時(shí)，N阱33中的自由載荷子的濃度通過(guò)反向偏壓被耗盡到P型襯底31和P型埋區(qū)35。當(dāng)電極42和P型襯 底31之間的電壓差到達(dá)某一電壓時(shí)(即，夾斷電壓)，JFET導(dǎo)電溝道的自由載荷子被反向 偏壓充分耗盡。在這一夾斷電壓以上，電極42和43之間的N阱33的電阻顯著地增加，以 使電極43的電壓基本固定在夾斷電壓。在一個(gè)實(shí)施方案中，夾斷發(fā)生在約40-50V。還應(yīng)理解的是，當(dāng)電極41在正的高電壓例如550V時(shí)，多晶硅電阻層39的兩端 (即，電極41和42)向上漂浮至基本同一高電壓。例如，當(dāng)550V的電壓在電極41上出現(xiàn) 時(shí)，電極42可以在約549. 8V的電勢(shì)，這取決于電阻層39的電阻值和流過(guò)電阻層39和晶體 管15的電流。位于電阻層39正下方的N阱區(qū)33同樣與電極42處于基本相同的高電勢(shì)。 當(dāng)IC的控制器部分從電極41獲得啟動(dòng)電流(例如，2毫安)時(shí)，在電極41和42之間的電 阻層39上發(fā)生了很小的可忽略的電壓降(例如，約0. 2V)。雖然圖3中將最上面的P型埋區(qū)34和35圖示為布置在N阱區(qū)33的上表面處，在 其他實(shí)施方案中，最上面的P型埋區(qū)可以被形成在N阱33的上表面以下，從而就在場(chǎng)氧化 物38之下的表面處產(chǎn)生JFET導(dǎo)電溝道。在另一實(shí)施方案中，與具有多個(gè)P型埋區(qū)不同的是，在N阱33的相對(duì)側(cè)上僅形成 了單個(gè)P型埋區(qū)34和單個(gè)P型埋區(qū)35。在一個(gè)實(shí)施方案中，場(chǎng)氧化物區(qū)38包括使用各種廣泛所知的方法——包括熱生長(zhǎng) 和化學(xué)氣相沉積——形成的二氧化硅。應(yīng)認(rèn)識(shí)到，在其他實(shí)施方案中，場(chǎng)氧化物區(qū)38可以 包括氮化硅或其他適合的介電材料。類似的，夾層介電層40可以包括二氧化硅、氮化硅或 其他適合的介電材料。圖4闡釋了圖3中示出的集成高壓器件結(jié)構(gòu)的示例型頂部布線視圖。注意電阻39 被示為以蛇形構(gòu)造形成，這最小化了終端41和42之間的空間。雖然本發(fā)明是結(jié)合于具體實(shí)施方案描述的，本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到，在本 發(fā)明范圍內(nèi)的多種修改和改型都是可行的。相應(yīng)地，說(shuō)明書(shū)和附圖被視為闡釋性的而非限 制性的意義。
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權(quán)利要求
一種高壓器件，包括第一導(dǎo)電類型的襯底；布置在所述襯底中的第二導(dǎo)電類型的阱區(qū)；布置在所述阱區(qū)中的第二導(dǎo)電類型的第二和第三區(qū)，所述第二和第三區(qū)被所述阱區(qū)的第一區(qū)域分隔；布置在所述阱區(qū)的所述第一區(qū)域中的第一導(dǎo)電類型的一個(gè)或多個(gè)第一埋區(qū)，其在所述阱區(qū)的所述第一區(qū)域中限定了導(dǎo)電溝道，所述一個(gè)或多個(gè)第一埋區(qū)與所述第二和第三區(qū)間隔開(kāi)；布置在所述阱區(qū)的第二區(qū)域中的第一導(dǎo)電類型的一個(gè)或多個(gè)第二埋區(qū)，所述阱區(qū)的第三區(qū)域?qū)⑺鲆粋€(gè)或多個(gè)第二埋區(qū)與所述第二區(qū)分隔；介電層，其形成在第一和第二埋區(qū)以上；電阻材料層，其形成在位于所述第三區(qū)域正上方的所述介電層以上，所述電阻材料層具有第一和第二端；第一和第二終端，其分別電連接至電阻材料層的第一和第二端，所述第二終端也被電連接至所述第二區(qū)；第三終端，其電連接至所述第三區(qū)；第四終端，其電連接至所述襯底以及所述一個(gè)或多個(gè)第一和第二埋區(qū)，其中當(dāng)?shù)谝缓偷谒慕K端上的電壓差小于所述高壓器件的夾斷電壓時(shí)，提供在第三終端上的電壓基本與該電壓差成比例，當(dāng)電壓差大于夾斷電壓時(shí)，提供在第三終端上的電壓是基本恒定的，當(dāng)電壓差大于夾斷電壓時(shí)，電阻材料層漂浮在基本等于電壓差的電勢(shì)處。
2.根據(jù)權(quán)利要求1所述的高壓器件，其中所述阱區(qū)的第三區(qū)域不存在第一導(dǎo)電類型的 埋區(qū)。
3.根據(jù)權(quán)利要求1所述的高壓器件，其中所述一個(gè)或多個(gè)第一埋區(qū)包括多個(gè)垂直間隔 開(kāi)的第一導(dǎo)電類型的第一埋區(qū)。
4.根據(jù)權(quán)利要求3所述的高壓器件，其中第一埋區(qū)的最上面的一個(gè)毗連于所述介電層。
5.根據(jù)權(quán)利要求3所述的高壓器件，其中導(dǎo)電溝道被限定在每一個(gè)所述第一埋區(qū)之 間，以及所述第一埋區(qū)的最下部的一個(gè)和襯底之間。
6.根據(jù)權(quán)利要求1所述的高壓器件，其中所述一個(gè)或多個(gè)第一埋區(qū)包括第一導(dǎo)電類型 的單個(gè)第一埋區(qū)，該單個(gè)第一埋區(qū)之上和之下限定有導(dǎo)電溝道。
7.根據(jù)權(quán)利要求1所述的高壓器件，其中所述一個(gè)或多個(gè)第二埋區(qū)包括多個(gè)垂直間隔 開(kāi)的第一導(dǎo)電類型的第二埋區(qū)。
8.根據(jù)權(quán)利要求7所述的高壓器件，其中第二埋區(qū)的最上面的一個(gè)毗連于所述介電層。
9.根據(jù)權(quán)利要求1所述的高壓器件，其中所述一個(gè)或多個(gè)第一第二區(qū)包括第一導(dǎo)電類 型的單個(gè)第二埋區(qū)。
10.一種功率集成電路(IC)，包括 第一晶體管器件，其具有漏極； 第二晶體管器件，其包括結(jié)型場(chǎng)效應(yīng)晶體管(JFET)，其形成在第一導(dǎo)電類型的阱區(qū)的第一區(qū)域中，所述阱區(qū)被 布置在第二導(dǎo)電類型的襯底中，所述JFET具有布置在所述阱區(qū)中的第一導(dǎo)電類型的第一 和第二區(qū)，該第一和第二區(qū)由通過(guò)一個(gè)或多個(gè)第二導(dǎo)電類型的第一埋區(qū)限定的多個(gè)導(dǎo)電溝 道分隔；電阻，其形成在所述阱區(qū)的第二區(qū)域以上，該電阻通過(guò)任意介電層與所述阱區(qū)的所述 第二區(qū)域絕緣，所述阱區(qū)的第二區(qū)域鄰近所述第一區(qū)，所述電阻具有第一和第二端，第二端 被電連接至所述JFET的第一區(qū)；第一電極，其電連接至電阻的第一端和第一晶體管的漏極，第二電極，其電連接至所述 JFET的第二區(qū)，以及第三電極，其電連接至所述襯底和所述第一埋區(qū)；其中當(dāng)?shù)谝缓偷谌姌O之間的電壓差小于JFET的夾斷電壓時(shí)，提供在第二電極上的 電壓基本與該電壓差成比例，當(dāng)該電壓差大于夾斷電壓時(shí)，提供在第二電極上的電壓是基 本恒定的，當(dāng)該電壓差大于夾斷電壓時(shí)，電阻漂浮在基本等于該電壓差的電勢(shì)處。
11.根據(jù)權(quán)利要求10所述的功率IC還包括聯(lián)接至第二電極的控制電路。
12.根據(jù)權(quán)利要求11所述的功率IC，其中所述控制電路聯(lián)接至第一晶體管的柵極，該 控制電路可操作地將第一晶體管切換至導(dǎo)通和截止。
13.根據(jù)權(quán)利要求10所述的功率IC還包括外部引腳，以及其中第一晶體管包括垂直高 壓輸出晶體管，漏極電連接至該外部引腳。
14.根據(jù)權(quán)利要求10所述的功率IC，其中所述一個(gè)或多個(gè)第一埋區(qū)包括多個(gè)垂直間隔 開(kāi)的第一埋區(qū)。
15.根據(jù)權(quán)利要求13所述的功率IC，其中所述電阻用于在輸出引腳相對(duì)于襯底處于負(fù) 電勢(shì)時(shí)，限制注入襯底的電流。
16.根據(jù)權(quán)利要求10所述的功率IC，其中所述阱區(qū)包括鄰近于所述第二區(qū)域的第三區(qū) 域，所述第三區(qū)域包括第二導(dǎo)電類型的一個(gè)或多個(gè)第二埋區(qū)。
17.根據(jù)權(quán)利要求10所述的功率IC，其中所述阱區(qū)的所述第三區(qū)域上不存在第二導(dǎo)電 類型的埋區(qū)。
18.一種高壓器件，包括第一導(dǎo)電類型的襯底；布置在襯底中的第二導(dǎo)電類型的阱區(qū)，該阱區(qū)具有第一、第二和第三區(qū)域，所述第一區(qū) 域橫向鄰近第二區(qū)域，所述第二區(qū)域橫向鄰近第三區(qū)域；布置在阱區(qū)的第一區(qū)域中的第二導(dǎo)電類型的第一和第二區(qū)；布置在所述第一區(qū)域中的第一導(dǎo)電類型的一個(gè)或多個(gè)第一埋區(qū)，所述一個(gè)或多個(gè)第一 埋區(qū)限定了多個(gè)導(dǎo)電溝道，所述第一和第二區(qū)均與所述一個(gè)或多個(gè)第一埋區(qū)橫向分隔開(kāi)， 所述第一區(qū)被布置在導(dǎo)電溝道的第一端，所述第二區(qū)被布置在導(dǎo)電溝道的相對(duì)端；布置在阱區(qū)的第三區(qū)域中的第一導(dǎo)電類型的一個(gè)或多個(gè)第二埋區(qū)；介電層，其至少形成在阱區(qū)的第二區(qū)域以上；電阻材料層，其形成在位于第二區(qū)域正上方的介電層以上，所述電阻材料層具有第一 禾口第二端；第一和第二電極，其分別電連接至電阻材料層的第一和第二端，所述第二電極也被電 連接至所述第二區(qū)；第三電極，其電連接至所述第一區(qū)；第四電極，其電連接至所述襯底以及所述一個(gè)或多個(gè)第一和第二埋區(qū)，其中當(dāng)?shù)谝缓?第四電極上的電壓差小于高壓器件的夾斷電壓時(shí)，提供在第三電極上的電壓基本與該電壓 差成比例，當(dāng)電壓差大于夾斷電壓時(shí)，提供在第三電極上的電壓是基本恒定的，當(dāng)電壓差大 于夾斷電壓時(shí)，第二電極上的電勢(shì)基本等于電壓差。
19.根據(jù)權(quán)利要求18所述的高壓器件，其中所述一個(gè)或多個(gè)第一埋區(qū)包括多個(gè)垂直間 隔開(kāi)的第一埋區(qū)。
20.根據(jù)權(quán)利要求18所述的高壓器件，其中所述一個(gè)或多個(gè)第二埋區(qū)包括多個(gè)垂直間 隔開(kāi)的第二埋區(qū)。
21.根據(jù)權(quán)利要求18所述的高壓器件，其中所述阱區(qū)的第二區(qū)域不存在第二導(dǎo)電類型 的埋區(qū)。
22.—種功率集成電路(IC)，包括輸出晶體管，其具有被連接至一個(gè)接收外部電壓的引腳的漏極；控制電路，其驅(qū)動(dòng)輸出晶體管；晶體管器件，其包括結(jié)型場(chǎng)效應(yīng)晶體管(JFET)，其形成在第一導(dǎo)電類型的阱區(qū)中，所述阱區(qū)被布置在第二 導(dǎo)電類型的襯底中，所述JFET具有布置在阱區(qū)中的第一導(dǎo)電類型的第一和第二區(qū)，該第一 和第二區(qū)由通過(guò)一個(gè)或多個(gè)第二導(dǎo)電類型的埋區(qū)限定的多個(gè)導(dǎo)電溝道分隔；材料層，其在布置在阱區(qū)以上的介電層中形成電阻，所述電阻具有第一和第二端，所述 第二端電連接至JFET的第一區(qū)；第一電極，其電連接至電阻的第一端和輸出晶體管的漏極，第二電極，其電連接至JFET 的第二區(qū)以及控制電路，以及第三電極，其電連接至襯底和所述埋區(qū)；其中當(dāng)?shù)谌姌O接地且外部電壓小于JFET的夾斷電壓時(shí)，提供在第二電極上的內(nèi)部 電壓基本與外部電壓成比例，當(dāng)?shù)谌姌O接地且外部電壓大于JFET的夾斷電壓時(shí)，提供在 第二電極上的內(nèi)部電壓是基本恒定的，當(dāng)外部電壓大于所述夾斷電壓且第三電極接地時(shí)， 電阻的第二端基本處于外部電壓下。
23.根據(jù)權(quán)利要求22所述的高壓器件，其中輸出晶體管包括垂直高壓場(chǎng)效應(yīng)晶體管。
24.根據(jù)權(quán)利要求22所述的高壓器件，其中介電層包括二氧化硅。
25.根據(jù)權(quán)利要求22所述的高壓器件，其中所述材料層包括多晶硅。
26.根據(jù)權(quán)利要求22所述的高壓器件，其中所述電阻形成在橫向鄰近JFET的第一區(qū)的 阱區(qū)的第一區(qū)域以上，所述第一區(qū)域上不存在第二導(dǎo)電類型的埋區(qū)。
27.根據(jù)權(quán)利要求22所述的高壓器件還包括第二導(dǎo)電類型的一個(gè)或多個(gè)附加埋區(qū)，其 布置在阱區(qū)的第二區(qū)域中，所述第二區(qū)域橫向鄰近所述第一區(qū)域，并通過(guò)所述第一區(qū)域與 第一區(qū)隔開(kāi)。
全文摘要
一種高壓器件結(jié)構(gòu)，其包括聯(lián)接至抽頭晶體管的電阻，所述抽頭晶體管包括如下配置的JFET其中當(dāng)外部電壓小于JFET的夾斷電壓時(shí)，提供在JFET的終端的電壓與外部電壓基本成比例。當(dāng)外部電壓大于夾斷電壓時(shí)，在終端處提供的電壓是基本恒定的。當(dāng)外部電壓大于夾斷電壓時(shí)，電阻的一端基本處于外部電壓下。當(dāng)外部電壓為負(fù)時(shí)，所述電阻限制了注入襯底的電流。所要強(qiáng)調(diào)的是，本摘要僅遵從于要求提供摘要的規(guī)則而提供，以允許檢索者或其他讀者快速確定技術(shù)公開(kāi)內(nèi)容的主題。
文檔編號(hào)H01L27/24GK101997020SQ201010263110
公開(kāi)日2011年3月30日 申請(qǐng)日期2010年8月20日 優(yōu)先權(quán)日2009年8月20日
發(fā)明者S·班納吉, V·帕薩瑞希 申請(qǐng)人:電力集成公司